CN112820636A - 半导体结构、自支撑氮化镓层及其制备方法 - Google Patents

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Abstract

本申请具体涉及一种半导体结构、自支撑氮化镓层及其制备方法，包括：包括：提供衬底；于衬底上形成图形化掩膜层，图形化掩膜层内具有若干个开口；采用氢化物气相外延工艺于图形化掩膜层的表面形成牺牲层；包括：将形成有图形化掩膜层的所述衬底置于氢化物气相外延设备中；向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，氯化氢的气体流量恒定，氨气的气体流量在预设范围内呈连续性变化；于牺牲层上形成N型掺杂厚膜氮化镓层。本申请可以使得牺牲层在刚开始外延生长时保持较高质量，并在后续外延过程中增大横向外延，减少凹坑缺陷的形成，为后续形成N型掺杂厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底。

Description

半导体结构、自支撑氮化镓层及其制备方法
技术领域
本申请属于半导体技术领域，具体涉及一种半导体结构、自支撑氮化镓层及其制备方法。
背景技术
自支撑氮化镓目前正在沿着高质量、大尺寸的方向进行快速发展。然而，在生长过程中，由于生长工艺条件的控制技术不同或者杂质的引入，容易使氮化镓在生长过程中横向未完全闭合，导致“V”型凹坑(pits)缺陷的形成，更有甚者，如果在氮化镓生长初期便未完全横向外延闭合形成凹坑缺陷，则会导致后续氮化镓在外延过程中在该未闭合区域因没有晶种而使氮化镓无法附着，进而导致贯穿性“通孔(hole)”的形成，该通孔则直接导致晶圆片在产业界不能使用。并且该凹坑或通孔在后续外延生长过程中会呈逐渐增大的趋势。该凹坑或通孔对于后续制作的器件是致命的，因为这些缺陷将导致制作的器件的击穿电压大幅降低，甚至导致器件失效。
作为射频功率器件应用的自支撑GaN单晶衬底材料，需要提高衬底电阻，以防止GaN基HEMTs(高电子迁移率晶体管)器件的衬底与外延层处发生寄生电导，增大漏电流，进而影响器件频率。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种能够解决上述问题的半导体结构、自支撑氮化镓层及其制备方法。
本申请的一方面提供一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底上形成图形化掩膜层，所述图形化掩膜层内具有若干个开口；
采用氢化物气相外延工艺于所述图形化掩膜层上表面形成牺牲层；采用氢化物气相外延工艺形成所述牺牲层包括：将形成有所述图形化掩膜层的所述衬底置于氢化物气相外延设备中；向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以形成所述牺牲层；其中，所述氯化氢的气体流量恒定，所述氨气的气体流量在预设范围内呈连续性变化；
于所述牺牲层上形成N型掺杂厚膜氮化镓层。
上述实施例中的半导体结构的制备方法中，在形成N型掺杂厚膜氮化镓层之前先采用氢化物气相外延工艺形成牺牲层，且牺牲层形成的过程中，氯化氢的气体流量恒定，氨气的气体流量在预设范围内呈连续性变化，采用该技术方案，可以使得牺牲层在刚开始外延生长时保持较高质量，并在后续外延过程中增大横向外延，减少凹坑缺陷的形成，为后续形成N型掺杂厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底，在保证高质量的同时，也提高了晶圆片的表面性能。
在其中一个实施例中，所述生长周期包括所述氨气的气体流量由最大气体流量下降至最小气体流量的下降过程及所述氨气的气体流量由所述最小气体流量上升至所述最大气体流量的上升过程；在所述下降过程中，至少包括所述氨气的气体流量以第一下降速率下降的过程；在所述上升过程中，至少包括所述氨气的气体流量以第一上升速率上升的过程；所述第一上升速率与所述第一下降速率不同。
在其中一个实施例中，所述下降过程中包括多个子下降过程，至少一所述子下降过程的下降速率为所述第一下降速率；所述上升过程包括多个子上升过程，至少一所述子上升过程的上升速率为所述第一上升速率；所述生长周期还包括所述氨气的气体流量保持恒定的过程，所述氨气的气体流量保持恒定的过程位于相邻所述子下降过程之间及相邻所述子上升过程之间。
在其中一个实施例中，所述氨气的气体流量保持恒定的过程还位于所述下降过程之前及所述下降过程与所述上升过程之间。
在其中一个实施例中，形成所述牺牲层的过程包括至少一个生长周期，所述生长周期内，所述氨气的气体流量以余弦曲线的形式由第一气体流量沿余弦曲线下降至第二气体流量后，再由所述第二气体流量上升至所述第一气体流量。
在其中一个实施例中，所述氨气的气体流量由第一气体流量下降至第二气体流量的时间为10s～30min，所述氨气的气体流量由所述第二气体流量上升至所述第一气体流量的时间为10s～30min。
在其中一个实施例中，形成所述牺牲层的过程包括1～30个生长周期。
在其中一个实施例中，形成所述牺牲层的过程中，所述反应气体中的V/III比为20～100。
在其中一个实施例中，形成所述牺牲层的过程中，所述氯化氢的气体流量为5sccm～100sccm，所述氨气的气体流量为100sccm～4slm。
在其中一个实施例中，形成所述牺牲层的过程中，所述牺牲层的生长速率为1μm/～20μm/h；所述牺牲层的厚度大于等于10μm。
在其中一个实施例中，形成所述牺牲层后且形成所述N型掺杂厚膜氮化镓层之前，还包括于所述牺牲层的上表面形成缓变层的步骤，所述N型掺杂厚膜氮化镓层形成于所述缓变层的上表面；于所述牺牲层的上表面形成所述缓变层包括：继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以于所述牺牲层的上表面形成所述氮化镓缓变层；形成所述缓变层的过程中，所述氯化氢的气体流量自形成所述牺牲层所需的气体流量连续性变化至形成所述N型掺杂厚膜氮化镓层所需的气体流量。
在其中一个实施例中，所述缓变层为N型掺杂缓变层；形成所述缓变层的过程中，继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的同时向所述氢化物气相外延设备中通入N型掺杂气体。
在其中一个实施例中，形成所述缓变层的过程中，所述氨气的气体流量为500sccm～4slm；所述缓变层的生长时间为10s～3h，所述缓变层的厚度小于等于200μm。
在其中一个实施例中，于所述牺牲层上形成N型掺杂厚膜氮化镓层包括：继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，且继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向所述氢化物气相外延设备中通入N型掺杂气体，以于所述缓变层的上表面形成所述N型掺杂厚膜氮化镓层。
在其中一个实施例中，形成所述N型掺杂厚膜氮化镓层的过程中，所述氯化氢的气体流量恒定，所述氨气的气体流量在预设范围内呈连续性变化；所述反应气体中的V/III比为1.5～40。
在其中一个实施例中，所述氯化氢的气体流量及所述氨气的气体流量均恒定；所述反应气体中的V/III比为20～100。
在其中一个实施例中，开始形成所述N型掺杂厚膜氮化镓层时即向所述氢化物气相外延设备中通入所述N型掺杂气体或所述N型掺杂厚膜氮化镓层形成预设厚度后向所述氢化物气相外延设备中通入所述N型掺杂气体。
在其中一个实施例中，形成所述牺牲层、所述缓变层及所述N型掺杂厚膜氮化镓层的过程中，所述氨气相对于所述氯化氢过量。
本申请的还提供一种半导体结构，所述半导体结构采用上述任一方案中所述的制备方法制备而得到。
本申请的还提供一种自支撑氮化镓层的制备方法，包括：
采用如上述任一方案中所述的半导体结构的制备方法制备所述半导体结构；
将所述半导体结构进行降温处理，使得所述N型掺杂厚膜氮化镓层自动剥离，以得到自支撑氮化镓层。
本申请的还提供一种自支撑氮化镓层，所述自支撑氮化镓层采用如上所述的制备方法制备而得到。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的半导体结构的制备方法的流程图；
图2为本申请一实施例中提供的半导体结构的制备方法中步骤S10所得结构的截面结构示意图；
图3为本申请一实施例中提供的半导体结构的制备方法中形成缓冲层的截面结构示意图；
图4为本申请一实施例中提供的半导体结构的制备方法中步骤S20所得结构的截面结构示意图；
图5为本申请一实施例中提供的半导体结构的制备方法中步骤S30所得结构的截面结构示意图；
图6至图7为本申请一实施例中提供的半导体结构的制备方法中步骤S30中反应气体中V/III比随时间的变化曲线图；
图8为本申请一实施例中提供的半导体结构的制备方法中形成缓变层的截面结构示意图；
图9为本申请一实施例中提供的半导体结构的制备方法中步骤S40所得结构的截面结构示意图；其中，图9亦为本申请另一实施例中提供的半导体结构的截面结构示意图；
图10为本申请又一实施例中提供的自支撑氮化镓层的制备方法中得到的自支撑氮化镓层的截面结构示意图；其中，图10亦为本申请又一实施例中提供的自支撑氮化镓层的截面结构示意图。
附图标记说明：10、衬底；11、缓冲层；12、图形化掩膜层；121、开口；13、牺牲层；14、缓变层；15、N型掺杂厚膜氮化镓层；16、自支撑氮化镓层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
在一个实施例中，请参考图1，本申请提供一种半导体结构的制备方法，包括如下步骤：
S10：提供衬底；
S20：于衬底上形成图形化掩膜层，图形化掩膜层内具有若干个开口；
S30：采用氢化物气相外延工艺于图形化掩膜层的表面形成牺牲层；采用氢化物气相外延工艺形成牺牲层包括：将形成有图形化掩膜层的衬底置于氢化物气相外延设备中；向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以形成所述牺牲层；其中，氯化氢的气体流量恒定，氨气的气体流量在预设范围内呈连续性变化；
S40：于牺牲层上形成N型掺杂厚膜氮化镓层。
上述实施例中的半导体结构的制备方法中，在形成N型掺杂厚膜氮化镓层之前先采用氢化物气相外延工艺形成牺牲层，且牺牲层形成的过程中，氯化氢的气体流量恒定，氨气的气体流量在预设范围内呈连续性变化，采用该技术方案，可以使得牺牲层在刚开始外延生长时保持较高质量，并在后续外延过程中增大横向外延，减少凹坑缺陷的形成，为后续形成N型掺杂厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底，在保证高质量的同时，也提高了晶圆片的表面性能。
在步骤S10中，请参阅图1中的S10步骤及图2，提供衬底10。
在一个示例中，衬底10可以为硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、砷化镓衬底、氮化铝衬底或氮化镓衬底中的任一种。
在一个示例中，提供衬底之后且在衬底10上形成图形化掩膜层之前，即步骤S10与步骤S20之间还可以包括于衬底10的上表面形成缓冲层11的步骤，如图3所示。具体的，缓冲层11可以包括一层或多层MgxInyGazAlwN层，其中，0≤x≤1，0≤y≤1，0≤z≤1，0≤w≤1且x+y+z+w＝1；且MgxInyGazAlwN层的单层厚度在1nm～10000nm之间；具体的，MgxInyGazAlwN层的单层厚度可以为1nm、1000nm、5000nm或10000nm等等。
在步骤S20中，请参阅图1中的S20步骤及图4，于衬底10上形成图形化掩膜层12，图形化掩膜层12内具有若干个开口121。
在一个示例中，图形化掩膜层12可以为单层结构，此时，图形化掩膜层12可以为金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层(譬如，二氧化硅层)、硅基氮化物掩膜层、金属氧化物掩膜层或金属氮化物掩膜层。图形化掩膜层12的厚度可以根据实际需要进行设定，具体的，图形化掩膜层12的厚度可以为但不仅限于10nm～1000nm；更为具体的，可以为50nm～700nm；本实施例中，图形化掩膜层12的厚度可以为70nm～300nm，譬如，可以为70nm、100nm、200nm或300nm等等。
在另一个示例中，图形化掩膜层12也可是多层结构，此时，每层图形化掩膜层均可以金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层、硅基氮化物掩膜层、金属氧化物掩膜层或金属氮化物掩膜层。每层图形化掩膜层的厚度可以根据实际需要进行设定，具体的，每层图形化掩膜层的厚度可以为但不仅限于10nm～1000nm；更为具体的，可以为50nm～700nm；本实施例中，每层图形化掩膜层的厚度可以为70nm～300nm，譬如，可以为70nm、100nm、200nm或300nm等等。
需要说明的是，若图形化掩膜层12包括为多层结构，图形化掩膜层12中各层图形原则上一致，即使用同一图形的掩膜版进行制作图形化掩膜层，但可以根据工艺允许其各层图形与所用掩膜版图形有不超过20％的形变量为合格。
在一个示例中，开口121的形状可以根据实际需要进行设定，开口121的形状可以为圆形、椭圆形或边数大于3的等边形。
在一个示例中，图形化掩膜层12内可以包括多个开口121，多个开口121可以规则排布，譬如，可以呈矩阵排列或六边形阵列排列等等。在一个示例中，相邻各开口121的中心距离可以均相等，具体可以为1μm～100μm，更为具体的，可以为1μm、20μm、50μm、80μm或100μm等等；在另一个示例中，也可以为相邻各开口121中心的横向距离相同，且相邻各开口121中心的纵向距离相同，但横向距离与纵向距离可以为不同；在又一个示例中，开口121的形状可以呈条状开口，条状开口的宽度可以为1μm～10μm，具体可以为1μm、5μm或10μm，相邻开口121之间的间距可以为1μm～10μm，具体可以为1μm、5μm或10μm。
在一个示例中，图形化掩膜层12中，开口121的面积占图形化掩膜层12总面积的30％～90％，本实施例中，开口121的面积占图形化掩膜层12总面积的40％～80％，具体可以为40％、50％或60％。
在一个示例中，步骤S20可以包括如下步骤：
S201：于衬底10上形成掩膜层(未示出)；具体的，可以采用但不仅限于蒸镀或溅射等工艺形成掩膜层；
S202：对掩膜层进行光刻刻蚀以得到图形化掩膜层12；具体的，可以采用光刻及湿法刻蚀工艺或干法刻蚀工艺对掩膜层进行光刻刻蚀以得到图形化掩膜层12。
在步骤S30中，请参阅图1中的S30步骤及图5至图7，采用氢化物气相外延工艺于图形化掩膜层12的表面形成牺牲层13；采用氢化物气相外延工艺形成牺牲层13包括：将形成有图形化掩膜层12的衬底10置于氢化物气相外延设备中；向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以形成牺牲层13；其中，氯化氢的气体流量恒定，氨气的气体流量在预设范围内呈连续性变化。
具体的，氨气的气体流量变化可以通过设置流量控制器(MFC)来控制实现。
具体的，牺牲层13可以填满开口121。牺牲层13也是一个连续性薄层，牺牲层13是先填满开口121，然后再横向过生长进而相互之间并拢、闭合，形成连续性薄层，作为后续氮化镓外延的晶种。
需要说明的是，这里的“连续性变化”是指气体流量持续下降或持续上升，但在下降之前、下降和上升之间或下降之后可以有气体流量保持不变的过程；但气体流量不能存在突变，即气体流量不能从一个数值突变至另一个数值。否则容易出现在本来生长速率较小的环境下，气流的突然增大或突然减小而导致整体气体状态需要在一定时间内(1-3min)才能恢复稳定，而该段时间内生长的氮化镓与气体变动前的有质量下降的问题出现，而该质量下降在快速生长层影响不大，但是在牺牲层则会出现致命影响，如增大凹坑的生成几率，降低晶种层整体质量。
具体的，牺牲层13作为在HVPE设备中在衬底10上外延氮化镓的第一层，主要用作后续氮化镓外延的晶种，需要保持较高的质量并尽量避免横向闭合不完全而形成的凹坑(Pits)缺陷，因为该凹坑缺陷在后续快速生长过程中很难被填平，甚至会逐渐扩大，最后甚至形成贯穿性的通孔(holes)，进而导致衬底10报废。其中，考虑到牺牲层13需要保持较高质量，使其作为后续厚膜氮化镓层外延沉积的晶种，生长速率一般控制在较低水平。一般小于20um/h(微米每小时)，而为了形成横向连续外延氮化镓层表面，需要使生长速率大于1um/h；牺牲层13的速度可以为2um/h～15um/h，本实施例中，牺牲层13的速度可以为3um/h～10um/h，具体可以为3um/h、4um/h、5um/h、6um/h、7um/h、8um/h、9um/h或10um/h。而在反应过程中，一般由氯化氢的量来控制生长速率，进而控制与金属镓反应生成的氯化镓的量，而保持氨气过量，使氯化镓完全反应。
在生长过程中发现，使用较高的Ⅴ/Ⅲ比能够获得较高的氮化镓层外延质量，但是同时也导致其横向生长速率过低而使横向闭合不完全进而形成凹坑缺陷。使用较低的Ⅴ/Ⅲ比能够提高横向生长速率进而更容易使横向闭合，减少凹坑缺陷的形成，但是所形成的氮化镓层外延质量却有所降低。本发明中所述Ⅴ/Ⅲ比是指Ⅴ族元素与Ⅲ族元素的摩尔分子量之比。
由于本实施例中需要一直保证生长过程中通入的氨气的量相对于氯化氢过量。为了保证生长环境为基本碱性环境，且不至于氨气量过大，该步骤中，氯化氢的气体流量为5sccm(标准毫升每分钟)～100sccm，氨气的气体流量为100sccm～4slm(标准升每分钟)；具体的，氯化氢的气体流量可以为5sccm、10sccm、50sccm、80sccm或100sccm等等，氨气的气体流量可以为100sccm、500sccm、1slm、2slm、3slm或4slm等等。
具体的，牺牲层13生长初期需要采用比较高的V/III比(五三比)进行氮化镓牺牲层的生长，以提高形成的氮化镓牺牲层的外延生长质量，然后在氯化氢的气体流量恒定的情况下逐渐连续慢降低氨气通入的气体流量，即降低V/III比以增大横向外延生长速率，进而减少凹坑缺陷的产生。当降低至一定Ⅴ/Ⅲ比后，再缓慢连续增加氨气通入量以逐渐提高初生长层的晶体质量，即为一个生长周期。使用该技术方案，可以使牺牲层13在刚开始外延生长时保持较高质量，并在后续外延过程中增大横向外延，减少凹坑缺陷的形成，如此重复数次，为后续快速生长层提供高质量少凹坑缺陷的晶种衬底。在保证高质量的同时，也提高了晶圆片的表面性能。
在一个实施例中，形成牺牲层13的过程包括至少一个生长周期，生长周期包括氨气的气体流量由最大气体流量下降至最小气体流量的下降过程及氨气的气体流量由最小气体流量上升至所述最大气体流量的上升过程；在下降过程中，至少包括氨气的气体流量以第一下降速率下降的过程；在上升过程中，至少包括氨气的气体流量以第一上升速率上升的过程；第一上升速率与所述第一下降速率不同。
作为示例，下降过程中包括多个子下降过程，至少一子下降过程的下降速率为第一下降速率；上升过程包括多个子上升过程，至少一子上升过程的上升速率为第一上升速率；生长周期还包括氨气的气体流量保持恒定的过程，氨气的气体流量保持恒定的过程位于相邻子下降过程之间及相邻所上升过程之间。
作为示例，下降过程中子下降过程的数量可以与上升过程中子上升过程的数量相同，也可以与上升过程中子上升过程的数量不同。
作为示例，各子下降过程的下降速率可以相同，也可以不同；各子上升过程的上升速率可以相同，也可以不同；各子下降过程的下降速率可以与各子上升过程的上升速率可以不尽相同，具体的，可以为部分子下降过程的下降速率与部分子上升过程的上升速率不同，也可以为各子下降过程的下降速率可以与各子上升过程的上升速率均不相同。
作为示例，氨气的气体流量保持恒定的过程还位于下降过程之前及下降过程与所述上升过程之间。
请参阅图6，图6仅给出一个具体示例，如图6所示，生长周期包括如下步骤：
氨气的气体流量于第一气体流量保持第一预设时间；即反应气体中的V/III比于第一V/III比n4保持第一预设时间t1；第一气体流量即为该生长周期中的最大气体流量
氨气的气体流量由第一气体流量下降至第二气体流量；即反应气体中的V/III比由第一V/III比n4下降至第二V/III比n3；
氨气的气体流量于第二气体流量保持的第二预设时间(t3-t2)；即反应气体中的V/III比于第二V/III比n3保持的第二预设时间(t3-t2)；
氨气的气体流量由第二气体流量继续下降至第三气体流量；即反应气体中的V/III比由第二V/III比n3继续下降至第三V/III比n1；第三气体流量即为该生长周期中的最小气体流量；
氨气的气体流量于第三气体流量保持的第三预设时间(t5-t4)；即反应气体中的V/III比于第三V/III比n1保持的第三预设时间(t5-t4)；
氨气的气体流量由第三气体流量继续上升至第四气体流量；即反应气体中的V/III比由第三V/III比n1上升至第四V/III比n2；
氨气的气体流量于第四气体流量保持的第四预设时间(t7-t6)；即反应气体中的V/III比于第四V/III比n2保持的第四预设时间(t7-t6)；
氨气的气体流量由第四气体流量继续上升至第五气体流量；即反应气体中的V/III比由第四V/III比n2继续上升至第五V/III比n5；
氨气的气体流量于第五气体流量保持的第五预设时间(t9-t8)；即反应气体中的V/III比于第五V/III比n5保持的第四预设时间(t9-t8)；
氨气的气体流量由第五气体流量继续上升至第一气体流量；即反应气体中的V/III比由第五V/III比n5继续上升至第一V/III比n4。
作为示例，该实施例中，氨气的气体流量下降的时间、氨气的气体流量上升的时间及氨气的气体流量保持不变的时间可以相同，也可以不同，具体的，以图6为例，t1、t2-t1、t3-t2、t4-t3、t5-t4、t6-t5、t7-t6、t8-t7、t9-t8、t10-t9之间的数值可以相同也可以不同。具体的，氨气的气体流量保持不变的时间可以大于0s且小于等于60min，即图6中的t1、t3-t2、t5-t4、t7-t6和t9-t8可以为大于0s且小于等于60min，优选地，图6中的t1、t3-t2、t5-t4、t7-t6和t9-t8可以为大于0s且小于等于30min，譬如，可以为1min、10min、20min或30min等等；氨气的气体流量匀速下降或匀速上升的时间可以均为10s～60min，即图6中的t2-t1、t4-t3、t6-t5、t8-t7和t10-t9可以均为10s～60min；优选地，图6中的t2-t1、t4-t3、t6-t5、t8-t7和t10-t9可以均为10s～30min，譬如，可以为10s、1min、10min、20min或30min等等。
需要说明的是，图6仅为一个示例，图6中仅给出一个下降过程包括两个子下降过程，一个上升过程包括三个子上升过程；在其他示例中，一个下降过程中子下降过程的数量和一个上升过程中子上升过程的数量可以根据实际需要进行设定，此处不做限定。
在又一个实施例中，氨气的气体流量还可以以余弦曲线的形式由第一气体流量沿余弦曲线下降至第二气体流量后，再由所述第二气体流量上升至所述第一气体流量，如图7所示。每个生长周期中，反应气体中的V/III比由第一V/III比n2下降至第二V/III比n1的时间与由所述第二V/III比n1上升至第一V/III比n2的时间可以相同，也可以不同，即图7中t1可以等于t2-t1，也可以与t2-t1不相等。更为具体的，反应气体中的V/III比由第一V/III比n2下降至第二V/III比n1的时间为10s～30min，譬如，可以为10s、1min、10min、20min或30min等等，反应气体中的V/III比由第二V/III比n1上升至第一V/III比n2的时间为10s～30min，譬如，可以为10s、1min、10min、20min或30min等等。
具体的，在上述各实施例中，形成牺牲层13的过程中的生长周期可以根据实际需要进行设定，本实施例中，形成牺牲层13的过程可以包括1～30个生长周期，具体的，生长周期的数量可以为1个、10个、20个或30个等等。
在一个示例中，该步骤与中，反应气体中的V/III比可以为20～100，具体的，可以为30～70，譬如，30、40、50、60或70等等。
作为示例，牺牲层13的厚度可以大于或等于10μm，具体的，牺牲层13的厚度可以为10μm～400μm，优选地，牺牲层13的厚度为20μm～350μm，更为优选地，牺牲层13的厚度为30μm～300μm，更优选地，牺牲层13的厚度为50μm～250μm，具体的，厚膜氮化镓层14的厚度可以为50μm、100μm、150μm、200μm或250μm等等。
在该步骤中，通过使用上述技术方案，可以使牺牲层13的生长前期保持较高质量，并在后续外延过程中增大横向外延，减少凹坑缺陷的形成，如此重复数次，为后续厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底。在保证高质量的同时，也提高了晶圆片的表面性能。但需要注意的是，本发明中的氨气的量变化是缓慢连续变化的，不存在突变。
在一个示例中，如图8所示，步骤S30之后还包括于牺牲层13的上表面形成缓变层14的步骤。于牺牲层13的上表面形成缓变层14包括：继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以于牺牲层13的上表面形成所述氮化镓缓变层；形成缓变层14的过程中，氯化氢的气体流量自形成牺牲层13所需的气体流量连续性变化至形成N型掺杂厚膜氮化镓层所需的气体流量。
作为示例，在缓变层14的形成过程中，氯化氢的气体流量可以匀速增加，也可以变速增加。
作为示例，为了保证气流的稳定性，缓变层14的生长时间可以为10s～4h，优选地，可以缓变层14的生长时间可以为60s～4h，更为优选地，缓变层14的生长时间可以为2min～3h，具体的，缓变层14的生长时间可以为2min、30min、1h、2h或3h等等。通过设置上述时间，可以使得氯化氢的气体流量有足够的时间自形成所述牺牲层所需的气体流量连续性变化至形成所述N型掺杂厚膜氮化镓层所需的气体流量，可以确保气流的稳定性。
作为示例，缓变层14的形成过程中，通入的反应气体中的V/III比可以恒定，也可以改变；当V/III比恒定时，由于氯化氢的气体流量逐渐变大，则氨气的气体流量则需同比例变化；优选地，缓变层14的形成过程中，通入的反应气体中的V/III比不断变化。
在一个示例中，缓变层14的形成过程中，氨气的气体流量可以为500sccm～4slm，具体的，氨气的气体流量可以为500sccm、1slm、2slm、3slm或4slm等等。
在一个示例中，缓变层14的的厚度可以为小于等于200μm，优选地，缓变层14的厚度可以小于等于150μm，譬如，150μm、130μm、100μm、90μm、200μm、80μm或50μm等等。
需要说明的是，当V/III比恒定时，氨气的气体流量需要同氯化氢的气体流量同比例变化时，氯化氢的气体流量自形成牺牲层13所需的气体流量连续性变化至形成N型掺杂厚膜氮化镓层所需的气体流量的过程中至少在一第一预设时间内保持恒定；氨气的气体流量至少在一第二预设时间内持续变化，第二预设时间为第一预设时间的一部分；即氨气的气体流量变化的时候氯化氢的气体流量保持不变，氨气的气体流量与氯化氢的气体流量不同时变化，这样可以避免两种反应气体同时变化导致气流湍动。
在一个示例中，形成缓变层14的过程中，继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的同时向氢化物气相外延设备中通入N型掺杂气体，即形成的缓变层14可以为掺杂缓变层；具体的，可以从缓变层14开始生长时就通入N型掺杂气体，也可以在缓变层14的生长过程中再开始通入N型掺杂气体。N型掺杂气体的气体流量可以一直保持恒定，也可以逐渐升高，逐渐升高时，可以匀速升高，也可以变速升高。
作为示例，N型掺杂气体可以包括含硅气体或含硅气体与其他气体的混合气体；含硅气体可以包括硅烷、一氯硅烷、二氯硅烷、三氯硅烷及四氯硅烷中的一种或几种，混合气体中的其他气体可以包括不与含硅气体反应的其他气体，其他气体包括氢气、氮气、氦气、氩气及氯化氢中的一种或几种。混合气体中，含碳气体的体积含量可以为0.01％～99.9％，具体可以为0.01％、1％、10％、50％、70％、90％或99.9％等等。
在一个示例中，当缓变层14为掺杂缓变层时，缓变层14中掺杂元素(譬如硅元素)的掺杂浓度可以为1E+16atom/cm3-9E+19atom/cm3之间，优选地，在2E+16atom/cm3-1E+19atom/cm3之间，最优地，在5E+16atom/cm3-7E+18atom/cm3之间，例如5E+16atom/cm3、5E+17atom/cm3、5E+18atom/cm3或7E+18atom/cm3。
在步骤S40中，请参阅图1中的S40步骤图9，于牺牲层13上形成N型掺杂厚膜氮化镓层15。
需要说明的是，当牺牲层13的上表面形成有缓变层14时，N型掺杂厚膜氮化镓层15形成于缓变层14的上表面。
在一个示例中，继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，且继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向氢化物气相外延设备中通入N型掺杂气体，以于牺牲层13上形成N型掺杂厚膜氮化镓层15。
在一个示例中，形成N型掺杂厚膜氮化镓层15的过程中，氯化氢的气体流量恒定，氨气的气体流量可以在预设范围内呈连续性变化，氨气的气体流量的变化方式与牺牲层13形成过程中氨气的气体流量的变化方式大致相同，具体可以参考步骤S30，此处不再累述；此处需要说明的是，该步骤中氨气的气体流量并非必须先从高气体流量向低气体流量变化，也可以先从第气体流量向高气体流量变化。需要进一步说明的是，在该步骤中，每一个上升或下降变化过程或恒定不变的过程的时间相较于需要做对应调整，本实施例中，氨气的气体流量的变化过程中，每一个上升或下降变化过程或恒定不变的过程的时间可以为大于0s且小于等于20h，具体可以为1min、30min、1h、5h、10h、15h或20h等等。
作为示例，该步骤中反应气体中的V/III比为1.2～50，具体的，V/III比可以为1.5～40，优选地，V/III比可以为2～30，更为优选地，V/III比可以为3～20，譬如V/III比可以为3、5、10、15或20等等。
在另一个实施例中，氯化氢的气体流量及氨气的气体流量均恒定；反应气体中的V/III比为1.5～40，；具体的，V/III比可以为1.5、10、20、30或40等等。
作为示例，该步骤中，形成N型掺杂厚膜氮化镓层15的过程中，为了保证快速生长，需要提高反应气体的气体流量，氯化氢的气体流量为50sccm～1000sccm，优选地，氯化氢的气体流量可以为100sccm～700sccm；氨气的气体流量为1000sccm～6slm；具体的，氯化氢的气体流量可以为50sccm、100sccm、500sccm、800sccm或1000sccm等等，氨气的气体流量可以为1000sccm、2slm、3slm、4slm、5slm或6slm等等。
需要说明的是，在步骤S30和步骤S40中，氯化氢及氨气均由载气的承载下通入至氢化物气相外延设备中，载气可以包括氢气、氮气、氦气中的一种或几种。
作为示例，N型掺杂厚膜氮化镓层15的厚度为500μm～2000μm，具体的，厚膜氮化镓层14的厚度可以为500μm、1000μm或2000μm等等。
具体的，可以开始形成N型掺杂厚膜氮化镓层时即向氢化物气相外延设备中通入N型掺杂气体，也可以在N型掺杂厚膜氮化镓层形成预设厚度后向氢化物气相外延设备中通入N型掺杂气体，即可以从N型掺杂厚膜氮化镓层15开始生长时就通入N型掺杂气体，也可以在N型掺杂厚膜氮化镓层15的生长过程中再开始通入N型掺杂气体。N型掺杂气体的气体流量可以一直保持恒定，也可以逐渐升高，逐渐升高时，可以匀速升高，也可以变速升高。
在一个示例中，N型掺杂厚膜氮化镓层15中掺杂元素(譬如硅元素)的掺杂浓度可以为1E+16atom/cm3-9E+19atom/cm3之间，优选地，在2E+16atom/cm3-1E+19atom/cm3之间，最优地，在5E+16atom/cm3-7E+18atom/cm3之间，例如5E+16atom/cm3、5E+17atom/cm3、5E+18atom/cm3或7E+18atom/cm3。
在上述实施例中，通过对缓变层14及N型掺杂厚膜氮化镓层15进行N型掺杂，可以大幅降低后续形成的自支撑氮化镓层的电阻，为垂直型器件提供优良的衬底材料，同时还可以使得后续形成的自支撑氮化镓层中位错密度较低、缺陷较少、内应力较小，可以避免曲率半径变小甚至裂片，整体提高自支撑氮化镓层的成品质量及良率。
需要说明的是，形成牺牲层13、缓变层14及N型掺杂厚膜氮化镓层15的过程中，氨气相对于氯化氢过量，即反应过程中氯化氢完全反应后氨气还有剩余。但为了保证反应腔室的基本碱性环境，且不至于氨气量过大，本发明形成牺牲层13、缓变层14及N型掺杂厚膜氮化镓层15的过程中，使用的氨气量均为100sccm～4slm，具体的，氨气的气体流量可以为100sccm、500sccm、1slm、2slm、3slm或4slm等等。
请继续参阅图9，本申请还提供一种半导体结构，半导体结构可以采用上述半导体结构的制备方法制备而得到。
在又一个实施例中，请结合体图1至图9参阅图10，本申请还提供一种自支撑氮化镓层的制备方法，可以包括如下步骤：
采用如上述任一实施例中所述的半导体结构的制备方法制备所述半导体结构；制备半导体结构的具体方法请参阅前述实施例，此处不再累述；
将所半导体结构进行降温处理，使得N型掺杂厚膜氮化镓层15自动剥离，以得到自支撑氮化镓层16，如图10所示。
在一个示例中，可以将半导体结构自然降至室温，在降温过程中，使N型掺杂厚膜氮化镓层15自动剥离，以得到自支撑氮化镓层16。
在一个示例中，可以将半导体结构以5℃/min～30℃/min的降温速率降至室温，在降温过程中，使N型掺杂厚膜氮化镓层15自动剥离，以得到自支撑氮化镓层16。具体的，降温速率可以为5℃/min、10℃/min、15℃/min、20℃/min、25℃/min或30℃/min。
在一个示例中，得到自支撑氮化镓层16以后，还可以将自支撑氮化镓层16进行研磨、抛光的工艺处理。
需要说明的是，当N型掺杂厚膜氮化镓层15自动剥离，以得到自支撑氮化镓层16之后，需要进行研磨抛光工序以达到产品出售要求，在后续研磨抛光中，由于牺牲层13及缓变层14厚度较薄，因此会在研磨抛光中完全去除，因此不必担心其纵向质量上的不均匀对自支撑氮化镓层16质量的影响。
在又一个实施例中，请继续参阅图10，本申请还提供一种自支撑氮化镓层16，自支撑氮化镓层16为采用如上述自支撑氮化镓层的制备方法制备而得到。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成图形化掩膜层，所述图形化掩膜层内具有若干个开口；
采用氢化物气相外延工艺于所述图形化掩膜层的表面形成牺牲层；采用氢化物气相外延工艺形成所述牺牲层包括：将形成有所述图形化掩膜层的所述衬底置于氢化物气相外延设备中；向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以形成所述牺牲层；其中，所述氯化氢的气体流量恒定，所述氨气的气体流量在预设范围内呈连续性变化；
于所述牺牲层上形成N型掺杂厚膜氮化镓层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述牺牲层的过程包括至少一个生长周期，所述生长周期包括所述氨气的气体流量由最大气体流量下降至最小气体流量的下降过程及所述氨气的气体流量由所述最小气体流量上升至所述最大气体流量的上升过程；在所述下降过程中，至少包括所述氨气的气体流量以第一下降速率下降的过程；在所述上升过程中，至少包括所述氨气的气体流量以第一上升速率上升的过程；所述第一上升速率与所述第一下降速率不同。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述下降过程中包括多个子下降过程，至少一所述子下降过程的下降速率为所述第一下降速率；所述上升过程包括多个子上升过程，至少一所述子上升过程的上升速率为所述第一上升速率；所述生长周期还包括所述氨气的气体流量保持恒定的过程，所述氨气的气体流量保持恒定的过程位于相邻所述子下降过程之间及相邻所述子上升过程之间。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述氨气的气体流量保持恒定的过程还位于所述下降过程之前及所述下降过程与所述上升过程之间。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述牺牲层的过程包括至少一个生长周期，所述生长周期内，所述氨气的气体流量以余弦曲线的形式由第一气体流量沿余弦曲线下降至第二气体流量后，再由所述第二气体流量上升至所述第一气体流量。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述氨气的气体流量由所述第一气体流量下降至所述第二气体流量的时间为10s～30min，所述氨气的气体流量由所述第二气体流量上升至所述第一气体流量的时间为10s～30min。
7.根据权利要求2至6中任一项所述的半导体结构的制备方法，其特征在于，形成所述牺牲层的过程包括1～30个生长周期。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述牺牲层的过程中，所述反应气体中的V/III比为20～100。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，形成所述牺牲层的过程中，所述氯化氢的气体流量为5sccm～100sccm，所述氨气的气体流量为100sccm～4slm。
10.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述牺牲层的过程中，所述牺牲层的生长速率为1μm/～20μm/h；所述牺牲层的厚度大于或等于10μm。
11.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述牺牲层后且形成所述N型掺杂厚膜氮化镓层之前，还包括于所述牺牲层的上表面形成缓变层的步骤，所述N型掺杂厚膜氮化镓层形成于所述缓变层的上表面；于所述牺牲层的上表面形成所述缓变层包括：继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，以于所述牺牲层的上表面形成所述氮化镓缓变层；形成所述缓变层的过程中，所述氯化氢的气体流量自形成所述牺牲层所需的气体流量连续性变化至形成所述N型掺杂厚膜氮化镓层所需的气体流量。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述缓变层为N型掺杂缓变层；形成所述缓变层的过程中，继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的同时向所述氢化物气相外延设备中通入N型掺杂气体。
13.根据权利要求11或12所述的半导体结构的制备方法，其特征在于，形成所述缓变层的过程中，所述氨气的气体流量为500sccm～4slm；所述缓变层的生长时间为10s～3h，所述缓变层的厚度小于等于200μm。
14.根据权利要求11所述的半导体结构的制备方法，其特征在于，于所述牺牲层上形成N型掺杂厚膜氮化镓层包括：继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体，且继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向所述氢化物气相外延设备中通入N型掺杂气体，以于所述缓变层的上表面形成所述N型掺杂厚膜氮化镓层。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，形成所述N型掺杂厚膜氮化镓层的过程中，所述反应气体中的V/III比为1.5～40。
16.根据权利要求14所述的半导体结构的制备方法，其特征在于，开始形成所述N型掺杂厚膜氮化镓层时即向所述氢化物气相外延设备中通入所述N型掺杂气体或所述N型掺杂厚膜氮化镓层形成预设厚度后向所述氢化物气相外延设备中通入所述N型掺杂气体。
17.根据权利要求14所述的半导体结构的制备方法，其特征在于，形成所述牺牲层、所述缓变层及所述N型掺杂厚膜氮化镓层的过程中，所述氨气相对于所述氯化氢过量。
18.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1至17中任一项所述的制备方法制备而得到。
19.一种自支撑氮化镓层的制备方法，其特征在于，包括：
采用如权利要求1至17中任一项所述的半导体结构的制备方法制备所述半导体结构；
将所述半导体结构进行降温处理，使得所述N型掺杂厚膜氮化镓层自动剥离，以得到自支撑氮化镓层。
20.一种自支撑氮化镓层，其特征在于，所述自支撑氮化镓层采用如权利要求19所述的制备方法制备而得到。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050103257A1 (en) * 2003-11-13 2005-05-19 Xueping Xu Large area, uniformly low dislocation density GaN substrate and process for making the same
US20070141823A1 (en) * 2005-12-12 2007-06-21 Kyma Technologies, Inc. Inclusion-free uniform semi-insulating group III nitride substrates and methods for making same
KR100893360B1 (ko) * 2008-05-02 2009-04-15 (주)그랜드 텍 질화갈륨 단결정의 성장을 위한 버퍼층의 형성방법
CN103943467A (zh) * 2014-05-16 2014-07-23 厦门大学 利用应力梯度分离氮化物自支撑衬底的方法
CN105322059A (zh) * 2014-07-25 2016-02-10 首尔伟傲世有限公司 紫外光发光二极管及其制造方法
CN107170668A (zh) * 2017-06-01 2017-09-15 镓特半导体科技（上海）有限公司 一种自支撑氮化镓制备方法
CN107275187A (zh) * 2017-06-26 2017-10-20 镓特半导体科技（上海）有限公司 自支撑氮化镓层及其制备方法、退火方法
US10497562B1 (en) * 2018-05-29 2019-12-03 Industry-University Cooperation Foundation Hanyang University Method for manufacturing gallium nitride substrate using the hydride vapor phase epitaxy
CN110828623A (zh) * 2019-11-15 2020-02-21 芜湖德豪润达光电科技有限公司 发光二极管制备方法和发光二极管
CN111223763A (zh) * 2020-01-19 2020-06-02 镓特半导体科技（上海）有限公司 半导体结构、自支撑氮化镓层及其制备方法
WO2020228164A1 (zh) * 2019-05-15 2020-11-19 中国电子科技集团公司第五十五研究所 一种降低氮化镓高电子迁移率场效应管界面热阻的外延生长方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050103257A1 (en) * 2003-11-13 2005-05-19 Xueping Xu Large area, uniformly low dislocation density GaN substrate and process for making the same
US20070141823A1 (en) * 2005-12-12 2007-06-21 Kyma Technologies, Inc. Inclusion-free uniform semi-insulating group III nitride substrates and methods for making same
KR100893360B1 (ko) * 2008-05-02 2009-04-15 (주)그랜드 텍 질화갈륨 단결정의 성장을 위한 버퍼층의 형성방법
CN103943467A (zh) * 2014-05-16 2014-07-23 厦门大学 利用应力梯度分离氮化物自支撑衬底的方法
CN105322059A (zh) * 2014-07-25 2016-02-10 首尔伟傲世有限公司 紫外光发光二极管及其制造方法
CN107170668A (zh) * 2017-06-01 2017-09-15 镓特半导体科技（上海）有限公司 一种自支撑氮化镓制备方法
CN107275187A (zh) * 2017-06-26 2017-10-20 镓特半导体科技（上海）有限公司 自支撑氮化镓层及其制备方法、退火方法
US10497562B1 (en) * 2018-05-29 2019-12-03 Industry-University Cooperation Foundation Hanyang University Method for manufacturing gallium nitride substrate using the hydride vapor phase epitaxy
CN110544619A (zh) * 2018-05-29 2019-12-06 汉阳大学校产学协力团 利用氢化物气相沉积法的氮化镓基板的制造方法
WO2020228164A1 (zh) * 2019-05-15 2020-11-19 中国电子科技集团公司第五十五研究所 一种降低氮化镓高电子迁移率场效应管界面热阻的外延生长方法
CN110828623A (zh) * 2019-11-15 2020-02-21 芜湖德豪润达光电科技有限公司 发光二极管制备方法和发光二极管
CN111223763A (zh) * 2020-01-19 2020-06-02 镓特半导体科技（上海）有限公司 半导体结构、自支撑氮化镓层及其制备方法

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