JP2005287195A - 保護回路及びコンバータ回路 - Google Patents
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Abstract
【課題】 異常を検出した際にハーフブリッジコンバータが昇圧コンバータよりも先に停止してしまうことを防止することが可能な保護回路及びコンバータ回路を提供することを目的とする。
【解決手段】 保護回路１０は、昇圧制御ＩＣ８にＭＯＳＦＥＴ１２の動作を停止させる異常信号Ｇ１を出力した後にハーフブリッジ制御ＩＣ９にＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させる異常信号Ｇ２を出力することにより、ＭＯＳＦＥＴ１２の動作を停止させた後にＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させる。
【選択図】 図１
【解決手段】 保護回路１０は、昇圧制御ＩＣ８にＭＯＳＦＥＴ１２の動作を停止させる異常信号Ｇ１を出力した後にハーフブリッジ制御ＩＣ９にＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させる異常信号Ｇ２を出力することにより、ＭＯＳＦＥＴ１２の動作を停止させた後にＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させる。
【選択図】 図１
Description
本発明は、コンバータ回路における保護回路に関し、特には、昇圧コンバータとハーフブリッジコンバータとを備えるコンバータ回路において異常を検出した際の昇圧コンバータ及びハーフブリッジコンバータのそれぞれの動作制御に関する。
従来より、ＤＣ−ＤＣコンバータの構成の一例として、例えば、スイッチング素子をオン、オフすることにより直流入力を昇圧する昇圧コンバータと、２つのスイッチング素子をそれぞれ交互にオン、オフすることにより昇圧コンバータで昇圧された直流を交流に変換するハーフブリッジコンバータと、ハーフブリッジコンバータの出力を整流及び平滑して直流出力する変換部とを備えて構成されるものがある（例えば、特許文献１参照）。
また、上記のようなＤＣ−ＤＣコンバータにおいて、例えば、ハーフブリッジコンバータが昇圧コンバータよりも先に停止しハーフブリッジコンバータに対して過電圧などのストレスがかからないようにするため、ハーフブリッジコンバータが停止すると昇圧コンバータを停止させるものがある（例えば、特許文献２参照）。
また、上記のようなＤＣ−ＤＣコンバータにおいて、例えば、出力が過電流や過電圧となったり、昇圧コンバータに備えられるコイルやハーフブリッジコンバータのスイッチング素子が過熱するなどの異常を検出して昇圧コンバータ及びハーフブリッジコンバータのそれぞれの動作を停止させる保護回路が備えられるものがある。
特開２００１−２１１６４２号（第５〜９頁、第１〜１４図）
特開平１１−１８７６６８号 （第３〜５頁、第１〜１０図）
しかしながら、このような保護回路を備えるＤＣ−ＤＣコンバータにおいて、保護回路が動作することによってハーフブリッジコンバータが昇圧コンバータよりも先に停止してしまうおそれがある。このような場合、昇圧コンバータとハーフブリッジコンバータとの間に設けられるコンデンサに電荷がたまったまま昇圧コンバータが直流入力を昇圧し続け、昇圧コンバータに過電圧がかかり昇圧コンバータのスイッチング素子などが破損するおそれがある。
そこで、本発明では、異常を検出した際にハーフブリッジコンバータが昇圧コンバータよりも先に停止してしまうことを防止することが可能な保護回路及びコンバータ回路を提供することを目的とする。
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の保護回路は、第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路とを備えるコンバータ回路において、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路であって、前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、前記異常検出回路から出力される前記第１の異常信号と前記第１の制御回路における閾値とを比較し、前記第１の異常信号が前記閾値を超えた後、第２の異常信号を前記第２の制御回路に出力する比較回路とを備え、前記第１の制御回路は、前記第１の異常信号が前記閾値を超えると、前記第１のスイッチング素子の動作を停止させ、前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする。
すなわち、本発明の保護回路は、第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路とを備えるコンバータ回路において、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路であって、前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、前記異常検出回路から出力される前記第１の異常信号と前記第１の制御回路における閾値とを比較し、前記第１の異常信号が前記閾値を超えた後、第２の異常信号を前記第２の制御回路に出力する比較回路とを備え、前記第１の制御回路は、前記第１の異常信号が前記閾値を超えると、前記第１のスイッチング素子の動作を停止させ、前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする。
このように、異常を検出したときに異常検出回路から出力される第１の異常信号が第１の制御回路における閾値を超えると、第１のスイッチング素子の動作を停止させ、その後、第２の異常信号を比較回路から第２の制御回路に出力させているので、第１のスイッチング素子を停止させてから第２の制御回路に第２の異常信号を入力させて第２のスイッチング素子が停止するまでにタイムラグをもうけることができる。
また、本発明の保護回路は、第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路とを備えるコンバータ回路において、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路であって、前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、前記異常検出回路から出力される前記第１の異常信号と前記第１の制御回路における第１の閾値よりも高い第２の閾値とを比較し、前記第１の異常信号が前記第２の閾値を超えた後、第２の異常信号を前記第２の制御回路に出力する比較回路とを備え、前記第１の制御回路は、前記第１の異常信号が前記第１の閾値を超えると、前記第１のスイッチング素子の動作を停止させ、前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする。
また、本発明の保護回路は、第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路とを備えるコンバータ回路において、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路であって、前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、前記異常検出回路から出力される前記第１の異常信号が閾値を超えた後、第２の異常信号を生成する生成回路とを備え、前記第１の制御回路は、前記第１の異常信号が前記閾値を超えると、前記第１のスイッチング素子の動作を停止させ、前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする。
また、上記保護回路において、前記コンバータ回路は、第３のスイッチング素子を備え、前記第３のスイッチング素子がオン、オフすることにより前記第２のコンバータ回路の出力を整流する整流回路を備え、前記第２のスイッチング素子の動作が停止されたか否かを判定し、前記第２のスイッチング素子の動作が停止されたと判定すると、前記第３のスイッチング素子の動作を停止させる判定回路を備えるように構成してもよい。
また、本発明のコンバータ回路は、第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路と、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路とを備えるコンバータ回路であって、前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、前記異常検出回路から出力される前記第１の異常信号と前記第１の制御回路における閾値とを比較し、前記第１の異常信号が前記閾値を超えた後、第２の異常信号を前記第２の制御回路に出力する比較回路とを備え、前記第１の制御回路は、前記第１の異常信号が前記閾値を超えると、前記第１のスイッチング素子の動作を停止させ、前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする。
本発明によれば、第１のスイッチング素子が停止してから第２のスイッチング素子が停止するまでにタイムラグをもうけることができるので、第１のコンバータ回路と第２のコンバータ回路との間に設けられるコンデンサに電荷がたまったまま第１のコンバータ回路が駆動し続けることがなくなる。これにより、異常を検出した際において第１のコンバータ回路の第１のスイッチング素子を破損させることを防止させることができる。
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態のコンバータ回路を示す図である。
図１に示すように、コンバータ回路１は、直流入力を昇圧する昇圧部２（第１のコンバータ回路）と、昇圧部２の後段に設けられるダイオード３と、昇圧部２で昇圧された直流を交流に変換するハーフブリッジ部４（第２のコンバータ回路）と、ハーフブリッジ部４で変換された交流を整流及び平滑して直流出力する変換部５と、昇圧部２に制御信号Ｓ１を出力するドライブ回路６と、ハーフブリッジ部４に制御信号Ｓ２及びＳ３を出力するドライブ回路７と、ドライブ回路６に制御信号Ｓ４を出力する昇圧制御ＩＣ８（第１の制御回路）と、ドライブ回路７に制御信号Ｓ５を出力するハーフブリッジ制御ＩＣ９（第２の制御回路）と、昇圧制御ＩＣ８に異常信号Ｇ１（第１の異常信号）を出力し、ハーフブリッジ制御ＩＣ９に異常信号Ｇ２（第２の異常信号）を出力する保護回路１０とを備えて構成されている。
図１は、本発明の実施形態のコンバータ回路を示す図である。
図１に示すように、コンバータ回路１は、直流入力を昇圧する昇圧部２（第１のコンバータ回路）と、昇圧部２の後段に設けられるダイオード３と、昇圧部２で昇圧された直流を交流に変換するハーフブリッジ部４（第２のコンバータ回路）と、ハーフブリッジ部４で変換された交流を整流及び平滑して直流出力する変換部５と、昇圧部２に制御信号Ｓ１を出力するドライブ回路６と、ハーフブリッジ部４に制御信号Ｓ２及びＳ３を出力するドライブ回路７と、ドライブ回路６に制御信号Ｓ４を出力する昇圧制御ＩＣ８（第１の制御回路）と、ドライブ回路７に制御信号Ｓ５を出力するハーフブリッジ制御ＩＣ９（第２の制御回路）と、昇圧制御ＩＣ８に異常信号Ｇ１（第１の異常信号）を出力し、ハーフブリッジ制御ＩＣ９に異常信号Ｇ２（第２の異常信号）を出力する保護回路１０とを備えて構成されている。
上記昇圧部２は、コイル１１と、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１２（第１のスイッチング素子）とを備えて構成されている。また、昇圧部２において、コイル１１の一方の端子は直流入力のプラス側の端子に接続され、コイルの他方の端子はＭＯＳＦＥＴ１２のドレイン及びダイオード３のアノードに接続されている。また、ＭＯＳＦＥＴ１２のソースは直流入力のマイナス側の端子に接続されている。
なお、ＭＯＳＦＥＴ１２の代わりにＩＧＢＴなどその他のスイッチング素子を使用してもよい。
上記ハーフブリッジ部４は、コンデンサ１３及び１４と、ＭＯＳＦＥＴ１５及び１６（第２のスイッチング素子）とを備えて構成されている。また、ハーフブリッジ部４において、コンデンサ１３の一方の端子はダイオード３のカソード及びＭＯＳＦＥＴ１５のドレインと接続され、コンデンサ１３の他方の端子はコンデンサ１４の一方の端子に接続されている。また、コンデンサ１４の他方の端子はＭＯＳＦＥＴ１２のソース及びＭＯＳＦＥＴ１６のソースに接続されている。また、ＭＯＳＦＥＴ１６のドレインはＭＯＳＦＥＴ１５のソースに接続されている。
上記ハーフブリッジ部４は、コンデンサ１３及び１４と、ＭＯＳＦＥＴ１５及び１６（第２のスイッチング素子）とを備えて構成されている。また、ハーフブリッジ部４において、コンデンサ１３の一方の端子はダイオード３のカソード及びＭＯＳＦＥＴ１５のドレインと接続され、コンデンサ１３の他方の端子はコンデンサ１４の一方の端子に接続されている。また、コンデンサ１４の他方の端子はＭＯＳＦＥＴ１２のソース及びＭＯＳＦＥＴ１６のソースに接続されている。また、ＭＯＳＦＥＴ１６のドレインはＭＯＳＦＥＴ１５のソースに接続されている。
なお、ＭＯＳＦＥＴ１５及び１６の代わりにＩＧＢＴなどその他のスイッチング素子を使用してもよい。
上記変換部５は、トランス１７と、ＭＯＳＦＥＴ１８及び１９（第３のスイッチング素子）と、コイル２０と、コンデンサ２１とを備えて構成されている。また、変換部５において、トランス１７の１次側コイルのプラス端子はコンデンサ１３及び１４の間に接続され、トランス１７の１次側コイルのマイナス端子はＭＯＳＦＥＴ１５及び１６の間に接続されている。また、トランス１７の２次側コイルのプラス端子はＭＯＳＦＥＴ１９のドレインに接続され、トランス１７の２次側コイルのマイナス端子はＭＯＳＦＥＴ１８のドレインに接続されている。また、コイル２０の一方の端子はトランス１７の２次側コイルのセンタータップに接続され、コイル２０の他方の端子はコンデンサ２１の一方の端子及び出力のプラス側の端子に接続されている。また、コンデンサ２１の他方の端子はＭＯＳＦＥＴ１８のソース、ＭＯＳＦＥＴ１９のソース、及び出力のマイナス側の端子に接続されている。
上記変換部５は、トランス１７と、ＭＯＳＦＥＴ１８及び１９（第３のスイッチング素子）と、コイル２０と、コンデンサ２１とを備えて構成されている。また、変換部５において、トランス１７の１次側コイルのプラス端子はコンデンサ１３及び１４の間に接続され、トランス１７の１次側コイルのマイナス端子はＭＯＳＦＥＴ１５及び１６の間に接続されている。また、トランス１７の２次側コイルのプラス端子はＭＯＳＦＥＴ１９のドレインに接続され、トランス１７の２次側コイルのマイナス端子はＭＯＳＦＥＴ１８のドレインに接続されている。また、コイル２０の一方の端子はトランス１７の２次側コイルのセンタータップに接続され、コイル２０の他方の端子はコンデンサ２１の一方の端子及び出力のプラス側の端子に接続されている。また、コンデンサ２１の他方の端子はＭＯＳＦＥＴ１８のソース、ＭＯＳＦＥＴ１９のソース、及び出力のマイナス側の端子に接続されている。
なお、ＭＯＳＦＥＴ１８及び１９の代わりにダイオードを使用して整流回路を構成してもよい。
上記ドライブ回路６は、例えば、第１のトランジスタを備えて構成され、第１のトランジスタのベースに制御信号Ｓ４が入力されて第１のトランジスタがオン、オフすることにより制御信号Ｓ１を生成しその制御信号Ｓ１をＭＯＳＦＥＴ１２に出力する。
上記ドライブ回路６は、例えば、第１のトランジスタを備えて構成され、第１のトランジスタのベースに制御信号Ｓ４が入力されて第１のトランジスタがオン、オフすることにより制御信号Ｓ１を生成しその制御信号Ｓ１をＭＯＳＦＥＴ１２に出力する。
上記ドライブ回路７は、例えば、図示しない第２及び第３のトランジスタを備えて構成され、第２のトランジスタのベースに制御信号Ｓ５が入力されて第２のトランジスタがオン、オフすることにより制御信号Ｓ２を生成しその制御信号Ｓ２をＭＯＳＦＥＴ１５に出力する。また、第３のトランジスタのベースに制御信号Ｓ５と１８０度位相が異なる制御信号が入力されて第３のトランジスタがオン、オフすることにより制御信号Ｓ２と１８０度位相が異なる制御信号Ｓ３を生成しその制御信号Ｓ３をＭＯＳＦＥＴ１６に出力する。
上記コンバータ回路１において、上記ＭＯＳＦＥＴ１２がオンすることによりコイル１１にエネルギーが蓄えられ、上記ＭＯＳＦＥＴ１２がオフすることによりコンデンサ１３及び１４が充電される。
また、上記ＭＯＳＦＥＴ１５及び１６がそれぞれ交互にオン、オフすることによりコンデンサ１３及び１４が放電されトランス１７の１次側コイルに交流が発生する。
また、上記ＭＯＳＦＥＴ１５及び１６がそれぞれ交互にオン、オフすることによりコンデンサ１３及び１４が放電されトランス１７の１次側コイルに交流が発生する。
また、上記ＭＯＳＦＥＴ１８及び１９がそれぞれＭＯＳＦＥＴ１５及び１６と同期して交互にオン、オフすることによりトランス１７の２次側コイルに発生する交流を整流する。
また、上記コイル２０及びコンデンサ２１は、ＭＯＳＦＥＴ１８及び１９で整流された交流成分を平滑して直流出力する。
また、上記コイル２０及びコンデンサ２１は、ＭＯＳＦＥＴ１８及び１９で整流された交流成分を平滑して直流出力する。
また、上記保護回路１０は、昇圧制御ＩＣ８に異常信号Ｇ１を出力した後にハーフブリッジ制御ＩＣ９に異常信号Ｇ２を出力することにより、ＭＯＳＦＥＴ１２の動作を停止させた後にＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させる。
図２は、保護回路１０を示す図である。
図２は、保護回路１０を示す図である。
図２に示すように、保護回路１０は、図１に示すコンバータ回路１の異常を検出する異常検出回路２２と、トランジスタ２３及び２４と、コンパレータ２５（比較回路）と、コンデンサ２６と、抵抗２７〜３３とを備えて構成される。
上記保護回路１０において、トランジスタ２３のコレクタは抵抗２７を介して電源３４に接続され、トランジスタ２３のエミッタは抵抗２８を介してグランドに接続されている。また、抵抗２９の一方の端子は電源３４と抵抗２７との間に接続され、抵抗２９の他方の端子は昇圧制御ＩＣ８のＤＴ（Ｄｅａｄ Ｔｉｍｅ）端子及びトランジスタ２３のエミッタに接続されている。また、コンパレータ２５のプラスの入力端子はトランジスタ２３のエミッタに接続され、コンパレータ２５のマイナスの入力端子は電源３５とグランドとの間に直列に接続される抵抗３０及び３１の間に接続されている。抵抗３０と抵抗３１は、コンパレータ２５のマイナス入力値が閾値Ｖｔｈとなるように所望の抵抗値のものが使われている。また、コンパレータ２５の出力端子は電源３６とグランドとの間に直列に接続される抵抗３２及び３３の間及びトランジスタ２４のベースに接続されている。また、コンデンサ２６の一方の端子はトランジスタ２４のコレクタ及びハーフブリッジ制御ＩＣ９のＳＳ（Ｓｏｆｔ Ｓｔａｒｔ）端子に接続され、コンデンサ２６の他方の端子はグランドに接続されている。また、トランジスタ２４のエミッタはグランドに接続されている。
上記保護回路１０において、トランジスタ２３のコレクタは抵抗２７を介して電源３４に接続され、トランジスタ２３のエミッタは抵抗２８を介してグランドに接続されている。また、抵抗２９の一方の端子は電源３４と抵抗２７との間に接続され、抵抗２９の他方の端子は昇圧制御ＩＣ８のＤＴ（Ｄｅａｄ Ｔｉｍｅ）端子及びトランジスタ２３のエミッタに接続されている。また、コンパレータ２５のプラスの入力端子はトランジスタ２３のエミッタに接続され、コンパレータ２５のマイナスの入力端子は電源３５とグランドとの間に直列に接続される抵抗３０及び３１の間に接続されている。抵抗３０と抵抗３１は、コンパレータ２５のマイナス入力値が閾値Ｖｔｈとなるように所望の抵抗値のものが使われている。また、コンパレータ２５の出力端子は電源３６とグランドとの間に直列に接続される抵抗３２及び３３の間及びトランジスタ２４のベースに接続されている。また、コンデンサ２６の一方の端子はトランジスタ２４のコレクタ及びハーフブリッジ制御ＩＣ９のＳＳ（Ｓｏｆｔ Ｓｔａｒｔ）端子に接続され、コンデンサ２６の他方の端子はグランドに接続されている。また、トランジスタ２４のエミッタはグランドに接続されている。
なお、異常検出回路２２は、例えば、コンバータ回路１の入出力電圧、入出力電流、またはコイル１１やＭＯＳＦＥＴ１５及び１６などの発熱部の温度などを検出するものであって、その検出値がある閾値を超えると所定の信号をトランジスタ２３のベースに出力するものとする。
また、昇圧制御ＩＣ８は、例えば、ＤＴ端子に入力される電位（異常信号Ｇ１）が閾値Ｖｔｈを超えると、制御信号Ｓ４を停止する（制御信号Ｓ４をハイレベルまたはローレベルのままにする）ものとする。
また、例えば、コンパレータ２５のマイナス端子に入力される電位は昇圧制御ＩＣ８における閾値Ｖｔｈに対応する電位と等しくなるように設定されているものとする。
また、例えば、コンパレータ２５のマイナス端子に入力される電位は昇圧制御ＩＣ８における閾値Ｖｔｈに対応する電位と等しくなるように設定されているものとする。
また、ハーフブリッジ制御ＩＣ９は、例えば、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御により制御信号Ｓ５を出力するものとし、コンデンサ２６にたまる電荷量、すなわち、ＳＳ端子に入力される電位に応じて制御信号Ｓ５のデューティの最大値を決定しているものとする。そして、ハーフブリッジ制御ＩＣ９は、例えば、ローレベルの電位（異常信号Ｇ２）がＳＳ端子に入力されると、制御信号Ｓ５を停止する（制御信号Ｓ５をハイレベルまたはローレベルのままにする）ものとする。
ここで、例えば、コンバータ回路１の出力電圧が異常検出回路２２における閾値を超えた場合を想定する。
まず、異常検出回路２２が異常を検出しトランジスタ２３のベースに所定の信号を出力すると、トランジスタ２３がオンしＤＴ端子の電位が上昇する。
まず、異常検出回路２２が異常を検出しトランジスタ２３のベースに所定の信号を出力すると、トランジスタ２３がオンしＤＴ端子の電位が上昇する。
次に、ＤＴ端子の電位が昇圧制御ＩＣ８における閾値Ｖｔｈを超えると、制御信号Ｓ４が停止する。
そして、制御信号Ｓ４が停止すると、図１に示すドライブ回路６が停止し、ＭＯＳＦＥＴ１２の動作が停止する。
そして、制御信号Ｓ４が停止すると、図１に示すドライブ回路６が停止し、ＭＯＳＦＥＴ１２の動作が停止する。
また、コンパレータ２５のプラスの入力端子に入力される電位がマイナスの入力端子に入力される電位を超えると、すなわち、ＤＴ端子の電位が昇圧制御ＩＣ８における閾値Ｖｔｈを超えると、コンパレータ２５の出力端子からハイレベルの信号が出力される。
そして、コンパレータ２５の出力端子からハイレベルの信号が出力されてトランジスタ２４がオンすると、コンデンサ２６が放電される。
そして、コンパレータ２５の出力端子からハイレベルの信号が出力されてトランジスタ２４がオンすると、コンデンサ２６が放電される。
そして、コンデンサ２６が放電されると、ＳＳ端子に入力される電位がローレベルになり制御信号Ｓ５が停止する。
そして、制御信号Ｓ５が停止すると、図１に示すドライブ回路７が停止し、ＭＯＳＦＥＴ１５及び１６のそれぞれの動作が停止する。
そして、制御信号Ｓ５が停止すると、図１に示すドライブ回路７が停止し、ＭＯＳＦＥＴ１５及び１６のそれぞれの動作が停止する。
このように、保護回路１０は、昇圧制御ＩＣ８のＤＴ端子に入力される電位が閾値Ｖｔｈを超えた否かをコンパレータ２５で判定し、ＤＴ端子に入力される電位が閾値Ｖｔｈを超えたと判定すると、コンパレータ２５の出力端子からハイレベルの信号を出力し、トランジスタ２４をオンし、コンデンサ２６を放電させ、ＳＳ端子に入力される電位をローレベルにさせて、ＭＯＳＦＥＴ１５及び１６をそれぞれ停止させている。
これにより、保護回路１０は、ＭＯＳＦＥＴ１２の動作を先に停止させてからＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させることができる。
図３（ａ）は、図２に示す保護回路１０により制御信号Ｓ４が停止してからＳＳ端子に入力される電位Ａがローレベルになるまでの様子を示す図である。また、図３（ｂ）は、図２に示す保護回路１０によりＳＳ端子に入力される電位Ａがローレベルになってから制御信号Ｓ５が停止するまでの様子を示す図である。なお、図３（ａ）及び（ｂ）のそれぞれの縦軸は電圧を示し、図３（ａ）及び（ｂ）のそれぞれの縦軸は時間を示している。また、図３（ａ）の横軸の１目盛は１ｍｓを示し、図３（ｂ）の横軸の１目盛は４μｓを示している。また、図３（ａ）において、上段に示される波形はＳＳ端子に入力される電位Ａを示し、下段に示される波形は制御信号Ｓ４を示している。また、図３（ｂ）において、上段に示される波形はＳＳ端子に入力される電位Ａを示し、下段に示される波形は制御信号Ｓ５を示している。
図３（ａ）は、図２に示す保護回路１０により制御信号Ｓ４が停止してからＳＳ端子に入力される電位Ａがローレベルになるまでの様子を示す図である。また、図３（ｂ）は、図２に示す保護回路１０によりＳＳ端子に入力される電位Ａがローレベルになってから制御信号Ｓ５が停止するまでの様子を示す図である。なお、図３（ａ）及び（ｂ）のそれぞれの縦軸は電圧を示し、図３（ａ）及び（ｂ）のそれぞれの縦軸は時間を示している。また、図３（ａ）の横軸の１目盛は１ｍｓを示し、図３（ｂ）の横軸の１目盛は４μｓを示している。また、図３（ａ）において、上段に示される波形はＳＳ端子に入力される電位Ａを示し、下段に示される波形は制御信号Ｓ４を示している。また、図３（ｂ）において、上段に示される波形はＳＳ端子に入力される電位Ａを示し、下段に示される波形は制御信号Ｓ５を示している。
図３（ａ）に示すように、制御信号Ｓ４が停止（図３（ａ）の例では、制御信号Ｓ４はハイレベル）してからＳＳ端子に入力される電位Ａがローレベルになるまでに１．２ｍｓ程度のタイムラグがある。
また、図３（ｂ）に示すように、ＳＳ端子に入力される電位Ａがローレベルになってから制御信号Ｓ５が停止する（図３（ｂ）の例では、制御信号Ｓ５はローレベル）までにタイムラグはほとんどない。
また、図３（ｂ）に示すように、ＳＳ端子に入力される電位Ａがローレベルになってから制御信号Ｓ５が停止する（図３（ｂ）の例では、制御信号Ｓ５はローレベル）までにタイムラグはほとんどない。
すなわち、図３（ａ）及び（ｂ）に示すように、保護回路１０は、制御信号Ｓ４が停止してから制御信号Ｓ５が停止するまでに１．２ｍｓ程度のタイムラグをつくることができる。
このように、保護回路１０は、制御信号Ｓ４が停止してから制御信号Ｓ５が停止するまでにタイムラグをもうけることができるので、ＭＯＳＦＥＴ１２の動作を先に停止させてからＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させることができ、コンデンサ１３及び１４に電荷がたまったまま昇圧部２が駆動し続けることがなくなる。これにより、異常を検出した際において昇圧部２のＭＯＳＦＥＴ１２を破損させることを防止させることができる。
このように、保護回路１０は、制御信号Ｓ４が停止してから制御信号Ｓ５が停止するまでにタイムラグをもうけることができるので、ＭＯＳＦＥＴ１２の動作を先に停止させてからＭＯＳＦＥＴ１５及び１６のそれぞれの動作を停止させることができ、コンデンサ１３及び１４に電荷がたまったまま昇圧部２が駆動し続けることがなくなる。これにより、異常を検出した際において昇圧部２のＭＯＳＦＥＴ１２を破損させることを防止させることができる。
なお、上記実施形態では、昇圧制御ＩＣ８における閾値Ｖｔｈに対応する電位とコンパレータ２５のマイナスの入力端子に入力される電位とを等しくする構成であるが、コンパレータ２５のマイナスの入力端子に入力される電位を昇圧制御ＩＣ８における閾値Ｖｔｈに対応する電位よりも高くなるように構成してもよい。
また、上記実施形態では、コンパレータ２５によりＤＴ端子に入力される電位が閾値Ｖｔｈを超えたか否かを判定しその結果に基づいてトランジスタ２５をオンさせてＳＳ端子にローレベルの電位を入力する構成であるが、異常信号Ｇ１が閾値Ｖｔｈを超えると異常信号Ｇ２を生成する生成回路を備える構成としてもよい。すなわち、例えば、異常検出回路２２から出力される所定の信号を抵抗、コンデンサなどで構成される遅延回路により遅延させてその遅延させた信号をトランジスタ２５のベースに入力するように構成してもよい。
また、上記実施形態では、昇圧部２を停止させてからハーフブリッジ部４を停止させる構成であるが、昇圧部２を停止させてからハーフブリッジ部４を停止させ、さらに、ＭＯＳＦＥＴ１５及び１６のそれぞれの動作が停止されたか否かを判定する判定回路において、ＭＯＳＦＥＴ１５及び１６のそれぞれの動作が停止されたと判定されると、ＭＯＳＦＥＴ１８及び１９のそれぞれの動作を停止させるように構成してもよい。すなわち、例えば、ハーフブリッジ制御ＩＣ９のＳＳ端子に入力される電位がローレベルになったか否かを判定するコンパレータをさらに備え、ハーフブリッジ制御ＩＣ９のＳＳ端子に入力される電位がローレベルになったと判定されると、ＭＯＳＦＥＴ１８及び１９のそれぞれの駆動を停止させるように構成してもよい。
また、上記実施形態において、上記昇圧部２の代わりに、例えば、ＭＯＳＦＥＴなどのスイッチング素子などで構成される降圧コンバータを採用してもよい。
また、上記実施形態において、ハーフブリッジ部４を、例えば、プッシュプル方式の二石式、フルブリッジ方式の四石式やフォワード型やフライバック型の一石式などその他の方式で構成してもよい。
また、上記実施形態において、ハーフブリッジ部４を、例えば、プッシュプル方式の二石式、フルブリッジ方式の四石式やフォワード型やフライバック型の一石式などその他の方式で構成してもよい。
１ コンバータ回路
２ 昇圧部
３ ダイオード
４ ハーフブリッジ部
５ 変換部
６、７ ドライブ回路
８ 昇圧制御ＩＣ
９ ハーフブリッジ制御ＩＣ
１０ 保護回路
１１ コイル
１２ ＭＯＳＦＥＴ
１３、１４ コンデンサ
１５、１６ ＭＯＳＦＥＴ
１７ トランス
１８、１９ ＭＯＳＦＥＴ
２０ コイル
２１ コンデンサ
２２ 異常検出回路
２３、２４ トランジスタ
２５ コンパレータ
２６ コンデンサ
２７〜３３ 抵抗
３４〜３６ 電源
２ 昇圧部
３ ダイオード
４ ハーフブリッジ部
５ 変換部
６、７ ドライブ回路
８ 昇圧制御ＩＣ
９ ハーフブリッジ制御ＩＣ
１０ 保護回路
１１ コイル
１２ ＭＯＳＦＥＴ
１３、１４ コンデンサ
１５、１６ ＭＯＳＦＥＴ
１７ トランス
１８、１９ ＭＯＳＦＥＴ
２０ コイル
２１ コンデンサ
２２ 異常検出回路
２３、２４ トランジスタ
２５ コンパレータ
２６ コンデンサ
２７〜３３ 抵抗
３４〜３６ 電源
Claims (5)
- 第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路とを備えるコンバータ回路において、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路であって、
前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、
前記異常検出回路から出力される前記第１の異常信号と前記第１の制御回路における閾値とを比較し、前記第１の異常信号が前記閾値を超えた後、第２の異常信号を前記第２の制御回路に出力する比較回路と、
を備え、
前記第１の制御回路は、前記第１の異常信号が前記閾値を超えると、前記第１のスイッチング素子の動作を停止させ、
前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする保護回路。 - 第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路とを備えるコンバータ回路において、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路であって、
前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、
前記異常検出回路から出力される前記第１の異常信号と前記第１の制御回路における第１の閾値よりも高い第２の閾値とを比較し、前記第１の異常信号が前記第２の閾値を超えた後、第２の異常信号を前記第２の制御回路に出力する比較回路と、
を備え、
前記第１の制御回路は、前記第１の異常信号が前記第１の閾値を超えると、前記第１のスイッチング素子の動作を停止させ、
前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする保護回路。 - 第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路とを備えるコンバータ回路において、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路であって、
前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、
前記異常検出回路から出力される前記第１の異常信号が閾値を超えた後、第２の異常信号を生成する生成回路と、
を備え、
前記第１の制御回路は、前記第１の異常信号が前記閾値を超えると、前記第１のスイッチング素子の動作を停止させ、
前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とする保護回路。 - 請求項１に記載の保護回路であって、
前記コンバータ回路は、第３のスイッチング素子を備え、前記第３のスイッチング素子がオン、オフすることにより前記第２のコンバータ回路の出力を整流する整流回路を備え、
前記第２のスイッチング素子の動作が停止されたか否かを判定し、前記第２のスイッチング素子の動作が停止されたと判定すると、前記第３のスイッチング素子の動作を停止させる判定回路を備えることを特徴とする保護回路。 - 第１のスイッチング素子を備え、前記第１のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第１のコンバータ回路と、第２のスイッチング素子と前記第２のスイッチング素子に並列に接続されるコンデンサとを備え、前記第２のスイッチング素子がオン、オフすることにより前記第１のコンバータ回路の出力を交流に変換する第２のコンバータ回路と、前記第１のスイッチング素子の動作を制御する第１の制御回路と、前記第２のスイッチング素子の動作を制御する第２の制御回路と、前記コンバータ回路の異常を検出したときに前記第１及び第２のスイッチング素子のそれぞれの動作を停止させる保護回路とを備えるコンバータ回路であって、
前記コンバータ回路の異常を検出したときに第１の異常信号を前記第１の制御回路に出力する異常検出回路と、
前記異常検出回路から出力される前記第１の異常信号と前記第１の制御回路における閾値とを比較し、前記第１の異常信号が前記閾値を超えた後、第２の異常信号を前記第２の制御回路に出力する比較回路と、
を備え、
前記第１の制御回路は、前記第１の異常信号が前記閾値を超えると、前記第１のスイッチング素子の動作を停止させ、
前記第２の制御回路は、前記第２の異常信号が入力されると、前記第２のスイッチング素子の動作を停止させることを特徴とするコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004097901A JP2005287195A (ja) | 2004-03-30 | 2004-03-30 | 保護回路及びコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004097901A JP2005287195A (ja) | 2004-03-30 | 2004-03-30 | 保護回路及びコンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005287195A true JP2005287195A (ja) | 2005-10-13 |
Family
ID=35184996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004097901A Pending JP2005287195A (ja) | 2004-03-30 | 2004-03-30 | 保護回路及びコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005287195A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011050191A (ja) * | 2009-08-27 | 2011-03-10 | Noritz Corp | 発電システム |
| JP5523604B1 (ja) * | 2013-03-18 | 2014-06-18 | 三菱電機株式会社 | スイッチング電源装置およびスイッチング電源制御方法 |
| JP6345311B1 (ja) * | 2017-05-24 | 2018-06-20 | 三菱電機株式会社 | 電力変換装置 |
| JP7413227B2 (ja) | 2020-10-27 | 2024-01-15 | 株式会社Soken | 電力変換装置 |
-
2004
- 2004-03-30 JP JP2004097901A patent/JP2005287195A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011050191A (ja) * | 2009-08-27 | 2011-03-10 | Noritz Corp | 発電システム |
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| JP6345311B1 (ja) * | 2017-05-24 | 2018-06-20 | 三菱電機株式会社 | 電力変換装置 |
| JP2018198506A (ja) * | 2017-05-24 | 2018-12-13 | 三菱電機株式会社 | 電力変換装置 |
| JP7413227B2 (ja) | 2020-10-27 | 2024-01-15 | 株式会社Soken | 電力変換装置 |
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