JP2005269485A - クロック回路を有する通信装置 - Google Patents

Abstract

【課題】通信装置において、クロック回路の共通化を図る。
【解決手段】 第１切り替え部１２・２４は、電圧制御水晶発振回路５・１８に対して生成すべき周波数を指示する。電圧制御水晶発振回路５・１８は、基準となるクロックを生成する。また、他の通信装置のクロックに同期させたクロックを生成する場合には、第１切り替え部１２・２４は、ループフィルタ７・２０の出力を電圧制御水晶発振回路５・１８に入力させるように切り替える。電圧制御水晶発振回路５・１８で生成されたクロックと、他の通信装置のクロックに同期させたクロックとの位相差情報をフェーズディテクタ８・２１が検出し、検出した位相差情報に従って、他の通信装置のクロックに同期するよう、クロックを追従させる。
【選択図】図１

Description

本発明は、１対１接続、あるいは、バス上に接続された任意の２点間の装置におけるディジタルデータ送受信に関し、特に、その同期方法の技術に関する。

現在、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disk）に記録されたディジタルオーディオデータを再生するＤＶＤプレーヤ等の再生装置と、ＡＶアンプ等の増幅装置との装置間のデータ伝送には、国際規格ＩＥＣ６０９５８に準拠した方式が広く用いられている。国際規格ＩＥＣ（International Electrotechnical Commission）６０９５８は、データ伝送を行う送信装置と受信装置とを１対１に接続し、主に２ｃｈのリニアＰＣＭ（Pulse Code Modulation）データを伝送する方法について規定している。また、ＭＰＥＧ（Moving Picture Experts Group）等の圧縮データを伝送する方法として、上記国際規格ＩＥＣ６０９５８を拡張した国際規格ＩＥＣ６１９３７に準拠した方式がある。

また、より高いデータ転送レートで複数のストリームのデータ送受信が行える伝送規格であるｌＥＥＥ（Institute of Electrical and Electronic Engineers）１３９４によるオーディオデ−タの伝送も徐々に普及してきている。

これらのディジタルオーディオ伝送において、例えば、ＡＶアンプなどの受信装置では、ＤＶＤプレーヤなどの送信装置と同期をとるためにＰＬＬ（Phase Locked Loop）回路を備え、PLL回路は、ビットクロックの整数倍以上の周波数を少なくとも発振可能な電圧制御発振回路と、２つの入力信号の位相を比較する位相比較器と、ループフィルタとを備えている。ＰＬＬ回路は、受信データから検出した同期パターン周期の位相と、電圧制御発振回路の出力信号を同期パタ−ン周期と同等な周波数となるよう分周した信号の位相とを比較し、その位相比較の結果をループフィルタを介して、電圧制御発振回路の制御電圧の入力とすることで、送信装置と同期をとっている。電圧制御発振回路には、インダクタと可変容量ダイオードを備えるＬＣ発振回路を用いたものや、水晶振動子を用いたものがある。

さらに、ハイファイオーディオの分野では、ディジタルオーディオ信号の伝送時の再生音質は、アナログに変換される直前のマスタークロックを基準としてシステムを駆動した場合が最もよいとされている。このため、ＡＶアンプなどの受信装置から擬似的に無音のディジタルオーディオ信号を、ＤＶＤプレーヤなどの送信装置に送信し、送信装置においても、前述したＰＬＬ回路を装備し、受信したディジタルオーディオ信号からクロックを生成することで、送信装置で受信装置のクロックに同期させることも行っている。

また、ＩＥＥＥ１３９４規格では、バス上に接続された装置（ノード）同士にて相互にコマンドを用いた制御が可能であり、これを利用して、受信装置から送信装置の送出レートを制御する技術がある。

ＩＥＥＥ１３９４規格のバス上にてディジタルオーディオ信号を伝送するときには、ＡＶアンプなどの受信装置から、ＤＶＤプレーヤなどの送信装置へ送出レート（データ転送レート）を制御するコマンドが送られると、送信装置はそのコマンドに従って、送出レートを調整しなければならない。このとき、送信装置は装置全体の動作速度を変化させなければ受信したコマンドに応じることができない。

制御コマンドにより送信装置の動作速度を変化させる場合、受信装置のバッファの状況に応じて標準速度である「ＳＴＡＮＤＡＲＤ」と、標準速度に対して＋１％の速度とする「ＦＡＳＴ」と、標準速度に対して−１％の速度とする「ＳＬＯＷ」との３つのいずれかを指定したコマンドを受信装置から送信装置に送信する。

特開２００１−１５６８０７号公報

一般的に、回路設計の共通化を図ることは、設計時間の短縮、回路基板や素子の共通化が可能となり、設計製造時間の短縮及び製造コストの低減を図ることができるので、開発が望まれている。

このため、前述した送信装置および受信装置においても、回路の共通化が望まれる。

しかし、送信装置および受信装置では、クロック生回路およびクロック同期回路が異なるため、回路設計の共通化が困難である。

受信装置では、前述のように、ＤＶＤプレーヤなどの送信装置と同期をとるために、ビットクロックの整数倍以上の周波数を少なくとも発振可能な電圧制御発振回路を備える必要があるが、共通化のために、この電圧制御発振回路をそのまま送信装置で用いると、前述のデータ転送レートのコマンドに対応させて、±１％の周波数の変化量を得るのは困難である。特に、インダクタ（Ｌ）と可変容量ダイオード（Ｃ）を用いたＬＣ発振回路を備える電圧制御発振回路の場合、制御電圧の変化量に対して周波数の変化量が大きいため、制御電圧を変化させて±１％の周波数の変化量を得るには感度が敏感すぎてしまい、対応ができない。

本発明の目的は、通信装置において、クロック回路の共通化を図ることができる技術を提供することを目的とする。

本発明は、上記課題を解決するため、 クロックを生成するクロック回路を有する通信装置において、前記クロック回路は、複数の周波数について基準となるクロックを生成する基準クロック生成手段と、前記基準クロック生成手段に対して生成すべき周波数を制御する制御手段と、他の通信装置から受信したデータからクロック成分を抽出し、前記他の通信装置のクロックに同期させたクロックを生成する同期クロック生成手段とを備え、前記同期クロック生成手段は、前記基準クロック生成手段で生成されたクロックと、前記他の通信装置のクロックに同期させたクロックとの位相差情報を検出し、検出した位相差情報に従って当該他の通信装置のクロックに同期するよう前記同期させたクロックを追従させ、前記制御手段は、前記同期クロック生成手段において前記他の通信装置のクロックに同期させたクロックを生成する場合に、前記基準クロック生成手段に対して、前記同期クロック生成手段に従ってクロックを生成するように制御する。

制御手段は、基準クロック生成手段に対して生成すべき周波数を制御し、基準クロック生成手段は、制御手段の制御に従い、基準となるクロックを生成する。

また、他の通信装置のクロックに同期させたクロックを生成する場合には、前記制御手段は、前記基準クロック生成手段に対して、前記同期クロック生成手段に従ってクロックを生成するように制御し、前記同期クロック生成手段は、他の通信装置から受信したデータからクロック成分を抽出し、前記他の通信装置のクロックに同期させたクロックを生成し、前記基準クロック生成手段で生成されたクロックと、前記他の通信装置のクロックに同期させたクロックとの位相差情報を検出し、検出した位相差情報に従って当該他の通信装置のクロックに同期するよう前記同期させたクロックを追従させる。
これにより、基準クロックの生成と、他の通信装置のクロックに同期したクロックの生成と両方のクロックの生成に対応できるため、回路の共通化を図ることができる。

発明を実施するための形態

以下、本発明の実施の形態について図面を参照して説明する。

本実施の形態では、オーディオデータを送信する送信装置と、オーディオデータを受信する受信装置とを有するクロック同期通信システムにおいて、送信装置を光ディスクプレーヤ、受信装置をオーディオアンプとした場合のオーディオシステムについて説明する。送信装置および受信装置は、クロック回路を有する通信装置である。

図１に、第１の実施例におけるクロック同期通信システムのブロック構成図を示す。

クロック同期通信システムは、光ディスクプレーヤ２８と、オーディオアンプ２９と、それらを接続させるためのバスとを有する。本実施例においては、ＩＥＥＥ１３９４バスを利用する場合を例にする。

光ディスクプレーヤ２８は、電圧制御水晶発振回路（ＶＣＸＯ）５と、クロックディバイダ６と、ループフィルタ７と、フェーズディテクタ(位相比較器) ８と、光ディスクドライブ９と、ディジタルオーディオインタフェーストランスミッタ（以下、ＤＩＴという）１０と、ＩＥＥＥ１３９４チップセット１１と、第１切り替え部１２と、バッファメモリ１３と、分圧器７０とを備える。

電圧制御水晶発振回路５は、複数の周波数について基準となるクロックを生成する基準クロック生成手段であり、電圧により発振周波数が制御され、第１の直流電圧１、第２の直流電圧２、第３の直流電圧３及びループフィルタ７の出力４のいずれかが第１切り替え部１２により選択されて入力される。

クロックディバイダ６は、分周器であり、電圧制御水晶発振回路５から出力されたクロック信号を各回路に分配する。

ループフィルタ７は、電圧制御水晶発振回路５への制御電圧を出力する。

フェーズディテクタ８は、位相比較を行い、位相エラー信号を出力する。

光ディスクドライブ９は、光ディスク１００からオーディオデータを読み取る。

ＤＩＴ１０は、光ディスクドライブ９で読み取られた、光ディスク１００のオーディオデータに、同期パターンや各種ステータスビットを付加する。

ＩＥＥＥ１３９４チップセット１１は、ＩＥＥＥ１３９４で規格化されたチップ回路である。ＩＥＥＥ１３９４チップセット１１は、第１切り替え部１２に対して、制御信号４０を介して電圧制御水晶発振回路５で生成すべき周波数を制御する制御手段と、他の通信装置から受信したデータからクロック成分を抽出し、他の通信装置のクロックに同期させたクロックを生成する同期クロック生成手段とを備える。

第１切り替え部１２は、ＩＥＥＥ１３９４チップセット１１から制御信号４０を介して制御され、第１の直流電圧１、第２の直流電圧２、第３の直流電圧３及びループフィルタ７の出力４のいずれかが選択されるように切り替わる。
バッファメモリ１３は、オーディオデータもしくは送信データを記憶する。

分圧器７０は、異なる電圧値の電圧を出力する出力回路であり、第１の直流電圧１、第２の直流電圧２、第３の直流電圧３の出力端子を備える。

電圧制御水晶発振回路５の制御電圧に入力される第１の直流電圧１、第２の直流電圧２および第３の直流電圧３は、十分に安定したものであることが好ましい。しかし、一般的に電圧制御水晶発振回路の周波数可変範囲は±１００ｐｐｍ程度であり、制御電圧が少々変化しても発振周波数の変動は少ないので、分圧器７０は、抵抗器分圧等の簡単な基準電圧生成回路で構成できる。具体的には、第１の直流電圧１を電圧制御水晶発振回路の最高発振可能周波数になる電圧、第３の直流電圧を電圧制御水晶発振回路の最低発振可能周波数になる電圧、第２の直流電圧２をその中点となるように設計する。

また、オーディオアンプ２９は、電圧制御水晶発振回路（ＶＣＸＯ）１８と、クロックディバイダ１９と、ループフィルタ２０と、フェーズディテクタ（位相比較器）２１と、ディジタルオーディオインタフェースレシーバ（以下、ＤＩＲという）２２と、ＩＥＥＥ１３９４チップセット２３と、第１切り替え部２４と、バッファメモリ２５と、ディジタルアナログコンバータ（ＤＡＣ）２７と、ディジタルシグナルプロセッサ（ＤＳＰ）２８と、分圧器７１とを備える。

電圧制御水晶発振回路１８は、複数の周波数について基準となるクロックを生成する基準クロック生成手段であり、電圧により発振周波数が制御され、第１の直流電圧１４、第２の直流電圧１５、第３の直流電圧１６及びループフィルタ１０の出力１７のいずれかが選択されて入力される。

クロックディバイダ１９は、分周器であり、電圧制御水晶発振回路１８から出力されたクロック信号を各回路に分配する。

ループフィルタ２０は、電圧制御水晶発振回路１８への制御電圧を出力する。

フェーズディテクタ２１は、位相検出を行う。

ＤＩＲ２２は、受信したデータから、同期パターンや各種ステータスビットを削除する。

ＩＥＥＥ１３９４チップセット２３は、ＩＥＥＥ１３９４で規格化されたチップ回路である。ＩＥＥＥ１３９４チップセット２３は、第１切り替え部２４に対して、制御信号４１を介して電圧制御水晶発振回路１８で生成すべき周波数を制御する制御手段と、他の通信装置から受信したデータからクロック成分を抽出し、他の通信装置のクロックに同期させたクロックを生成する同期クロック生成手段とを備える。

第１切り替え部２４は、ＩＥＥＥ１３９４チップセット２３から制御信号４１を介して制御され、第１の直流電圧１４、第２の直流電圧１５、第３の直流電圧１６及びループフィルタ２０の出力１７のいずれかが選択されるように切り替わる。

バッファメモリ２５は、受信したデータもしくはオーディオデータを記憶する。

ディジタルアナログコンバータ２７は、ディジタルデータをアナログ信号に変換する。

ディジタルシグナルプロセッサ２６は、ディジタル信号を処理するプロセッサである。

分圧器７１は、異なる電圧値の電圧を出力する出力回路であり、第１の直流電圧１４、第２の直流電圧１５および第３の直流電圧１６の出力端子を備える分圧器である。

また、クロック回路５０は、電圧制御水晶発振回路５と、クロックディバイダ６と、ループフィルタ７と、フェーズディテクタ８と、第１切り替え部１２と、分圧器７０とを備える。クロック回路５１も同様な構成をとり、クロック回路５０および５１は、共通のクロック回路である。また、クロック回路５０および５１には、ＩＥＥＥ１３９４チップセットを有するようにしてもよい。

ループフィルタ７の出力４は、光ディスクプレーヤ２８では選択されることはないがオーディオアンプ２９のクロック回路と共通化するのために存在している。また、オーディオアンプ２９の第１基準電圧１４と第３の基準電圧１６は、電圧制御水晶発振回路の制御電圧入力に用いられることはないが、光ディスクプレーヤ２８のクロック回路との共通設計のために設けられている。

つぎに、本実施例におけるクロック同期とオーディオデータの送受信処理とについて説明する。

光ディスクプレーヤ２８では、通常、分圧器７０の第２の直流電圧２が第１切り替え部１２により選択されている。

光ディスクプレーヤ２８のＩＥＥＥ１３９４チップセット１１は、オーディオアンプ２９からＦＡＳＴのコマンドを受信した場合、第１の直流電圧１を選択するように、第１切り替え部１２を制御信号４０を介して制御すると、電圧制御水晶発振回路５の制御電圧に第１の直流電圧１が入力される。逆に、ＩＥＥＥ１３９４チップセット１１は、ＳＬＯＷのコマンドを受信した場合には、第３の直流電圧３を選択するように、第１切り替え部１２を制御信号４０を介して制御する。

電圧制御水晶発振回路５は、第１切り替え部１２により選択された電圧を入力し、対応する周波数のクロック信号を出力する。出力されたクロック信号は、クロックディバイダ６にて適宜分周され、光ディスクドライブ９のスピンドル制御や、ＤＩＴ１０の動作クロックに利用される。

光ディスクドライブ９により読み出されたオーディオデータは、ＤＩＴ１０により、同期パターンや各種ステータスビットを付加され、ＩＥＥＥ１３９４チップセット１１に入力され、所定のデータ単位でＩＥＥＥ１３９４規格に定められたデータパケットにまとめられた後、ＩＥＥＥ１３９４バス上に送出される。

ＩＥＥＥ１３９４バス上には、光ディスクプレーヤ２８からオーディオアンプ２９に伝送されるディジタルオーディオデータを含む同期ストリームと、各装置間を制御可能なコマンド類を含む非同期ストリームとがバス信号として混在している。

オーディオアンプ２９のＩＥＥＥ１３９４チップセット２３では、ＩＥＥＥ１３９４バスから受信したバス信号から、オーディオアンプ２９に向けて送信されたディジタルオーディオデータを含むストリームパケットを選別し、各パケットに付加されている時刻情報からオーディオクロックを再生する。それと共に、ＩＥＥＥ１３９４チップセット２３では、再生されたクロックにしたがって、時間軸を調整しながらディジタルオーディオデータをＤＩＲ２２に出力する。ここで、再生されたオーディオクロックには、ＬＲクロック（サンプリング周波数）やビットクロック（通常、サンプリング周波数の３２倍の周波数）等が含まれ、後段のディジタルシグナルプロセッサ（ＤＳＰ）２６やディジタルアナログコンバータ（ＤＡＣ）２７にも出力される。

この場合、フェーズディテクタ２１は、ＩＥＥＥ１３９４チップセット２３から出力されるクロック信号と、電圧制御水晶発振回路（ＶＣＸＯ）１８の出力をそれぞれ概ね同一周波数となるよう分周された信号とを入力し、位相エラー信号を出力する。ループフィルタ２０では、フェーズディテクタ２１から出力された位相エラー信号を積分後、電圧制御水晶発振回路１８の制御電圧を出力する。第１切り替え部２４は、ＩＥＥＥ１３９４チップセット２３から制御信号４１を介して制御され、出力１７が選択され、電圧制御水晶発信器１８には、ループフィルタ２０の出力が制御電圧として入力される。

ＩＥＥＥ１３９４チップセット２３は、受信データから、ディジタルオーディオ信号の送出元である光ディスクプレーヤ２８がオーディオアンプ２９からの送出レート制御信号を受付可能な状態になったことを検出すると、オーディオアンプ２９の電圧制御水晶発振回路１８の制御電圧を第２の基準電圧１５に切り替えるように、制御信号４１を介して第１切り替え部２４に指示する。以後、ＩＥＥＥ１３９４チップセット２３は、光ディスクプレーヤ２８の状態が変化するまで、電圧制御水晶発振回路１８の制御電圧を固定する。

オーディオアンプ２９の電圧制御水晶発振回路１８の制御電圧が第２の基準電圧１５に固定されると、電圧制御水晶発振回路１８は、電圧制御固定発振回路として動作する。この状態では、光ディスクプレーヤ２８側との同期は取れておらず、ＩＥＥＥ１３９４チップセット２３に接続されているバッファメモリ２５内のディジタルオーディオデータは、アンダーフローやオーバフローを起こしてしまう。これを防ぐために、オーディオアンプ２９のＩＥＥＥ１３９４チップセット２３は、バッファメモリ２５内のオーディオデータが、あらかじめ定めた下限データ量より少なくなると、光ディスクプレーヤ２８にデータ送出スピードの上昇を依頼するために、「ＦＡＳＴ」という制御コマンドを光ディスクプレーヤ２８に対して送信する。逆に、バッファメモリ２５内のディジタルオーディオデータが、あらかじめ定めた上限データ量より多くなると、光ディスクプレーヤ２８にデータ送出スピードの低下を依頼するために「ＳＬ０Ｗ」という制御コマンドを光ディスクプレーヤ２８に対して送信する。

具体的には、オーディオプレーヤ２９のＩＥＥＥ１３９４チップセット２３は、バッファメモリ２５に蓄積されるデータ蓄積量を監視し、バッファメモリ２５のデータ蓄積量が予め定めた下限閾値より少なくなった場合に、光ディスクプレーヤ２８のＩＥＥＥ１３９４チップセット１１に「ＦＡＳＴ」の制御コマンドを送信し、バッファメモリ２５のデータ蓄積量が予め定めた上限閾値より多くなった場合に光ディスクプレーヤ２８のＩＥＥＥ１３９４チップセット１１に「ＳＬＯＷ」の制御コマンドを送信する。そして、オーディオプレーヤ２９のＩＥＥＥ１３９４チップセット２３は、蓄積されるデータ量の平均値が、バッファメモリ２５の蓄積可能なデータ量（トータルデータ量）の１／２のデータ量となるように制御する。予め定めた下限閾値は、例えば、バッファメモリ２５のトータルデータ量の約２０％のデータ量であり、予め定めた上限閾値は、例えばバッファメモリ２５のトータルデ一タ量の約８０％のデータ量である。

このようにして、ディジタルオーディオデータの受信装置であるオーディオアンプ２９のクロックを安定度の高い水晶発振回路の出力クロックを用いることができ、ＰＬＬ回路で調整することなく、各部の動作クロックとして用いることができる。

図１のブロック図に示すように、光ディスクプレーヤ２８とオーディオアンプ２９とのクロックの送受信に係るクロック回路５０および５１は、回路設計時においては、同様のパターンで配線された回路基板を用いることができる。このクロック回路を装置に実装する場合にはそれぞれの装置において不要となる素子を除去し、必要な素子をクロック回路に配置すればよい。

例えば、光ディスクプレーヤ２８においては、図１に示すループフィルタ７およびフェーズディテクタ８が不要であるため、これらの素子を回路に配置せず、装置に実装する回路としては、図４のブロック図に示すクロック回路５６の回路構成となる。また、オーディオアンプ２９においては、図１に示す第１の直流電圧１４および第２の直流電圧１６が不要であるため、装置に実装する回路としては、図４のブロック図に示す分圧器７２およびクロック回路５７の回路構成となる。

本実施例によれば、光ディスクプレーヤ２８とオーディオアンプ２９とのクロックの送受信を行う回路設計の共通化を図ることができ、装置に実装する際に不要な素子を除いて回路を作製して装置に実装することができるため、設計時間の短縮、回路基板や素子の共通化が可能となり、設計製造時間の短縮及び製造コストの低減を図ることができる。また、ＬＣ発振回路を備える電圧制御発振回路は、安定性が悪く、周囲の温度、ノイズ、電源電圧変動等の影響を受けやすいが、本実施例によれば、ＬＣ発信器を用いずに電圧制御水晶発信器を用いるため、クロックの精度をより向上させることができる。

つぎに、第２の実施例を説明する。図２に、第２の実施例におけるクロック同期通信システムのブロック構成図を示す。

ディジタルオーディオのサンプリング周波数としては、４４．１ｋＨｚの倍数と４８ｋ Ｈｚの倍数の双方が一般的に用いられ、これらの周波数の相関は低いため、これらの周波数の公倍数である水晶発振回路を用いることは困難である。したがって、４４．１ｋＨｚの倍数と４８ｋＨｚの倍数の双方のサンプリング周波数をサポー卜する場合には、４４．１ｋＨｚの倍数と４８ｋＨｚの倍数、２種類の電圧制御水晶発振回路を備えることにより、対応することとなる。

第２の実施例では、図２に示すように、（４４．１ｋＨｚ×ｎ）の電圧制御水晶発振回路１０５・１１８と、（４８ｋＨｚ×ｎ）の電圧制御水晶発振回路２０５・２１８と、第２の切り替え部１１２・１２４と、制御信号１５０・１５１とを備える。他の構成は、第１の実施例と同様である。

具体的には、光ディスクプレーヤ２８のＩＥＥＥ１３９４チップセット１１は、光ディスクドラィブ９が光ディスクから再生した情報から、オーディオデータのサンプリング周波数を検出し、そのサンプリング周波数に相応する電圧制御水晶発振回路に第２の切り替え部１１２を切り替える。例えば、ＣＤが再生された場合は、（４４．１ｋＨｚ×ｎ）のの電圧制御水晶発振回路１０５に切り替え、ＤＶＤが再生された場合は（４８ｋＨｚ×ｎ）の電圧制御水晶発振回路２０５に切り替える。そして、光ディスクプレーヤ２８のＩＥＥＥ１３９４チップセット１１は、オーディオデ一タのサンプリング周波数に関する情報をオーディオアンプ２９に送信する。

オーディオアンプ２９のＩＥＥＥ１３９４チップセット２３は、光ディスクプレーヤ２８から伝送されてきたパケットのへッダ情報から、伝送されてきたオーディオデータのサンプリング周波数の情報を取得し、取得した情報に基づいて第２の切り替え部１２４を制御し、（４４．１ｋＨｚ×ｎ）の電圧制御水晶発振回路１１８または（４８ｋＨｚ×ｎ）の電圧制御水晶発振回路２１８の切り替えを行う。オーディオアンプ２９の第１の切り替え部２４は、第２の直流電圧１５に固定される。オ一ディオアンプ２９のＩＥＥＥ１３９４チップセット２３は、光ディスクプレーヤ２８から伝送されてきたオ一ディオデータのサンプリング周波数が４４．１ｋＨｚの倍数の周波数の場合には、第２の切り替え部１２４を電圧制御水晶発振回路１１８に切り替え、光ディスクプレーヤ２８から伝送されてきたオーディオデータのサンプリング周波数が４８ｋＨｚの倍数の周波数の場合には、第２の切り替え部１２４を電圧制御水晶発振回路２１８に切り替える。

このことにより、光ディスクプレーヤ２８とオーディオアンプ２９とは、光ディスクプレーヤ２８が再生したオーディオデータのサンプリンダ周波数に対応した周波数のクロックにより同期をとることができる。オーディオアンプ２９と光ディスクプレーヤ２８との間の制御コマンドの送信に基づく動作は、前述した第１の実施例と同様である。

また、第２の実施例においても、第１の実施例と同様に、光ディスクプレ一ヤ２８とオーディオアンプ２９とのクロック回路は、回路設計時において同様のパターンで配線され回路基板を用いることができ、この回路を装置に実装する場合には、それぞれの装置において不要となる素子を除去し、必要な素子をクロック回路に配置する。

例えば、光ディスクプレーヤ２８においては、図２に示すループフィルタ７およびフェーズディテクタ８が不要であるため、これらの素子を回路に配置せず、装置に実装する回路としては、図５のブロック図に示すクロック回路５８の回路構成となる。また、オーディオアンプ２９においては、図２に示す第１の直流電圧１４および第２の直流電圧１６が不要であるため、装置に実装する回路としては図５のブロック図に示す分圧器７２およびクロック回路５９の回路構成となる。

第２の実施例によれば、光ディスクプレーヤ２８とオーディオアンプ２９とのクロックの送受信を行う回路設計の共通化を図ることができ、装置に実装する際に不要な素子を除いて回路を作製して装置に実装することができるため、設計時間の短縮、回路基板や素子の共通化が可能となり、設計製造時間の短縮及び製造コストの低減を図ることができる。

つぎに、第３の実施例を説明する。図３に、第３の実施例におけるクロック同期通信システムのブロック構成図を示す。

電圧制御水晶発振回路７の発振周波数可変範囲は、数１０〜数１００ｐｐｍであることが多く、光ディスクプレーヤ２８とオーディオアンプ２９との動作クロックの精度に差が生じる場合、ＶＣＸＯでは、双方の同期を取れなくなってしまう場合がある。このようなクロック精度の差をサポートするために、第３の実施例では、イングクタと可変容量ダイオードを用いたＬＣ発振型電圧制御発信器３１８と切り替え判定のための判定回路３０とをさらに設ける。この場合、クロック精度の差が少ない場合には、電圧制御水晶発信器ＶＣＸＯを用い、電圧制御水晶発信器で同期がとれない場合に、ＬＣ発振型電圧制発振回路に切り替えるようにする。この切り替えは、電圧制御水晶発信器の制御電圧を監視し、あらかじめ定めた電圧の範囲を超えた場合に、ＬＣ発振型電圧制発振回路に切り替えるようにする。

具体的には、オーディオアンプ２９のｌＥＥＥ１３９４チップセット２３は、光ディスクプレーヤ２８から伝送されてきたパケットのヘッダ情報に基づいて、オーディオデータのサンプリンタ周波数（４４．１ｋＨｚ又は４８ｋＨｚ）を判別し、それに基づいて（４４．１ｋＨｚ×ｎ）の電圧制御水晶発信器ＶＣＸＯ１１８、または、（４８ｋＨｚ×ｎ）の電圧制御水晶発信器ＶＣＸＯ２１８に切り替える。

オーディオアンプ２９の判定回路３０は、電圧制御水晶発信器１１８または電圧制御水晶発信器２１８の制御電圧を監視し、それらの制御電圧が予め定めた電庄を超えた場合、ＩＥＥＥ１３９４チップセット２３に電圧制御水晶発信器の制御電庄を超えたことを示す通知を行う。ＩＥＥＥ１３９４チップセット２３は、判定回路３０からの通知に基づいて、制御信号１４１を介して第１の切り替え部２４をループフィルタ２０の出力側に切り替え、制御信号１５１を介して第２の切り替え部１２４をＬＣ発振型電圧制御回路ＶＣＯ３１８に切り替えるさせる。判定回路３０で判定するあらかじめ定めた電圧値としては、電圧制御水晶発信器１１８・２１８において、中心周波数より±１００ｐｐｍの周波数に変化させるときの制御電圧としておくことができる。

ＬＣ発振型電圧制発振回路ＶＣＯ３１８は、フェーズディテクタ２１及びループフィルタ２０を介して入力する制御電圧に基づいて作動し、ＬＣ発振型電圧制発振回路ＶＣＯ３１８が発振した信号が第２の切り替え部１２４を介してクロックディバイダ１９に入力される。

このことにより、光ディスクプレーヤ２８とオーディオアンプ２９との動作クロック精度の差が大きい場合においても、装置間のクロックの同期をとることができる。

また、第３の実施例においても、第１の実施例及び第２の実施例と同様に、光ディスクプレーヤ２８とオーディオアンプ２９とのクロックの送受信に係るクロック回路６０および６１は、回路設計時において同様のパターンで配線され回路基板を用いることができる。このクロック回路を装置に実装する場合には、それぞれの装置において不要となる素子を除去し、必要な素子をクロック回路に配置すればよい。

例えば、光ディスクプレーヤ２８においては、図３に示すループフィルタ７およびフェーズディテクタ８が不要であるため、これらの素子を回路に配置せず、装置に実装する回路としては図６のブロック図に示すクロック回路６０の回路構成となる。また、オーディオアンプ２９においては、図３に示す第１の直流電圧１４および第２の直流電圧１６が不要であるため、装置に実装する回路としては図６のブロック図に示す分圧器７２およびクロック回路６１の回路構成となる。

本実施例によれば、光ディスクプレーヤ２８とオーディオアンプ２９とのクロックの送受信を行う回路設計の共通化を図ることができ、装置に実装する際に不要な素子を除いて回路を作製して装置に実装することができるため、設計時間の短縮、回路基板や素子の共通化が可能となり、設計製造時間の短縮及び製造コストの低減を図ることができる。また、本実施例によれば、オーディオアンプ２９において電圧制御水晶発振回路とＬＣ発振型電圧制発振回路を切り替えて使用することができるので、光ディスクプレーヤ２８とオーディオアンプ２９との動作クロック精度の差にも対応できる。

本発明の第１の実施例におけるクロック同期通信システムの構成図である。 本発明の第１の実施例におけるクロック同期通信システムの他の構成図である。 本発明の第２の実施例におけるクロック同期通信システムの構成図である。 本発明の第２の実施例におけるクロック同期通信システムの他の構成図である。 本発明の第３の実施例におけるクロック同期通信システムの構成図である。 本発明の第３の実施例におけるクロック同期通信システムの他の構成図である。

符号の説明

５・１８…電圧制御水晶発振回路（ＶＣＸＯ）、６・１９…クロックディバイダ、７・２０…ループフィルタ、８・２１…フェーズディテクタ(位相比較器) 、９…光ディスクドライブ、１０…ディジタルオーディオインタフェーストランスミッタ（ＤＩＴ）、１１・２３…ＩＥＥＥ１３９４チップセット、１２・２４…第１切り替え部、１３・２５…バッファメモリ、７０・７１…分圧器、２８…光ディスクプレーヤ、２９…オーディオアンプ。

Claims (6)

1. クロックを生成するクロック回路を有する通信装置において、
   前記クロック回路は、複数の周波数について基準となるクロックを生成する基準クロック生成手段と、前記基準クロック生成手段に対して生成すべき周波数を制御する制御手段と、他の通信装置から受信したデータからクロック成分を抽出し、前記他の通信装置のクロックに同期させたクロックを生成する同期クロック生成手段とを備え、
   前記同期クロック生成手段は、前記基準クロック生成手段で生成されたクロックと、前記他の通信装置のクロックに同期させたクロックとの位相差情報を検出し、検出した位相差情報に従って当該他の通信装置のクロックに同期するよう前記同期させたクロックを追従させ、
   前記制御手段は、前記同期クロック生成手段において前記他の通信装置のクロックに同期させたクロックを生成する場合に、前記基準クロック生成手段に対して、前記同期クロック生成手段に従ってクロックを生成するように制御することを特徴とするクロック回路を有する通信装置。
2. 請求項１に記載のクロック回路を有する通信装置において、前記基準クロック生成手段は、１または２以上の電圧制御水晶発振回路を備えることを特徴とするクロック回路を有する通信装置。
3. 請求項２に記載のクロック回路を有する通信装置において、前記制御手段は、異なる電圧値の電圧を出力する出力回路を備え、当該出力回路の電圧を切り替えることにより前記周波数の制御を行うことを特徴とするクロック回路を有する通信装置。
4. 請求項２に記載のクロック回路を有する通信装置において、前記基準クロック生成手段は、１または２以上の電圧制御発振回路をさらに備えることを特徴とするクロック回路を有する通信装置。
5. 請求項１に記載のクロック回路を有する通信装置において、前記他の通信装置から受信したデータを記憶する記憶手段と、前記記憶手段に記憶するデータ量があらかじめ定めたデータ量になったこと検出する検出手段と、前記検出手段により前記検出が行われたときに、前記他の通信装置に対して前記クロックの周波数の変更を指示する指示手段とを有することを特徴とするクロック回路を有する通信装置。
6. 請求項５に記載のクロック回路を有する通信装置において、前記制御手段は、前記他の通信装置の前記指示手段から前記クロックの周波数の変更の指示を受けたときに、当該指示に従って前記基準クロック生成手段に対して生成すべき周波数を制御することを特徴とするクロック回路を有する通信装置。
   

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