JP2005225237A - プリンタヘッド駆動装置 - Google Patents

Abstract

【課題】データ転送をシリアルに行うことで使用する信号線を１本にし、また、ダミーデータを付加して転送する必要がなくデータ転送時間を短縮する。
【解決手段】最大４ビット階調のシリアル印字データを受信し、この印字データでヘッドの通電波形を選択して印字を行うものにおいて、例えば２ビット階調のシリアル印字データをパラレルデータに変換する最大４ビットのパラレル変換ができるシリアルパラレル変換回路３１と、この変換回路にて変換したパラレル印字データを２ビット毎に転送する４ビットパラレルシフトレジスタ３２と、このシフトレジスタが転送する２ビットのパラレル印字データの必要２ビット以外をマスクするマスク回路３５を設け、このマスク回路からの２ビット印字データによってヘッドの通電波形を選択して印字を行う。また、２値データとなる１ビットのシリアル印字データに対しても同様に対処できる。
【選択図】 図１

Description

本発明は、最大ｎビット階調のシリアル印字データを受信し、この受信した印字データによってヘッドの通電波形を選択して印字を行うプリンタヘッド駆動装置に関する。

例えば、特開平８−２１６４５７号公報のものは、図２３に示すように、ＣＰＵ１からの印字ヘッド２の各ノズルに対する印字データを階調シリアルデータ変換部３で階調情報を含んだシリアル印字データに変換し、階調パラレルデータ変換部４に供給される。階調パラレルデータ変換部４はシリアル印字データをノズルの階調数に対応した階調パラレルデータに変換し、デューティ制御部５を介してドライバ６に供給され、このドライバ６により印字ヘッド２が駆動されるようになっている。

また、特開平９−１１４５７号公報のものは、図２４に示すように、ドットの大きさに対応した複数の駆動電圧波形を発生する共通波形発生手段７及びプリントデータ、シフトクロック等を発生するシステム制御手段８を設け、このシステム制御手段８からプリントデータである２ビット階調データをシフト回路９に供給して記憶し、このシフト回路９に記憶した階調データを所定のタイミングでラッチ回路１０にラッチさせ、このラッチ出力をデコーダ１１で変換した後、信号処理手段１２を介してマルチプレクサ１３を駆動して共通波形発生手段７からの駆動電圧波形の１つを選択して圧電体を駆動するというものである。

また、特開平６−１５８４６号公報のものは、図２５に示すように、２ビットの並列データＳＩ１，ＳＩ２をシフトレジスタ１４，１５にそれぞれ供給し、このシフトレジスタから各ビット毎のデータをラッチ回路１６にラッチし、このラッチ出力をパラレル／シリアル変換回路１７に供給する。一方、印字指令パルス処理部１８のインターバルタイマ１９の出力をパラレル／シリアル変換回路１７に供給するとともにアンドゲート２０を介してフリップフロップ２１に供給し、このフリップフロップ２１の出力と電源電圧をモニタする出力保護回路２２の出力をアンドゲート２３に供給し、このアンドゲード２３の出力とパラレル／シリアル変換回路１７の出力とをアンドゲート２４に供給し、このアンドゲート２４の出力でトランジスタＴｒを駆動して発熱抵抗体Ｒへの通電を行うというものである。

特開平８−２１６４５７号公報のものは、例えば、２値のデータを扱う場合には、階調数と同じビットになるようにダミーデータを付加して転送する必要があり、データ転送に時間がかかるという問題がある。また、特開平９−１１４５７号公報のものは、例えば、２値のデータを扱う場合には、シフト回路のシフト数に合うようにやはりダミーデータを付加して転送する必要があり、データ転送に時間がかかるという問題がある。また、特開平６−１５８４６号公報のものは、パラレルに２段のシフトレジスタを備え、データ転送を２ビットの並列データとして行うため信号線が増加するという問題がある。

そこで本発明は、データ転送をシリアルに行うことができるので、データ転送に使用する信号線を１本にでき、また、２値のデータを扱う場合でもダミーデータを付加して転送する必要がなく低ビットな印字データほどデータ転送時間を短縮できて迅速な印字ができるプリンタヘッド駆動装置を提供する。

請求項１記載の発明は、１画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、受信した１ビットシリアル印字データをシフトするシリアル入力シフトレジスタ手段と、受信すべき階調のビット数ｍ（但し、１≦ｍ≦ｎ）に従ってシフトレジスタ手段のシフト経路を変更する手段とを設けたものである。

請求項２記載の発明は、請求項１記載のプリンタヘッド駆動装置において、シリアル入力シフトレジスタ手段は、１ビットシリアル印字データをシリアル入力し、最大ｎビットのパラレル出力に変換する第１のシフトレジスタと、この第１のシフトレジスタに接続したｎビットパラレル入力の第２のシフトレジスタとからなり、シフト経路を変更する手段は、第２のシフトレジスタのシフトタイミングを変更することでシフト経路を変更することにある。

請求項３記載の発明は、１画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、ｍビット（但し、１≦ｍ≦ｎ）階調の１ビットシリアル印字データをｍビット毎にパラレルデータに変換する最大ｎビットのパラレル変換ができるシリアルパラレル変換手段と、このシリアルパラレル変換手段にて変換したｍビットのパラレル印字データをｍビット毎に転送するｎビットパラレルシフトレジスタと、このｎビットパラレルシフトレジスタが転送するｍビットのパラレル印字データの必要ビット以外をマスクするマスク手段とからなり、マスク手段からのｍビットパラレル印字データによってヘッドの通電波形を選択して印字を行うものである。
請求項４記載の発明は、請求項３記載のプリンタヘッド駆動装置において、マスク手段は、必要なｍビット以外をマスクすることにある。

請求項５記載の発明は、１画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、ｍビット（但し、１≦ｍ≦ｎ）階調の１ビットシリアル印字データをｍビット毎にパラレルデータに変換するシリアルパラレル変換手段と、ｍビットパラレル印字データの必要なｍビット以外をマスクするためのマスクデータを取込み、シリアルパラレル変換手段にて変換したｍビットのパラレル印字データをこのマスクデータに基づいてマスクするとともにマスクしたパラレル印字データを後段へ転送するためのタイミング信号を出力するマスク手段と、このマスク手段からのタイミング信号に応動してマスク手段から転送されるマスクしたパラレル印字データを取込み、ｍビット毎に転送するｎビットパラレルシフトレジスタとからなり、ｎビットパラレルシフトレジスタからのパラレル印字データによってヘッドの通電波形を選択して印字を行うものである。
請求項６記載の発明は、請求項５記載のプリンタヘッド駆動装置において、マスク手段が取込むマスクデータをシリアル印字データの入力端子から入力したことにある。

請求項７記載の発明は、請求項３乃至６のいずれか１記載のプリンタヘッド駆動装置において、ｎビットパラレルシフトレジスタの最終段から転送されるｍビットのパラレル印字データをシリアルデータに変換して出力するシリアルデータ出力回路を設けたものである。

請求項８記載の発明は、１画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、ｍビット（但し、１≦ｍ≦ｎ）階調の１ビットシリアル印字データをｍビット毎にパラレルデータに変換する最大ｎビットのパラレル変換ができるシリアルパラレル変換手段と、このシリアルパラレル変換手段にて変換したｍビットのパラレル印字データをｍビット毎に転送するｎビットパラレルシフトレジスタとからなり、ｎビットパラレルシフトレジスタが転送するｍビットのパラレル印字データの有効なｍビット以外のビットによる通電波形の選択が無効となるように通電波形を設定し、ｎビットパラレルシフトレジスタからのｍビットパラレル印字データによってヘッドの通電波形を選択して印字を行うものである。

このように本発明によれば、データ転送をシリアルに行うことができるので、データ転送に使用する信号線を１本にでき、また、２値のデータを扱う場合でもダミーデータを付加して転送する必要がなく低ビットな印字データほどデータ転送時間を短縮できて迅速な印字ができる。

本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
この実施の形態は、図１に示すように、ｍビット（但し、１≦ｍ≦４）階調のシリアル印字データＳＩをｍビット毎にパラレルデータに変換する最大ｎ＝４ビットのパラレル変換ができるシリアルパラレル変換回路３１、このシリアルパラレル変換回路３１からのｍビットのパラレル印字データをｍビット毎に転送する４ビットパラレルシフトレジスタ３２をｋ段設けたパラレルシフトレジスタ装置３３、このパラレルレジスタ装置３３の最終段の４ビットパラレルシフトレジスタ３２から転送されるｍビットのパラレル印字データをシリアルデータに変換してシリアル印字データＳＯとして出力するシリアルデータ出力回路３４を設けている。

すなわち、前記シリアルパラレル変換回路３１のデータ出力端子Ｏ1 〜Ｏ4 を初段の４ビットパラレルシフトレジスタ３２のデータ入力端子Ｄ1 〜Ｄ4 に接続し、初段〜ｋ−１段目の４ビットパラレルシフトレジスタ３２のデータ出力端子Ｏ1 〜Ｏ4 をそれぞれ２段〜ｋ段目の４ビットパラレルシフトレジスタ３２のデータ入力端子Ｄ1 〜Ｄ4 に接続し、最終段であるｋ段目の４ビットパラレルシフトレジスタ３２のデータ出力端子Ｏ1 〜Ｏ4 を前記シリアルデータ出力回路３４のデータ入力端子Ｄ1 〜Ｄ4 に接続している。そして、前記シリアルパラレル変換回路３１、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４にそれぞれリセット信号ＲＳＴ、シフトクロックＳＦＣＫを供給している。

前記各４ビットパラレルシフトレジスタ３２のデータ出力端子Ｏ1 〜Ｏ4 をそれぞれマスク回路３５の入力端子に接続している。前記マスク回路３５は、各４ビットパラレルシフトレジスタ３２から転送されるｋ段のパラレルデータを取込み、有効ビットセレクト信号ＳＬＴ１，ＳＬＴ２により各段において必要とするｍビット以外をマスクするもので、このマスク回路３５からのｋ段のパラレルデータをラッチ回路３６に供給している。有効ビットセレクト信号ＳＬＴ１，ＳＬＴ２は、また、前記シリアルデータ出力回路３４にも供給している。

前記シリアルデータ出力回路３４はこのプリンタヘッド駆動装置を多数カスケード接続する場合に次段のプリンタヘッド駆動装置に対してシリアル印字データを供給するものである。通常は、１ライン単位で印字を行うラインプリンタでは複数のプリンタヘッド駆動装置がカスケード接続されることになる。

前記ラッチ回路３６は、ラッチ信号ＬＴＮが入力するタイミングで前記マスク回路３５からのｋ段のパラレルデータをそれぞれラッチするようになっている。前記ラッチ回路３６がラッチしたｋ段のパラレルデータを通電波形セレクト回路３７に供給している。前記通電波形セレクト回路３７は、ラッチ回路３６からのｋ段のパラレルデータに基づいてそれぞれ各段について通電信号発生回路（図示せず）からの通電信号ＴＰ1 〜ＴＰ15及びＧＮＤ（接地レベル）から１つを選択して各段のヘッドドライバ３８に供給している。前記各ヘッドドライバ３８はそれぞれヘッド駆動信号ＯＵＴ1 〜ＯＵＴk を出力するようになっている。

このような構成においては、例えば、１画素が４ビットの場合には４ビットのシリアル印字データＳＩが入力されることになり、各部の動作タイミングは図２に示すようになる。すなわち、リセット信号ＲＳＴがローレベルからハイレベルに立ち上がると、シリアルパラレル変換回路３１、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４がそれぞれ初期化され、この状態でシリアル印字データＳＩ及びシフトクロックＳＦＣＫがシリアルパラレル変換回路３１に入力し、シリアルパラレル変換回路３１は４ビットのシリアル印字データが入力する毎に４ビットのパラレル印字データに変換する。また、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４に対してシフトクロックＳＦＣＫがそれぞれ入力するとともにシリアル印字データの４ビット目に同期してイネーブル信号ＥＮＢが入力する。

こうして各４ビットパラレルシフトレジスタ３２はイネーブル信号ＥＮＢが入力するタイミングで４ビットパラレル印字データを後段の４ビットパラレルシフトレジスタ３２に転送しデータのシフトを行う。そして、ｋ段の４ビットパラレルシフトレジスタ３２に対する４ビットパラレル印字データのシフトが終了すると最終段の４ビットパラレルシフトレジスタ３２からのパラレルデータがシリアルデータ出力回路３４によりシリアル印字データに変換されて次段のプリンタヘッド駆動装置に供給される。

こうして、カスケード接続した全てのプリンタヘッド駆動装置の各４ビットパラレルシフトレジスタ３２に対するデータのシフトが終了して１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データが各画素毎にマスク回路３５により所定のマスクが行われてラッチ回路３６にラッチされる。なお、今は１画素４ビットの最大階調の印字データを扱っているのでマスク回路３５によるマスクは行われない。

ラッチ回路３６にラッチされた１ライン分の印字データは各画素４ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に４ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ15及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。このときの４ビットデータと通電信号との対応関係は表１に示すようになっている。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図２に示すように、ｎ番目の画素に対するラッチ出力が「ＦＨ」、ｎ−１番目の画素に対するラッチ出力が「ＥＨ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ15を選択し、ｎ−１番目の画素に対しては通電信号ＴＰ14を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

また、１画素が２ビットの場合には２ビットのシリアル印字データＳＩが入力されることになり、各部の動作タイミングは図３に示すようになる。すなわち、リセット信号ＲＳＴがローレベルからハイレベルに立ち上がると、シリアルパラレル変換回路３１、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４がそれぞれ初期化され、この状態でシリアル印字データＳＩ及びシフトクロックＳＦＣＫがシリアルパラレル変換回路３１に入力し、シリアルパラレル変換回路３１は２ビットのシリアル印字データが入力する毎に２ビットのパラレル印字データに変換する。また、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４に対してシフトクロックＳＦＣＫがそれぞれ入力するとともにシリアル印字データの２ビット目に同期してイネーブル信号ＥＮＢが入力する。

こうして各４ビットパラレルシフトレジスタ３２はイネーブル信号ＥＮＢが入力するタイミングで２ビットパラレル印字データを後段の４ビットパラレルシフトレジスタ３２に転送しデータのシフトを行う。そして、ｋ段の４ビットパラレルシフトレジスタ３２に対する２ビットパラレル印字データのシフトが終了すると最終段の４ビットパラレルシフトレジスタ３２からのパラレルデータがシリアルデータ出力回路３４によりシリアル印字データに変換されて次段のプリンタヘッド駆動装置に供給される。

こうして、１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データが各画素毎にマスク回路３５により所定のマスクが行われてラッチ回路３６にラッチされる。すなわち、マスク回路３５は４ビットラインのうちの上位２ビットをマスクして強制的にデータを「００」にし、下位２ビットのみを有効ビットとしてラッチ回路３６に出力する。

ラッチ回路３６にラッチされた１ライン分の印字データは各画素２ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に２ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ3 及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。

すなわち、１画素が２ビットの時には選択できる通電信号（ＧＮＤを含めて）は４種類となるので、このときには通電信号ＴＰ4 〜ＴＰ15を発生せずに通電信号ＴＰ1 〜ＴＰ3 及びＧＮＤの４種類のみに設定されている。そして、このときの通電信号ＴＰ1 〜ＴＰ3 は４ビットのときの通電信号ＴＰ1 〜ＴＰ3 とは異なり、例えば通電信号ＴＰ3 が４ビットのときの通電信号ＴＰ15に対応し、通電信号ＴＰ2 が４ビットのときの通電信号ＴＰ8 に対応し、通電信号ＴＰ1 が４ビットのときの通電信号ＴＰ1 に対応するというような設定になる。
こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図３に示すように、ｎ番目の画素に対するラッチ出力が「３Ｈ」、ｎ−１番目の画素に対するラッチ出力が「２Ｈ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ3 を選択し、ｎ−１番目の画素に対しては通電信号ＴＰ2 を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

また、１画素が１ビットの場合には１ビットのシリアル印字データＳＩが入力されることになり、各部の動作タイミングは図４に示すようになる。すなわち、リセット信号ＲＳＴがローレベルからハイレベルに立ち上がると、シリアルパラレル変換回路３１、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４がそれぞれ初期化され、この状態でシリアル印字データＳＩ及びシフトクロックＳＦＣＫがシリアルパラレル変換回路３１に入力し、シリアルパラレル変換回路３１は１ビットのシリアル印字データをそのまま通過させることになる。また、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４に対してシフトクロックＳＦＣＫがそれぞれ入力するとともに常時ハイレベル状態となっているイネーブル信号ＥＮＢが入力する。

こうして各４ビットパラレルシフトレジスタ３２は１ビットの印字データを後段の４ビットパラレルシフトレジスタ３２にシフトクロックＳＦＣＫのタイミングで順次転送しデータのシフトを行う。そして、ｋ段の４ビットパラレルシフトレジスタ３２に対する印字データのシフトが終了すると最終段の４ビットパラレルシフトレジスタ３２からの印字データがシリアルデータ出力回路３４をそのまま通過して次段のプリンタヘッド駆動装置に供給される。

こうして、１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データが各画素毎にマスク回路３５により所定のマスクが行われてラッチ回路３６にラッチされる。すなわち、マスク回路３５は４ビットラインのうちの上位３ビットをマスクして強制的にデータを「０００」にし、下位１ビットのみを有効ビットとしてラッチ回路３６に出力する。

ラッチ回路３６にラッチされた１ライン分の印字データは各画素１ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に１ビットデータに基づいて通電信号ＴＰ1 及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。

すなわち、１画素が１ビットの時には選択できる通電信号（ＧＮＤを含めて）は２種類となるので、このときには通電信号ＴＰ2 〜ＴＰ15を発生せずに通電信号ＴＰ1 及びＧＮＤの２種類のみに設定されている。そして、このときの通電信号ＴＰ1 は４ビットのときの通電信号ＴＰ15に対応している。
こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力され、２値印字ができる。

例えば、図４に示すように、ｎ番目の画素に対するラッチ出力が「１Ｈ」、ｎ−１番目の画素に対するラッチ出力が「０Ｈ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ１を選択し、ｎ−１番目の画素に対してはＧＮＤを選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。このときのｎピン出力波形は最大の出力波形となり、ｎ−１ピン出力波形はゼロ出力の波形となる。

このようにプリンタヘッド駆動装置に対するデータの転送をシリアルに行えるので、データ転送に使用する信号線は１本で済む。また、最大４ビット階調のシリアル印字データを受信できる場合に、２ビット階調のシリアル印字データや２値の１ビットシリアル印字データを扱うように変更しても、その場合にダミーデータを付加して転送する必要は全くない。従って、低ビットな印字データほどデータの転送時間を短縮できて迅速な印字ができることになる。

（第２の実施の形態）
なお、前述した第１の実施の形態と同一の部分には同一の符号を付して異なる部分について述べる。この実施の形態は、図５に示すように、ｍビット（但し、１≦ｍ≦４）階調のシリアル印字データＳＩをセレクト回路３９に供給している。

前記セレクト回路３９は、リセット信号ＲＳＴがローレベルのときシリアル印字データＳＩに変わって入力されるマスクデータを出力端子Ｂからマスク回路４０及びシリアルデータ出力回路３４に供給し、前記マスク回路４０はこのマスクデータを設定して必要とするｍビット以外をマスクするようになっている。なお、前記シリアルデータ出力回路３４に供給されるマスクデータはカスケード接続された後段のプリンタヘッド駆動装置に出力され、後段のプリンタヘッド駆動装置においてもマスク回路に設定されるようになっている。

また、前記セレクト回路３９は、リセット信号ＲＳＴがハイレベルのとき入力されるシリアル印字データＳＩを出力端子Ａからシリアルパラレル変換回路３１に供給し、前記シリアルパラレル変換回路３１はこのシリアル印字データをパラレル印字データに変換した後、前記マスク回路４０の入力端子ＩＮ1 〜ＩＮ4 に供給するようになっている。前記マスク回路４０は入力端子ＩＮ1 〜ＩＮ4 から入力されるパラレル印字データに対して必要とするｍビット以外をマスクして出力端子ＯＵＴ1 〜ＯＵＴ4 から初段の４ビットパラレルシフトレジスタ３２に供給するようになっている
前記マスク回路４０は、図６に示すように、シリアルパラレル変換回路４１、ラッチ回路４２、イネーブル信号生成回路４３及びアンドゲード回路４４からなり、前記セレクト回路３９からのマスクデータをシリアルパラレル変換回路４１に入力してパラレルデータに変換した後、ラッチ回路４２でそのパラレルデータをラッチし、このラッチした出力をイネーブル信号生成回路４３及びアンドゲード回路４４に供給している。

前記イネーブル信号生成回路４３は、取込んだデータに基づいてイネーブル信号ＥＮＢの発生タイミングを決定し、発生するイネーブル信号ＥＮＢを各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４に供給するようになっている。前記アンドゲート回路４４は、入力端子ＩＮ1 〜ＩＮ4 から取込んだパラレル印字データを前記ラッチ回路４２にラッチしているマスクデータに基づいてマスクし、有効なビットのみを出力端子ＯＵＴ1 〜ＯＵＴ4 に出力するようになっている。

このような構成においては、例えば、１画素が４ビットの場合には、図７に示すように、リセット信号ＲＳＴをローレベル状態にし、この状態でシフトクロックＳＦＣＫに同期して４ビットのマスクデータをセレクト回路３９を介してマスク回路４０に供給する。こうしてマスク回路４０のラッチ回路４２にマスクデータが設定される。

続いて、リセット信号ＲＳＴをローレベルからハイレベルに立ち上げて各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４を初期化した後、シフトクロックＳＦＣＫに同期して４ビットのシリアル印字データＳＩを入力する。このシリアル印字データはセレクト回路３９を介してシリアルパラレル変換回路３１に入力し、シリアルパラレル変換回路３１は４ビットのシリアル印字データが入力する毎に４ビットのパラレル印字データに変換する。この４ビットパラレル印字データはマスク回路４０を介して初段の４ビットパラレルシフトレジスタ３２に供給される。ここでは１画素４ビットの最大階調の印字データを扱っているのでマスク回路４０はパラレル印字データのマスクは行わない。

こうして各４ビットパラレルシフトレジスタ３２はイネーブル信号ＥＮＢが入力するタイミングで４ビットパラレル印字データを後段の４ビットパラレルシフトレジスタ３２に転送しデータのシフトを行う。そして、ｋ段の４ビットパラレルシフトレジスタ３２に対する４ビットパラレル印字データのシフトが終了すると最終段の４ビットパラレルシフトレジスタ３２からのパラレルデータがシリアルデータ出力回路３４によりシリアル印字データに変換されて次段のプリンタヘッド駆動装置に供給される。

こうして、カスケード接続した全てのプリンタヘッド駆動装置の各４ビットパラレルシフトレジスタ３２に対するデータのシフトが終了して１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データがラッチ回路３６にラッチされる。ラッチ回路３６にラッチされた１ライン分の印字データは各画素４ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に４ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ15及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図７に示すように、ｎ番目の画素に対するラッチ出力が「ＦＨ」、ｎ−１番目の画素に対するラッチ出力が「ＥＨ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ15を選択し、ｎ−１番目の画素に対しては通電信号ＴＰ14を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

また、１画素が３ビットの場合には、図８に示すように、リセット信号ＲＳＴがローレベル状態のときに４ビットのマスクデータをセレクト回路３９を介してマスク回路４０に設定する。

続いて、リセット信号ＲＳＴをローレベルからハイレベルに立ち上げて各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４を初期化した後、シフトクロックＳＦＣＫに同期して３ビットのシリアル印字データＳＩを入力する。このシリアル印字データはセレクト回路３９を介してシリアルパラレル変換回路３１に入力し、シリアルパラレル変換回路３１は３ビットのシリアル印字データが入力する毎に３ビットのパラレル印字データに変換する。

この３ビットパラレル印字データはマスク回路４０を介して初段の４ビットパラレルシフトレジスタ３２に供給される。マスク回路４０は４ビットラインのうちの上位１ビットをマスクして強制的にデータを「０」にし、下位３ビットのみを有効ビットとして初段の４ビットパラレルシフトレジスタ３２に出力する。

こうして各４ビットパラレルシフトレジスタ３２はイネーブル信号ＥＮＢが入力するタイミングで３ビットパラレル印字データを後段の４ビットパラレルシフトレジスタ３２に転送しデータのシフトを行う。そして、ｋ段の４ビットパラレルシフトレジスタ３２に対する３ビットパラレル印字データのシフトが終了すると最終段の４ビットパラレルシフトレジスタ３２からのパラレルデータがシリアルデータ出力回路３４によりシリアル印字データに変換されて次段のプリンタヘッド駆動装置に供給される。

こうして、１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データがラッチ回路３６にラッチされる。ラッチ回路３６にラッチされた１ライン分の印字データは各画素３ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に３ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ7 及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。すなわち、１画素が３ビットの時には選択できる通電信号（ＧＮＤを含めて）は８種類となる。
こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図８に示すように、ｎ番目の画素に対するラッチ出力が「７Ｈ」、ｎ−１番目の画素に対するラッチ出力が「６Ｈ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ7 を選択し、ｎ−１番目の画素に対しては通電信号ＴＰ6 を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

また、１画素が２ビットの場合には、図９に示すように、リセット信号ＲＳＴがローレベル状態のときに４ビットのマスクデータをセレクト回路３９を介してマスク回路４０に設定する。これは１画素が４ビットのときと同様である。

続いて、リセット信号ＲＳＴをローレベルからハイレベルに立ち上げて各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４を初期化した後、シフトクロックＳＦＣＫに同期して２ビットのシリアル印字データＳＩを入力する。このシリアル印字データはセレクト回路３９を介してシリアルパラレル変換回路３１に入力し、シリアルパラレル変換回路３１は２ビットのシリアル印字データが入力する毎に２ビットのパラレル印字データに変換する。この２ビットパラレル印字データはマスク回路４０を介して初段の４ビットパラレルシフトレジスタ３２に供給される。マスク回路４０は４ビットラインのうちの上位２ビットをマスクして強制的にデータを「００」にし、下位２ビットのみを有効ビットとして出力する。

こうして各４ビットパラレルシフトレジスタ３２に対して２ビットパラレル印字データが順次シフトして格納される。こうして、１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データがラッチ回路３６にラッチされる。ラッチ回路３６にラッチされた１ライン分の印字データは各画素２ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に２ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ3 及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。１画素が２ビットの時には選択できる通電信号（ＧＮＤを含めて）は４種類となる。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図９に示すように、ｎ番目の画素に対するラッチ出力が「３Ｈ」、ｎ−１番目の画素に対するラッチ出力が「２Ｈ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ3 を選択し、ｎ−１番目の画素に対しては通電信号ＴＰ2 を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

また、１画素が１ビットの場合には、図１０に示すように、リセット信号ＲＳＴがローレベル状態のときに４ビットのマスクデータをセレクト回路３９を介してマスク回路４０に設定する。

続いて、リセット信号ＲＳＴをローレベルからハイレベルに立ち上げて各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４を初期化した後、シフトクロックＳＦＣＫに同期して１ビットのシリアル印字データＳＩを入力する。このシリアル印字データはセレクト回路３９を介してシリアルパラレル変換回路３１に入力し、シリアルパラレル変換回路３１は１ビットのシリアル印字データをそのまま出力する。この１ビットの印字データはマスク回路４０を介して初段の４ビットパラレルシフトレジスタ３２に供給される。マスク回路４０は４ビットラインのうちの上位３ビットをマスクして強制的にデータを「０００」にし、下位１ビットのみを有効ビットとして出力する。

こうして各４ビットパラレルシフトレジスタ３２に対して１ビットの印字データが順次シフトして格納される。こうして、１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データがラッチ回路３６にラッチされる。ラッチ回路３６にラッチされた１ライン分の印字データは各画素１ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に１ビットデータに基づいて通電信号ＴＰ1 及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図１０に示すように、ｎ番目の画素に対するラッチ出力が「１Ｈ」、ｎ−１番目の画素に対するラッチ出力が「０Ｈ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ1 を選択し、ｎ−１番目の画素に対してはＧＮＤを選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。このときのｎピン出力波形は最大の出力波形となり、ｎ−１ピン出力波形はゼロ出力の波形となる。

従って、この実施の形態においてもプリンタヘッド駆動装置に対するデータの転送をシリアルに行えるので、データ転送に使用する信号線は１本で済む。また、最大４ビット階調のシリアル印字データを受信できる場合に、２ビット階調のシリアル印字データや２値の１ビットシリアル印字データを扱うように変更しても、その場合にダミーデータを付加して転送する必要は全くない。従って、低ビットな印字データほどデータの転送時間を短縮できて迅速な印字ができることになる。

（第３の実施の形態）
なお、前述した第１の実施の形態と同一の部分には同一の符号を付して異なる部分について述べる。この実施の形態は、図１１に示すように、マスク回路を除いて基本的な回路構成は第１の実施の形態と同一である。異なる点は、マスク回路を省略した点と通電信号ＴＰ1 〜ＴＰ15及びＧＮＤの設定方法を変えた点にある。

すなわち、１画素が４ビットのときには通電信号ＴＰ1 〜ＴＰ15にはそれぞれ異なる通電波形が設定され、通電波形セレクト回路３７はラッチ回路３６からの１画素４ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ15及びＧＮＤから１つを選択する。
従って、このときの動作は第１の実施の形態における１画素４ビットのときと同様である。

また、１画素が２ビットのときには通電波形セレクト回路３７に入力する４ビットのデータが０Ｈ、４Ｈ、８Ｈ、ＣＨのときこの通電波形セレクト回路３７がＧＮＤの通電波形を選択するように通電信号ＴＰ4 、ＴＰ8 、ＴＰ12をそれぞれＧＮＤと同じ状態に設定する。また、４ビットのデータが１Ｈ、５Ｈ、９Ｈ、ＤＨのときこの通電波形セレクト回路３７がＴＰ1 の通電波形を選択するように通電信号ＴＰ5 、ＴＰ9 、ＴＰ13をそれぞれＴＰ1 と同じ状態に設定する。また、４ビットのデータが２Ｈ、６Ｈ、ＡＨ、ＥＨのときこの通電波形セレクト回路３７がＴＰ2 の通電波形を選択するように通電信号ＴＰ6 、ＴＰ10、ＴＰ14をそれぞれＴＰ2 と同じ状態に設定する。また、４ビットのデータが３Ｈ、７Ｈ、ＢＨ、ＦＨのときこの通電波形セレクト回路３７がＴＰ3 の通電波形を選択するように通電信号ＴＰ7 、ＴＰ11、ＴＰ15をそれぞれＴＰ3 と同じ状態に設定する。

このときの動作は、４ビットうちの上位２ビットを敢えてマスクしなくても、この２ビットがたとえどのような値であっても下位２ビットのデータのみによって通電波形の選択ができることになる。すなわち、４ビットデータのうち、下位２ビットのみが有効で上位２ビットは実質的に無効となる。
従って、この場合には、２ビットシリアル印字データを入力することで１画素２ビットの階調印字ができる。

また、１画素が１ビットのときには通電波形セレクト回路３７に入力する４ビットのデータが０Ｈ、２Ｈ、４Ｈ、６Ｈ、８Ｈ、ＡＨ、ＣＨ、ＥＨのときこの通電波形セレクト回路３７がＧＮＤの通電波形を選択するように通電信号ＴＰ2 、ＴＰ4 、ＴＰ4 、ＴＰ6 、ＴＰ8 、ＴＰ10、ＴＰ12、ＴＰ14をそれぞれＧＮＤと同じ状態に設定する。また、４ビットのデータが１Ｈ、３Ｈ、５Ｈ、７Ｈ、９Ｈ、ＢＨ、ＤＨ、ＦＨのときこの通電波形セレクト回路３７がＴＰ1 の通電波形を選択するように通電信号ＴＰ3 、ＴＰ5 、ＴＰ7 、ＴＰ9 、ＴＰ11、ＴＰ13、ＴＰ15をそれぞれＴＰ1 と同じ状態に設定する。

このときの動作は、４ビットうちの上位３ビットを敢えてマスクしなくても、この３ビットがたとえどのような値であっても下位１ビットのデータのみによって通電波形の選択ができることになる。すなわち、４ビットデータのうち、下位１ビットのみが有効で上位３ビットは実質的に無効となる。
従って、この場合には、１ビットシリアル印字データを入力することで２値印字ができる。

この１画素が１ビットのときの動作タイミングを示せば図１２に示すようになる。例えば、ｎ番目の画素に対するラッチ出力が「×××１」、ｎ−１番目の画素に対するラッチ出力が「×××０」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ１、ＴＰ3 、ＴＰ5 、ＴＰ7 、ＴＰ9 、ＴＰ11、ＴＰ13、ＴＰ15のいずれかを選択して通電信号ＴＰ1 に対応する通電波形を選択し、ｎ−１番目の画素に対しては通電信号ＧＮＤ、ＴＰ2 、ＴＰ4 、ＴＰ4 、ＴＰ6 、ＴＰ8 、ＴＰ10、ＴＰ12、ＴＰ14のいずれかを選択して通電信号ＧＮＤに対応する通電波形を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。このときのｎピン出力波形は最大の出力波形となり、ｎ−１ピン出力波形はゼロ出力の波形となる。

従って、この実施の形態においてもプリンタヘッド駆動装置に対するデータの転送をシリアルに行えるので、データ転送に使用する信号線は１本で済む。また、最大４ビット階調のシリアル印字データを受信できる場合に、２ビット階調のシリアル印字データや２値の１ビットシリアル印字データを扱うように変更しても、その場合にダミーデータを付加して転送する必要は全くない。従って、低ビットな印字データほどデータの転送時間を短縮できて迅速な印字ができることになる。

（第４の実施の形態）
なお、前述した第１の実施の形態と同一の部分には同一の符号を付して異なる部分について述べる。この実施の形態は、図１３に示すように、シリアルパラレル変換回路３１、各４ビットパラレルシフトレジスタ３２及びシリアルデータ出力回路３４に代えてセレクタ付きシフトレジスタ５１を使用している。

前記セレクタ付きシフトレジスタ５１は、図１４に示すように、４段のＤ形フリップフロップ５２〜５５を直列に接続したシフトレジスタ群とセレクト回路５６とからなり、ｍビット階調のシリアル印字データＳＩを４段のＤ形フリップフロップ５２〜５５に対してシフトクロックＳＦＣＫに同期して順次シフトするようになっている。

そして、制御信号ＭＳＬＴがローレベルの状態の時には前記セレクト回路５６は最終段のフリップフロップ５５の出力を選択して出力端子Ｙからシフトレジスタ５１の出力端子ＳＯに出力し、制御信号ＭＳＬＴがハイレベルの状態の時には前記セレクト回路５６は初段のフリップフロップ５２の出力を選択して出力端子Ｙからシフトレジスタ５１の出力端子ＳＯに出力するようになっている。また、各フリップフロップ５２〜５５の出力を出力端子Ｏ1 〜Ｏ4 を介してマスク回路３５に出力するようになっている。

このような構成においては、例えば、１画素が４ビットの場合には４ビットのシリアル印字データＳＩが入力されることになり、このときには制御信号ＭＳＬＴはローレベル状態でセレクト回路５６は最終段のフリップフロップ５５の出力を選択して出力端子Ｙから出力するようになっている。

このときの各部の動作タイミングは図１５に示すようになる。すなわち、リセット信号ＲＳＴがローレベルからハイレベルに立ち上がると、各セレクタ付きシフトレジスタ５１がそれぞれ初期化され、この状態でシリアル印字データＳＩ及びシフトクロックＳＦＣＫが入力すると、各セレクタ付きシフトレジスタ５１はシリアル印字データを順次シフトしながら４ビット単位で格納する。

そして、ｋ段のセレクタ付きシフトレジスタ５１に対するシリアル印字データのシフトが終了すると最終段のセレクタ付きシフトレジスタ５１から次段のプリンタヘッド駆動装置にデータが供給され、次段においてもシフトが行われる。

こうして、カスケード接続した全てのプリンタヘッド駆動装置の各セレクタ付きシフトレジスタ５１に対するデータのシフトが終了して１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データが各セレクタ付きシフトレジスタ５１の出力端子Ｏ1 〜Ｏ4 からマスク回路３５を介してラッチ回路３６にラッチされる。今は１画素４ビットの最大階調の印字データを扱っているのでマスク回路３５によるマスクは行われない。

ラッチ回路３６にラッチされた１ライン分の印字データは各画素４ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に４ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ15及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図１５に示すように、ｎ番目の画素に対するラッチ出力が「ＦＨ」、ｎ−１番目の画素に対するラッチ出力が「ＥＨ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ15を選択し、ｎ−１番目の画素に対しては通電信号ＴＰ14を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

また、１画素が１ビットの場合には１ビットのシリアル印字データＳＩが入力されることになり、このときには制御信号ＭＳＬＴはハイレベル状態でセレクト回路５６は初段のフリップフロップ５２の出力を選択して出力端子Ｙから出力するようになっている。

このときの各部の動作タイミングは図１６に示すようになる。すなわち、リセット信号ＲＳＴがローレベルからハイレベルに立ち上がると、各セレクタ付きシフトレジスタ５１がそれぞれ初期化され、この状態でシリアル印字データＳＩ及びシフトクロックＳＦＣＫが入力すると、各セレクタ付きシフトレジスタ５１はシリアル印字データを初段のフリップフロップ５２に格納すると、次にはそのフリップフロップ５２の出力を次段のセレクタ付きシフトレジスタ５１にシフトする。

そして、ｋ段のセレクタ付きシフトレジスタ５１に対するシリアル印字データのシフトが終了すると最終段のセレクタ付きシフトレジスタ５１から次段のプリンタヘッド駆動装置にデータが供給され、次段においてもシフトが行われる。

こうして、カスケード接続した全てのプリンタヘッド駆動装置の各セレクタ付きシフトレジスタ５１に対するデータのシフトが終了して１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データが各セレクタ付きシフトレジスタ５１の出力端子Ｏ1 〜Ｏ4 からマスク回路３５を介してラッチ回路３６にラッチされる。このときマスク回路３５は出力端子Ｏ1 からのビットデータのみを有効にして出力端子Ｏ2 〜Ｏ4 からの出力をマスクして０にする。

従って、ラッチ回路３６にラッチされるデータは１画素を１Ｈか０Ｈで表わす１ビットデータとなる。こうしてラッチ回路３６にラッチした１ライン分の印字データは各画素１ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に１ビットデータに基づいて通電信号ＴＰ1 及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図１６に示すように、ｎ番目の画素に対するラッチ出力が「１Ｈ」、ｎ−１番目の画素に対するラッチ出力が「０Ｈ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ1 を選択し、ｎ−１番目の画素に対してはＧＮＤを選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

このように、この実施の形態においてもプリンタヘッド駆動装置に対するデータの転送をシリアルに行えるので、データ転送に使用する信号線は１本で済む。また、最大４ビット階調のシリアル印字データを受信できる場合に、２値の１ビットシリアル印字データを扱うように変更しても、その場合にダミーデータを付加して転送する必要は全くない。従って、データの転送時間を短縮できて迅速な印字ができることになる。

（第５の実施の形態）
なお、前述した第４の実施の形態と同一の部分には同一の符号を付して異なる部分について述べる。この実施の形態は、図１７に示すように、マスク設定回路６１を新たに設け、リセット信号ＲＳＴ、シフトクロックＳＦＣＫ、データＳＩをこのマスク設定回路６１に入力するとともにこのマスク設定回路６１からの出力ＳＬをマスク回路３５に供給するとともに各セレクタ付きシフトレジスタ５１に制御信号ＭＳＬＴとして供給している。

前記マスク設定回路６１は、図１８に示すように、２段のＤ形フリップフロップ６２、６３を直列に接続してなり、シフトクロックＳＦＣＫ及びデータＳＩを初段のフリップフロップ６２に入力するとともにリセット信号ＲＳＴを２段目のフリップフロップ６３に入力している。そして、２段目のフリップフロップ６３の出力を信号ＳＬとしている。

このような構成においては、リセット信号ＲＳＴがローレベル状態のときにシフトクロックＳＦＣＫに同期してマスクデータ及びシフトレジスタの段数設定データがマスク設定回路６１に入力され、リセット信号ＲＳＴの立上がりでデータがフリップフロップ６３にラッチされ信号ＳＬとしてマスク回路３５及び各セレクタ付きシフトレジスタ５１に供給される。この信号ＳＬがローレベルの時には１画素４ビットに対処する回路設定が行われ、ハイレベルの時には１画素１ビットに対処する回路設定が行われる。

例えば、１画素が４ビットの場合には４ビットのシリアル印字データＳＩが入力されることになり、このときには制御信号ＭＳＬＴはローレベル状態でセレクタ付きシフトレジスタ５１のセレクト回路５６は最終段のフリップフロップ５５の出力を選択して出力端子Ｙから出力するようになっている。

このときの各部の動作タイミングは図１９に示すようになる。すなわち、リセット信号ＲＳＴがローレベルからハイレベルに立ち上がると、各セレクタ付きシフトレジスタ５１がそれぞれ初期化され、この状態でシリアル印字データＳＩ及びシフトクロックＳＦＣＫが入力すると、各セレクタ付きシフトレジスタ５１はシリアル印字データを順次シフトしながら４ビット単位で格納する。

そして、ｋ段のセレクタ付きシフトレジスタ５１に対するシリアル印字データのシフトが終了すると最終段のセレクタ付きシフトレジスタ５１から次段のプリンタヘッド駆動装置にデータが供給され、次段においてもシフトが行われる。

こうして、カスケード接続した全てのプリンタヘッド駆動装置の各セレクタ付きシフトレジスタ５１に対するデータのシフトが終了して１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データが各セレクタ付きシフトレジスタ５１の出力端子Ｏ1 〜Ｏ4 からマスク回路３５を介してラッチ回路３６にラッチされる。今は１画素４ビットの最大階調の印字データを扱っているのでマスク回路３５によるマスクは行われない。

ラッチ回路３６にラッチされた１ライン分の印字データは各画素４ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に４ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ15及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図１９に示すように、ｎ番目の画素に対するラッチ出力が「ＦＨ」、ｎ−１番目の画素に対するラッチ出力が「ＥＨ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ15を選択し、ｎ−１番目の画素に対しては通電信号ＴＰ14を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

また、１画素が１ビットの場合には１ビットのシリアル印字データＳＩが入力されることになり、このときには制御信号ＭＳＬＴはハイレベル状態でセレクト回路５６は初段のフリップフロップ５２の出力を選択して出力端子Ｙから出力するようになっている。

このときの各部の動作タイミングは図２０に示すようになる。すなわち、リセット信号ＲＳＴがローレベルからハイレベルに立ち上がると、各セレクタ付きシフトレジスタ５１がそれぞれ初期化され、この状態でシリアル印字データＳＩ及びシフトクロックＳＦＣＫが入力すると、各セレクタ付きシフトレジスタ５１はシリアル印字データを初段のフリップフロップ５２に格納すると、次にはそのフリップフロップ５２の出力を次段のセレクタ付きシフトレジスタ５１にシフトする。

そして、ｋ段のセレクタ付きシフトレジスタ５１に対するシリアル印字データのシフトが終了すると最終段のセレクタ付きシフトレジスタ５１から次段のプリンタヘッド駆動装置にデータが供給され、次段においてもシフトが行われる。

こうして、カスケード接続した全てのプリンタヘッド駆動装置の各セレクタ付きシフトレジスタ５１に対するデータのシフトが終了して１ライン分の印字データのシフトが終了すると、ラッチ信号ＬＴＮが入力し、１ライン分の印字データが各セレクタ付きシフトレジスタ５１の出力端子Ｏ1 〜Ｏ4 からマスク回路３５を介してラッチ回路３６にラッチされる。このときマスク回路３５は出力端子Ｏ1 からのビットデータのみを有効にして出力端子Ｏ2 〜Ｏ4 からの出力をマスクして０にする。

従って、ラッチ回路３６にラッチされるデータは１画素を１Ｈか０Ｈで表わす１ビットデータとなる。こうしてラッチ回路３６にラッチした１ライン分の印字データは各画素１ビットのデータとして通電波形セレクト回路３７に供給される。通電波形セレクト回路３７では各画素毎に１ビットデータに基づいて通電信号ＴＰ1 及びＧＮＤから１つを選択し、この選択した通電信号を該当するヘッドドライバ３８に供給する。こうして１ラインの各画素毎に選択されたヘッド駆動信号が出力されることになる。

例えば、図２０に示すように、ｎ番目の画素に対するラッチ出力が「１Ｈ」、ｎ−１番目の画素に対するラッチ出力が「０Ｈ」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ1 を選択し、ｎ−１番目の画素に対してはＧＮＤを選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。

このように、この実施の形態においてもプリンタヘッド駆動装置に対するデータの転送をシリアルに行えるので、データ転送に使用する信号線は１本で済む。また、最大４ビット階調のシリアル印字データを受信できる場合に、２値の１ビットシリアル印字データを扱うように変更しても、その場合にダミーデータを付加して転送する必要は全くない。従って、データの転送時間を短縮できて迅速な印字ができることになる。

（第６の実施の形態）
なお、前述した第４の実施の形態と同一の部分には同一の符号を付して異なる部分について述べる。この実施の形態は、図２１に示すように、マスク回路を除いて基本的な回路構成は第４の実施の形態と同一である。異なる点は、マスク回路を省略した点と通電信号ＴＰ1 〜ＴＰ15及びＧＮＤの設定方法を変えた点にある。

すなわち、１画素が４ビットのときには通電信号ＴＰ1 〜ＴＰ15にはそれぞれ異なる通電波形が設定され、通電波形セレクト回路３７はラッチ回路３６からの１画素４ビットデータに基づいて通電信号ＴＰ1 〜ＴＰ15及びＧＮＤから１つを選択する。
従って、このときの動作は第４の実施の形態における１画素４ビットのときと同様である。

また、１画素が１ビットのときには通電波形セレクト回路３７に入力する４ビットのデータが０Ｈ、２Ｈ、４Ｈ、６Ｈ、８Ｈ、ＡＨ、ＣＨ、ＥＨのときこの通電波形セレクト回路３７がＧＮＤの通電波形を選択するように通電信号ＴＰ2 、ＴＰ4 、ＴＰ4 、ＴＰ6 、ＴＰ8 、ＴＰ10、ＴＰ12、ＴＰ14をそれぞれＧＮＤと同じ状態に設定する。また、４ビットのデータが１Ｈ、３Ｈ、５Ｈ、７Ｈ、９Ｈ、ＢＨ、ＤＨ、ＦＨのときこの通電波形セレクト回路３７がＴＰ1 の通電波形を選択するように通電信号ＴＰ3 、ＴＰ5 、ＴＰ7 、ＴＰ9 、ＴＰ11、ＴＰ13、ＴＰ15をそれぞれＴＰ1 と同じ状態に設定する。

このときの動作は、４ビットうちの上位３ビットを敢えてマスクしなくても、この３ビットがたとえどのような値であっても下位１ビットのデータのみによって通電波形の選択ができることになる。すなわち、４ビットデータのうち、下位１ビットのみが有効で上位３ビットは実質的に無効となる。
従って、この場合には、１ビットシリアル印字データを入力することで２値印字ができる。

この１画素が１ビットのときの動作タイミングを示せば図２２に示すようになる。例えば、ｎ番目の画素に対するラッチ出力が「×××１」、ｎ−１番目の画素に対するラッチ出力が「×××０」であれば、通電波形セレクト回路３７はｎ番目の画素に対しては通電信号ＴＰ１、ＴＰ3 、ＴＰ5 、ＴＰ7 、ＴＰ9 、ＴＰ11、ＴＰ13、ＴＰ15のいずれかを選択して通電信号ＴＰ1 に対応する通電波形を選択し、ｎ−１番目の画素に対しては通電信号ＧＮＤ、ＴＰ2 、ＴＰ4 、ＴＰ4 、ＴＰ6 、ＴＰ8 、ＴＰ10、ＴＰ12、ＴＰ14のいずれかを選択して通電信号ＧＮＤに対応する通電波形を選択することになる。こうしてｎ番目のヘッド素子を駆動するｎピン出力波形とｎ−１番目のヘッド素子を駆動するｎ−１ピン出力波形が発生することになる。このときのｎピン出力波形は最大の出力波形となり、ｎ−１ピン出力波形はゼロ出力の波形となる。

従って、この実施の形態においてもプリンタヘッド駆動装置に対するデータの転送をシリアルに行えるので、データ転送に使用する信号線は１本で済む。また、最大４ビット階調のシリアル印字データを受信できる場合に、２ビット階調のシリアル印字データや２値の１ビットシリアル印字データを扱うように変更しても、その場合にダミーデータを付加して転送する必要は全くない。従って、低ビットな印字データほどデータの転送時間を短縮できて迅速な印字ができることになる。

本発明の第１の実施の形態を示す回路ブロック図。 同実施の形態における１画素４ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 同実施の形態における１画素２ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 同実施の形態における１画素１ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 本発明の第２の実施の形態を示す回路ブロック図。 同実施の形態におけるマスク回路の構成を示すブロック図。 同実施の形態における１画素４ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 同実施の形態における１画素３ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 同実施の形態における１画素２ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 同実施の形態における１画素１ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 本発明の第３の実施の形態を示す回路ブロック図。 同実施の形態における１画素１ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 本発明の第４の実施の形態を示す回路ブロック図。 同実施の形態におけるセレクタ付きシフトレジスタの構成を示すブロック図。 同実施の形態における１画素４ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 同実施の形態における１画素１ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 本発明の第５の実施の形態を示す回路ブロック図。 同実施の形態におけるマスク設定回路の構成を示す図。 同実施の形態における１画素４ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 同実施の形態における１画素１ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 本発明の第６の実施の形態を示す回路ブロック図。 同実施の形態における１画素１ビットの印字データを扱うときの動作タイミングを示すタイミング波形図。 従来例を示す回路ブロック図。 他の従来例を示す回路ブロック図。 他の従来例を示す回路ブロック図。

符号の説明

３１…シリアルパラレル変換回路、３２…４ビットパラレルシフトレジスタ、３４…シリアルデータ出力回路、３５…マスク回路、３６…ラッチ回路、３７…通電波形セレクト回路。

Claims (8)

1. １画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、
   受信した１ビットシリアル印字データをシフトするシリアル入力シフトレジスタ手段と、受信すべき階調のビット数ｍ（但し、１≦ｍ≦ｎ）に従って前記シフトレジスタ手段のシフト経路を変更する手段とを設けたことを特徴とするプリンタヘッド駆動装置。
2. シリアル入力シフトレジスタ手段は、１ビットシリアル印字データをシリアル入力し、最大ｎビットのパラレル出力に変換する第１のシフトレジスタと、この第１のシフトレジスタに接続したｎビットパラレル入力の第２のシフトレジスタとからなり、
   シフト経路を変更する手段は、前記第２のシフトレジスタのシフトタイミングを変更することでシフト経路を変更することを特徴とする請求項１記載のプリンタヘッド駆動装置。
3. １画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、
   ｍビット（但し、１≦ｍ≦ｎ）階調の１ビットシリアル印字データをｍビット毎にパラレルデータに変換する最大ｎビットのパラレル変換ができるシリアルパラレル変換手段と、このシリアルパラレル変換手段にて変換したｍビットのパラレル印字データをｍビット毎に転送するｎビットパラレルシフトレジスタと、このｎビットパラレルシフトレジスタが転送するｍビットのパラレル印字データの必要ビット以外をマスクするマスク手段とからなり、
   前記マスク手段からのｍビットパラレル印字データによってヘッドの通電波形を選択して印字を行うことを特徴とするプリンタヘッド駆動装置。
4. マスク手段は、必要なｍビット以外をマスクすることを特徴とする請求項３記載のプリンタヘッド駆動装置。
5. １画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、
   ｍビット（但し、１≦ｍ≦ｎ）階調の１ビットシリアル印字データをｍビット毎にパラレルデータに変換するシリアルパラレル変換手段と、ｍビットパラレル印字データの必要なｍビット以外をマスクするためのマスクデータを取込み、前記シリアルパラレル変換手段にて変換したｍビットのパラレル印字データをこのマスクデータに基づいてマスクするとともにマスクしたパラレル印字データを後段へ転送するためのタイミング信号を出力するマスク手段と、このマスク手段からのタイミング信号に応動して前記マスク手段から転送されるマスクしたパラレル印字データを取込み、ｍビット毎に転送するｎビットパラレルシフトレジスタとからなり、
   前記ｎビットパラレルシフトレジスタからのパラレル印字データによってヘッドの通電波形を選択して印字を行うことを特徴とするプリンタヘッド駆動装置。
6. マスク手段が取込むマスクデータをシリアル印字データの入力端子から入力したことを特徴とする請求項５記載のプリンタヘッド駆動装置。
7. ｎビットパラレルシフトレジスタの最終段から転送されるｍビットのパラレル印字データをシリアルデータに変換して出力するシリアルデータ出力回路を設けたことを特徴とする請求項３乃至６のいずれか１記載のプリンタヘッド駆動装置。
8. １画素当たり最大ｎビット階調の１ビットシリアル印字データを受信し、この受信した印字データに従ってヘッドを駆動する駆動波形を決定するプリンタヘッド駆動装置において、
   ｍビット（但し、１≦ｍ≦ｎ）階調の１ビットシリアル印字データをｍビット毎にパラレルデータに変換する最大ｎビットのパラレル変換ができるシリアルパラレル変換手段と、このシリアルパラレル変換手段にて変換したｍビットのパラレル印字データをｍビット毎に転送するｎビットパラレルシフトレジスタとからなり、
   前記ｎビットパラレルシフトレジスタが転送するｍビットのパラレル印字データの有効なｍビット以外のビットによる通電波形の選択が無効となるように通電波形を設定し、前記ｎビットパラレルシフトレジスタからのｍビットパラレル印字データによってヘッドの通電波形を選択して印字を行うことを特徴とするプリンタヘッド駆動装置。

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