JP2005210065A - 薄膜コンデンサ、薄膜コンデンサアレイおよび電子部品 - Google Patents

Abstract

【課題】 電極の電気抵抗が小さく、Ｑ値が大きく、順次被着形成される薄膜の層の数を少なくし、素子の小型集積化に有効であり、特性不良や信頼性の低下を抑制する薄膜コンデンサおよびそれを用いた電子部品を提供すること。
【解決手段】 支持基板１上に複数の下部電極層２を左右方向へ間隔を開けて設け、複数の下部電極層２のうち少なくとも１つの下部電極層２上に、誘電体層４を介して２つの上部電極層５を左右方向へ間隔を開けて設けることにより、誘電体層４を下部電極層２と上部電極層５とで挟んでなる２つの容量発生部を形成して、これら２つの容量発生部を直列に接続するように、２つの上部電極層５のそれぞれに引出し電極層８を設け、２つの上部電極層５の間での左右方向の最大間隔Ｌ１は、上部電極層５と引出し電極層８とが平面視で重なり合う領域での左右方向に対し平面視で直交する方向の最小長さＷ１より短い薄膜コンデンサとする。これにより、電極の電気抵抗が小さくなり、Ｑ値を大きくできる。
【選択図】 図４

Description

本発明は、例えば、直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化，ノイズ，非線形歪は小さく抑えることが可能な薄膜コンデンサ、これを複数列に並列接続した薄膜コンデンサアレイおよびこれらを用いた電子部品に関するものである。なお、この電子部品は、特に、耐電力に優れた薄膜コンデンサを用いた高周波用電圧制御型共振器，電圧制御型高周波フィルタ，電圧制御型整合回路素子，電圧制御型アンテナ共用器等に関する。

薄膜コンデンサは、電気絶縁性を有した支持基板上に、薄膜の下部電極層、薄膜誘電体層および薄膜の上部電極層がこの順に積層された構造を有するものが知られている。このような薄膜コンデンサでは、下部電極層および上部電極層がそれぞれスパッタ，真空蒸着等で形成されており、薄膜誘電体層はスパッタ，ゾルゲル法等で形成されている。また、通常、以下に述べるようなフォトリソグラフィの手法が用いられる。

まず、電気絶縁性の支持基板の上面全体に下部電極層となる導体層を形成した後、必要部のみをフォトレジストで覆い、その後、ウェットエッチングまたはドライエッチングで不要部を除去して、所定形状の下部電極層にパターニング形成する。次に、支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層と同様に、不要部を除去して所定形状の誘電体層にパターニング形成する。最後に、上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層にパターニング形成する。また、保護層やハンダ端子部を形成することにより、表面実装が可能になる。

また、薄膜誘電体層の材料として、（Ｂａ_ｘＳｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３−ｚからなる誘電体材料を用いて、上部電極層と下部電極層との間に所定のバイアス電位を与えることにより、薄膜誘電体層の誘電率を変化させて容量を変化させる、いわゆる可変容量薄膜コンデンサも知られており、上記薄膜コンデンサと同様な構造を有する（例えば、特許文献1を参照。）。

この可変容量薄膜コンデンサでは、直流バイアス電圧を印加することで誘電率が変化し、その結果として容量が変化するが、容量変化は高周波領域にも及び、高周波の領域でも可変容量薄膜コンデンサとして利用可能となる。このような高周波での可変容量薄膜コンデンサの容量変化を利用して、直流バイアス電圧の印加により周波数特性を変化させることができる有用な電子部品が得られる。

例えば、上述の可変容量薄膜コンデンサと薄膜インダクタとを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、可変容量薄膜コンデンサもしくは電圧制御型薄膜共振器と、薄膜インダクタ，薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアス電圧の印加により通過帯域を変化させることができる。また、可変容量薄膜コンデンサはマイクロ波用の電圧制御型電子部品にも利用可能である（例えば、特許文献２を参照。）。
特開平11−260667号公報 特表平8−509103号公報

上述した可変容量薄膜コンデンサを電子部品で用いる場合、可変容量薄膜コンデンサには可変容量用の直流バイアス電圧と高周波信号の電圧（高周波電圧）とが同時に印加されることになる。高周波電圧が高い場合は、高周波電圧によっても可変容量薄膜コンデンサの容量が変化する。

このような可変容量薄膜コンデンサを電子部品に用いると、高周波電圧によるコンデンサの容量変化のために、波形歪，相互変調歪みノイズが生じるようになる。波形歪，相互変調歪みノイズを小さくするには、高周波電界強度を下げ高周波電圧による容量変化を小さくする必要があり、誘電体層を厚くすることが有効であるが、誘電体層を厚くすると直流電界強度も小さくなるため容量変化率も低下するという問題がある。

また、高周波ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中には、コンデンサの損失抵抗によりコンデンサが発熱し破壊することがある。このような耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、前述のように誘電体層を厚くすると直流電界強度も小さくなるため、直流バイアスによる容量変化率も低下するという問題がある。

可変容量薄膜コンデンサを電子部品として用いる場合、高周波回路の低挿入損失が要求されるが、挿入損失が小さい高周波回路を設計するためにはＱ値の高い可変容量薄膜コンデンサが求められる。コンデンサのＱ値は下記式（１）で表すことができる。

Ｑ＝１／（２πｆＲＣ＋tanδ） ・・・ （１）
ここで、ｆは周波数（Ｈｚ）、Ｒは電極の電気抵抗（Ω）、Ｃは容量値（Ｆ）、tanδは誘電体の誘電損失である。誘電体の誘電損失tanδは、誘電体材料により決定される材料定数であり、周波数ｆ（Ｈｚ)および容量値Ｃ（Ｆ）は、高周波回路の設計値により決定されるので、式（１）より、電極の電気抵抗Ｒ（Ω）が大きい場合は、可変容量薄膜コンデンサのＱ値が減少するという問題がある。

また、可変容量薄膜コンデンサを電子部品用として用いるためには、部品寸法の小型化も同時に満たさなければならない。

また、薄膜コンデンサを作製する際には、通常、下部電極層，薄膜誘電体層，上部電極層のほかに、保護層や半田拡散防止層など、他の機能を担う層を順次被着していく。しかし、層の数が多くなればなるほど、フォトリソグラフィでの位置ずれの問題、エッチングの際の下の層へのダメージといった問題のほか、層の数が増えることで応力が増大し、その結果、膜にクラックが生じるなど、特性不良や信頼性が低下してしまうという問題がある。

さらに、下部電極層および上部電極層の形状を変えずに薄膜誘電体層の平面視における面積を広げて容量値Ｃを増加させると、容量値が増加しても電極の電気抵抗Ｒが減少しないので、式（１）より薄膜コンデンサのＱ値が減少するという問題がある。
本発明は上述の諸問題に鑑みて提案されたものであり、本発明の第１の目的は、高周波信号による容量変化が小さく、且つ直流バイアスによる容量変化は大きく、バイアスラインのような新たな構成要素が付加されても、素子の大きさを小さいままに維持することができるとともに、電極の電気抵抗を小さくしＱ値を大きくでき、かつ省スペース設計による電子部品への適用ができ、さらには、順次被着形成される薄膜の層の数を少なくし、素子の小型集積化に有効であり、なおかつ特性不良や信頼性の低下を抑制する薄膜コンデンサを提供することにある。

また本発明の第２の目的は、容量値を増加させてもその際に電極の電気抵抗を減少させることができ、増加させる前の薄膜コンデンサのＱ値と同程度のＱ値を持つ薄膜コンデンサを提供することにある。

さらに本発明の第３の目的は、上述の可変容量薄膜コンデンサを用いて、相互変調ひずみが小さく、耐電力に優れた、温度特性の良い高周波用電圧制御型薄膜共振器，電圧制御型薄膜高周波フィルタ，電圧制御型整合回路素子，電圧制御型薄膜アンテナ共用器等の電子部品を提供することにある。

上述の目的を達成するために、本発明の薄膜コンデンサは、１）支持基板上に複数の下部電極層を左右方向へ間隔を開けて設けるとともに、前記複数の下部電極層のうち少なくとも１つの下部電極層上に、誘電体層を介して２つの上部電極層を前記左右方向へ間隔を開けて設けることにより、前記誘電体層を前記下部電極層と前記上部電極層とで挟んでなる２つの容量発生部を形成して、かつこれら２つの容量発生部を直列に接続するように、前記２つの上部電極層のそれぞれに引出し電極層を設けた薄膜コンデンサであって、前記２つの上部電極層の間での前記左右方向の最大間隔Ｌ１は、前記上部電極層と前記引出し電極層とが平面視で重なり合う領域での前記左右方向に対し平面視で直交する方向の最小長さＷ１より短いことを特徴とする。

また、２）支持基板上に複数の下部電極層を左右方向へ間隔を開けて設けるとともに、前記複数の下部電極層のうち隣合う２つの下部電極層のそれぞれの上に、誘電体層を介して上部電極層を設けることにより、前記誘電体層を前記下部電極層と前記上部電極層とで挟んでなる２つの容量発生部を前記左右方向に沿って形成して、かつ前記２つの容量発生部を直列接続するように前記上部電極層同士を引出し電極層で接続した薄膜コンデンサであって、前記２つの容量発生部の隣合う上部電極層間での前記左右方向の最大間隔Ｌ２は、前記上部電極層と前記引出し電極層とが平面視で重なり合う領域での前記左右方向に対し平面視で直交する方向の最小長さＷ２より短いことを特徴とする薄膜コンデンサでもよい。

また、３）支持基板上に左右方向に沿って複数の下部電極層を設けるとともに、前記複数の下部電極層のうち少なくとも１つの下部電極層の上に、誘電体層と上部電極層とを順次積層してなる容量発生部を設け、該容量発生部の上部電極層に引出し電極層を設けた薄膜コンデンサであって、前記上部電極層の前記左右方向の最大長さＬ３は、前記上部電極層と前記引出し電極層とが平面視で重なり合う領域での前記左右方向に対し平面視で直交する方向の最小長さＷ３より短いことを特徴とする薄膜コンデンサでもよい。

また特に、４）前記容量素子域は直流バイアス電圧の印加により容量が変化することを特徴とする上記１）乃至上記３）のいずれかの薄膜コンデンサとするとよい。

また、本発明の薄膜コンデンサアレイは、５）上記１）乃至４）のいずれかの薄膜コンデンサの複数列を、前記左右方向に対し平面視で直交する方向に並列接続したことを特徴とする。

また、６）上記５）の薄膜コンデンサアレイにおいて、前記複数列の薄膜コンデンサ間で、前記下部電極層を共通にしたことを特徴とする。

また、本発明の電子部品は、７）上記１）乃至上記４）のいずれかの薄膜コンデンサを共振回路の容量素子として用いたことを特徴とする。

また、８）上記６）または７）の薄膜コンデンサアレイを、共振回路の容量素子として用いたことを特徴とする。

また、９）上記１）乃至４）のいずれかに記載の薄膜コンデンサを、複数の共振回路同士を接続する容量素子として用いたことを特徴とする。

さらに、10）上記６）または７）の薄膜コンデンサアレイを、複数の共振回路同士を接続する容量素子として用いたことを特徴とする。

ここで、11）上記１）をより具体化した薄膜コンデンサは、例えば、支持基板上の左右方向（高周波信号が入力端子側から出力端子側へ伝搬する一定方向）に、複数の下部電極層を並設し、これら下部電極層のそれぞれの上に、印加電圧により誘電率が変化する薄膜誘電体層を１つ以上設け、さらにその上に上部電極層を１つ以上積層して、前記下部電極層、前記薄膜誘電体層および前記上部電極層が順次積層されて構成された可変容量素子を前記左右方向へ複数形成し、これら可変容量素子同士を直列に接続するために、隣合う下部電極層同士の間、隣合う誘電体層同士の間、および隣合う上部電極層同士の間に絶縁層を設け、隣合う所定の上部電極層同士（所定の一対の上部電極層）を接続する引出し電極層を設けてなる可変容量薄膜コンデンサにおいて、前記左右方向に順番に並んだ第１乃至第Ｎの可変容量素子を直列接続し、前記第１の可変容量素子の入力端子と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点間に第ｉの出力端子側バイアスラインを設け、さらに下部電極と平面視で重なる第ｊの上部電極層の出力端子側端辺から第ｊ＋１の上部電極層の入力端子側端辺までの最大距離Ｌ１は、引出し電極層と上部電極層が平面視において重なる部分での入力端子と出力端子を結ぶ方向（前記左右方向）と平面視で直交する方向での最小長さＷ１より短いことを特徴とする（ただし、ｎ，ｉ，ｊは自然数であり、Ｎ＝２ｎ＋１、１≦ｉ≦ｎ、１または２≦ｊ≦２ｉ（ここで、１≦ｊの場合は、最初の２つの可変容量素子どうしが引出し電極層で接続されない場合（例えば、図３の構成において右→左へ高周波信号が伝搬する場合）、２≦ｊの場合は、最初の２つの可変容量素子どうしが引出し電極層で接続される場合（例えば、図３の構成において左→右へ高周波信号が伝搬する場合））。

また、12）上記２）をより具体化した薄膜コンデンサは、例えば、支持基板上の左右方向（高周波信号が入力端子側から出力端子側へ伝搬する一定方向）に、複数の下部電極層を並設し、これら下部電極層のそれぞれの上に、印加電圧により誘電率が変化する薄膜誘電体層を１つ以上設け、さらにその上に上部電極層を１つ以上積層して、前記下部電極層、前記薄膜誘電体層および前記上部電極層が順次積層されて構成された可変容量素子を前記左右方向へ複数形成し、これら可変容量素子同士を直列に接続するために、隣合う下部電極層同士の間、隣合う誘電体層同士の間、および隣合う上部電極層同士の間に絶縁層を設け、隣合う所定の上部電極層同士（所定の一対の上部電極層）を接続する引出し電極層を設けてなる可変容量薄膜コンデンサにおいて、第１乃至第Ｎの可変容量素子を直列接続し、前記第１の可変容量素子の入力端子と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点間に第ｉの出力端子側バイアスラインを設け、さらに引出し電極と平面視で重なる第ｊの上部電極層の出力端子側端辺から第ｊ−１の上部電極層の入力端子側端辺までの最大距離Ｌ２は、引出し電極層と上部電極層が平面視で重なる部分における入力端子と出力端子を結ぶ方向（前記左右方向）と平面視で直交する方向での最小長さＷ２より短いことを特徴とする（ただし、ｎ，ｉ，ｊは自然数であり、Ｎ＝２ｎ＋１、１≦ｉ≦ｎ、１または２≦ｊ≦２ｉ（ここで、１≦ｊの場合は、最初の２つの可変容量素子どうしが引出し電極層で接続されない場合（例えば、図３の構成において右→左へ高周波信号が伝搬する場合）、２≦ｊの場合は、最初の２つの可変容量素子どうしが引出し電極層で接続される場合（例えば、図３の構成において左→右へ高周波信号が伝搬する場合））。

また、13）上記３）をより具体化した薄膜コンデンサは、例えば、支持基板上の左右方向（高周波信号が入力端子側から出力端子側へ伝搬する一定方向）に、複数の下部電極層を並設し、これら下部電極層のそれぞれの上に、印加電圧により誘電率が変化する薄膜誘電体層を１つ以上設け、さらにその上に上部電極層を１つ以上積層して、前記下部電極層、前記薄膜誘電体層および前記上部電極層が順次積層されて構成された可変容量素子を前記左右方向へ複数形成し、これら可変容量素子同士を直列に接続するために、隣合う下部電極層同士の間、隣合う誘電体層同士の間、および隣合う上部電極層同士の間に絶縁層を設け、隣合う所定の上部電極層同士（所定の一対の上部電極層）を接続する引出し電極層を設けてなる可変容量薄膜コンデンサにおいて、第１乃至第Ｎの可変容量素子を直列接続し、前記第１の可変容量素子の入力端子と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点間に第ｉの出力端子側バイアスラインを設け、いずれかの上部電極層の入力端子側端辺から出力端子側端辺までの最大長さＬ３は、入力端子と出力端子を結ぶ方向（前記左右方向）と平面視で直交する方向での最小長さＷ３より短いことを特徴とする（ただし、ｎ、ｉは自然数、Ｎ＝２ｎ＋１、１≦ｉ≦ｎ）。

また、14）上記１）乃至13）のいずれかの構成において、前記薄膜誘電体層が（Ｂａ_ｘ，Ｓｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３−ｚからなること可変容量薄膜コンデンサとするとよい。ただし、０＜ｘ＜１，０＜ｙ＜１，ｚは０よりわずかに大きい値であり、１より十分に小さい値とする。

また、15）上記１）乃至14）のいずれかの構成において、前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている可変容量薄膜コンデンサとしてもよい。

さらに16）、上記１）乃至15）のいずれかの構成において、少なくとも前記バイアスラインを被覆し、且つ窒化ケイ素および酸化ケイ素の少なくとも１種類よりなる保護膜を有する可変容量薄膜コンデンサとしてもよい。

上記１）の薄膜コンデンサは、支持基板上に複数の下部電極層を左右方向へ間隔を開けて設けるとともに、前記複数の下部電極層のうち少なくとも１つの下部電極層上に、誘電体層を介して２つの上部電極層を前記左右方向へ間隔を開けて設けることにより、前記誘電体を前記下部電極層と前記上部電極層とで挟んでなる２つの容量発生部を形成して、かつこれら２つの容量発生部を直列に接続するように、前記２つの上部電極層のそれぞれに引出し電極層を設けてなり、前記２つの上部電極層の間での前記左右方向の最大間隔Ｌ１は、前記上部電極と前記引出し電極とが平面視で重なり合う領域での前記左右方向に対し平面視で直交する方向の最小長さＷ１より短いことを特徴とする。これにより特に、多数（２対以上）の容量発生部がある場合に、全ての容量発生部において、上述した最大間隔Ｌ１と最小長さＷ１との関係が成立する場合、上述の効果を最大にすることができる。

また、上記２）の薄膜コンデンサは、支持基板上に複数の下部電極層を左右方向へ間隔を開けて設けるとともに、前記複数の下部電極層のうち隣合う２つの下部電極層のそれぞれの上に、誘電体層を介して上部電極層を設けることにより、前記誘電体を前記下部電極層と前記上部電極層とで挟んでなる２つの容量発生部を前記左右方向に沿って形成して、かつ前記２つの容量発生部を直列接続するように前記上部電極層同士を引出し電極で接続してなり、前記２つの容量発生部の隣合う上部電極間での前記左右方向の最大間隔Ｌ２は、前記上部電極と前記引出し電極とが平面視で重なり合う領域での前記左右方向に対し平面視で直交する方向の最小長さＷ２より短いことを特徴とする。これにより特に、多数（２対以上）の容量発生部がある場合に、全ての容量発生部において、上述した最大間隔Ｌ２と最小長さＷ２との関係が成立する場合、上述の効果を最大にすることができる。

また、上記３）の薄膜コンデンサによれば、支持基板上に左右方向に沿って複数の下部電極層を設けるとともに、前記複数の下部電極層のうち少なくとも１つの下部電極層の上に、誘電体層と上部電極層とを順次積層してなる容量発生部を設け、該容量発生部の上部電極層に引出し電極を設けてなり、前記上部電極層の前記左右方向の最大長さＬ３は、前記上部電極層と前記引出し電極層とが平面視で重なり合う領域での前記左右方向に対し平面視で直交する方向の最小長さＷ３より短いことを特徴とする。これにより特に、複数の容量発生部がある場合に、全ての容量発生部において、上述した最大長さＬ３と最小長さＷ３との関係が成立する場合、上述の効果を最大にすることができる。

上記１）乃至４）のいずれかの薄膜コンデンサによれば、支持基板上に、複数の下部電極層、印加電圧により誘電率が変化する誘電体層、上部電極層を所定の間隔を設けて積層した容量発生部（可変容量素子）を形成することにより、各容量発生部の容量を直流バイアス電圧の印加により大きく変化させることができる。

また、容量発生部の上に絶縁層を設けた状態で、前記上部電極層を接続する引出し電極層を形成し、最後に保護層で入出力端子の所定箇所を除いた部分を覆うように形成することにより、容量発生部での絶縁性が保たれた好適な直列接続が可能となり、印加される直流バイアス電圧がそれぞれの容量発生部に分圧されるので、個々の容量発生部に印加される電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることができる。

また、上記５）および６）の薄膜コンデンサアレイによれば、前記左右方向に対し直交する方向に複数列に並列接続したため、上記１）乃至上記３）のいずれかに記載の薄膜コンデンサと比較して、簡便な作製（所望の容量値の数量だけ並列配置し、切断すること）により、容量値が大きく同等のＱ値をもつ薄膜コンデンサを実現できる。

また、６）の薄膜コンデンサアレイによれば、前記複数の下部電極層を共通としたので、上記１）乃至上記３）のいずれかに記載の薄膜コンデンサと比較して、容量値が大きく同等のＱ値をもつ薄膜コンデンサを実現できる。これは、容量形成部の面積を前記左右方向と直交する方向に拡大した形状では、任意の下部電極および引出し電極において、それぞれ前記左右方向に並ぶ２つの容量形成部間を流れる電流の集中を緩和できず電極の電気抵抗が増加しＱ値が減少するが、前記左右方向と直交する方向に上部電極を一定間隔離間させ配置することにより、この電流の集中を緩和でき、電極の電気抵抗を減少することができ並列接続をする前と同等のＱ値を維持することができる。また、任意の下部電極および引出し電極において、それぞれ左右方向に並ぶ２つの容量形成部間を流れる一部の電流経路として下部電極および引出し電極の端部に流れる経路があるが、左右方向と直交する方向における下部電極端部から最も近い上部電極端部までの距離を短くすることにより、この電流経路を短くでき電極の電気抵抗を減少でき、並列接続をする前と同等のＱ値を維持することができる。さらに、上記５）の薄膜コンデンサアレイより小型化が可能となり、実装基板の小型化が可能となる。

また、上記７）の電子部品によれば、上記１）乃至上記４）のいずれかの薄膜コンデンサを共振回路の容量素子として用いたので、共振回路のＱ値が大きく、損失を小さくすることができる。

また、上記８）の電子部品によれば、上記６）または７）の薄膜コンデンサアレイを、共振回路の容量素子として用いたので、少ない部品点数で所望の容量値を得ることができ、かつＱ値が高いため、共振回路のＱ値が大きく、損失を小さくすることができる。

また、上記９）の電子部品によれば、上記１）乃至４）のいずれかの薄膜コンデンサを、複数の共振回路同士を接続する容量素子として用いたので、電圧により容量値の制御が可能となり、共振周波数の変調ができるさらに共振回路のＱ値が大きく、損失を小さくすることができる。

また、上記10）の電子部品によれば、上記６）または７）の薄膜コンデンサアレイを、複数の共振回路同士を接続する容量素子として用いたので、少ない部品点数で所望の容量値を得ることができ、さらに電圧により容量値の制御が可能となり、共振周波数の変調ができる。さらにＱ値が高いため、共振回路のＱ値が大きく、損失を小さくすることができる。

また、上記１）および11）の薄膜コンデンサによれば、第ｉの入力端子側バイアスラインおよび第ｉの出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することができる。このことから、直流バイアスによる容量の変化は大きく保つことができる。さらに、下部電極層と平面視で重なる第ｊの上部電極層の出力端子側端辺から第ｊ＋１の上部電極層の入力端子側端辺までの最大間隔Ｌ１を、引出し電極層と上部電極層が平面視において重なる部分での入力端子と出力端子を結ぶ方向（左右方向）と平面視で直交する方向での最小長さＷ１より短くすることにより、左右方向の高周波信号の伝搬路となる下部電極層での断面積Ｗ１・ｔ１に対して長さＬ１を短く設計することができる。具体的には下部電極層の電気抵抗をあらわす下記式（２）においてＲ＜ρ１／ｔ１となり、電気抵抗が小さくなる（ただし、ρ１は下部電極層の比抵抗（Ω・ｍ），ｔ１は下部電極層の膜厚（ｍ））。

Ｒ＝ρ１・Ｌ１／（Ｗ１・ｔ１） ・・・ （２）
α＝Ｗ１／Ｌ１とおくと、上記式（２）は、Ｒ＝αρ１／ｔ１と表される。αが小さいほど、電気抵抗Ｒが小さくなる。したがって、Ｗ１＜Ｌ１とすることにより、抵抗損失の少ないＱ値の大きな可変容量薄膜コンデンサを実現できる。

また、上記２）および上記12）の薄膜コンデンサにおいても、引出し電極層と平面視で重なる第ｊの上部電極層の出力電極側端辺から第ｊ＋１の上部電極層の入力電極側端辺までの最大間隔Ｌ２よりも、引出し電極層と上部電極層が平面視で重なる部分における入力端子と出力端子を結ぶ方向（前記左右方向）と平面視で直交する方向での最小長さＷ２を短くすることによって、上記１）および11）のものと同様の効果を奏することができる。

すなわち、高周波信号の伝搬路となる引出し電極層の厚みをｔ２とすれば、引出し電極層の高周波信号伝搬方向の抵抗値は、下記式（３）で表される。（ただし、ρ２は引出し電極層の比抵抗（Ω・ｍ），ｔ２は引出し電極層の膜厚（ｍ））。

Ｒ＝ρ２・Ｌ２／（Ｗ２・ｔ２） ・・・ （３）
β＝Ｗ２／Ｌ２とおくと、上記式（３）は、Ｒ＝βρ２／ｔ2と表される。βが小さいほど、電気抵抗Ｒが小さくなる。したがって、Ｗ２＜Ｌ２とすることにより、抵抗損失の少ない、Ｑ値の大きな可変容量薄膜キャパシタを実現できる。

また、上記３）および13）の薄膜コンデンサのように、いずれかの上部電極層の入力電極側端辺から出力電極側端辺までの距離Ｌ３を、入力端子と出力端子を結ぶ方向（左右方向）と平面視で直交する方向での最小長さＷ３より短くすることにより、入力端子と出力端子の間の距離を小さく設計することができ、可変容量薄膜コンデンサの寸法を小さくできる。

また、上記14）の薄膜コンデンサは、前記薄膜誘電体層が（Ｂａ_ｘ，Ｓｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３−ｚからなるため、可変容量素子の容量変化率が大きく損失が小さい可変容量コンデンサを作製することができる。

また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されており、これにより、素子構造が簡略化される。

また、本発明の可変容量薄膜コンデンサは、少なくとも前記バイアスラインを被覆し、且つ窒化ケイ素および酸化ケイ素の少なくとも１種類よりなる保護層を有しており、これにより、薄膜抵抗が酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上する。さらには耐湿性も確保できる。

また、本発明の高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路同士を結合する手段として前記可変容量薄膜コンデンサを用いることにより、高周波的には直列接続され、直流的には並列接続された、可変容量薄膜コンデンサまたは薄膜コンデンサアレイを用いて共振器を作製することになり、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である高周波部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタおよび電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、可変容量薄膜コンデンサまたは薄膜コンデンサアレイを用いることにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた電圧制御型高周波フィルタおよびアンテナ共用器を作製することができる。

以下に、本発明の最良の実施形態について図面を参照しつつ詳細に説明する。

図１〜図８、図12、図13は、それぞれ容量発生部である可変容量素子の数が７（上記Ｎ＝７）の場合の可変容量薄膜コンデンサを示したものである。図12、図13は上部電極と誘電体薄膜を左右方向と直交する方向に並列接続し、下部電極を共通としたものである。また、図１、図12は透視状態を示す平面図、図２、図13は作製途中の様子を示す平面図、図３は図１、図12におけるＡ−Ａ’線断面図、図４は図１の拡大図、図５は図３の拡大図である。

図１〜図５、図12、図13において、１は支持基板、２は支持基板１上の左右方向（例えば、高周波信号が後記する入力端子11側から後記する出力端子12側へ伝搬する一定方向Ｐ）に、所定間隔を開けて並設した下部電極層、31，32，33，34，35はそれぞれ後記するバイアスラインを構成する導体ライン（31，32はそれぞれ入力端子バイアスライン、出力端子バイアスライン、33，34，35は補助導体ラインである。）、４は下部電極層２上に形成された薄膜誘電体層、５は薄膜誘電体層４上に形成された上部電極層、61，62，63，64，65，66はそれぞれ後記するバイアスラインを構成する薄膜抵抗（61，62，63はそれぞれ入力端子バイアスライン31に接続される薄膜抵抗、64，65，66はそれぞれ出力端子バイアスライン32に接続される薄膜抵抗）、７は絶縁層であって、前記左右方向において隣合う下部電極間、隣合う薄膜誘電体層間、および隣合う上部電極層間に設けた絶縁層、８は引出し電極層であり、下部電極層２、薄膜誘電体層４および上部電極層５から構成される容量発生部である可変容量素子同士を直列接続するために設けた引出し電極層、９は支持基板１の一部および後記する入出力端子部を除く領域を覆う保護層であり、10は半田拡散防止層であり、111，112は高周波信号の入出力端子となる半田端子部である。なお、この半田拡散防止層10および半田端子部（111，112）で、入力端子11，出力端子12をそれぞれ構成している。また、Ｃ１〜Ｃ７はそれぞれ直流バイアス電圧により容量が変化する容量発生部である可変容量素子を示す。

以下、薄膜誘電体層４、上部電極層５及び可変容量素子Ｃ１〜Ｃ７の、高周波信号伝搬方向Ｐに沿って配列された順番を番号「ｊ」（ｊは自然数)であらわすことがある。

支持基板１は、アルミナなどのセラミック基板，サファイアなどの単結晶基板などが使用可能である。支持基板１には下部電極層２，薄膜誘電体層４，上部電極層５を、順次、支持基板１の上面に対して全面に成膜する。その後、上部電極層５，薄膜誘電体層４，下部電極層２を、所定の形状にエッチングする。上部電極層５にフォトレジストを塗布後、所定の形状にパターニングし、ドライエッチング加工を行なう。加工後レジストを剥離し、引き続き薄膜誘電体層４にフォトレジストを塗布し、同様にしてパターニング加工を行ない、下部電極層も同様にしてパターニング加工を行なう。

このようにして、上部電極５，薄膜誘電体４，下部電極２を、所定の形状にエッチングすることによって、可変容量素子Ｃ１〜Ｃ７を形成している。

ここで、下部電極層２は、薄膜誘電体層４の形成に高温スパッタが必要となるため、高融点の材料で構成することが必要である。具体的には、白金（Ｐｔ），パラジウム（Ｐｄ）が使用可能である。なお、下部電極層２のスパッタ終了後、下部電極層２は薄膜誘電体層４のスパッタ温度である700〜900℃へ加熱され、薄膜誘電体層４のスパッタ開始まで一定時間保持することにより平坦な膜になる。また、下部電極層２の厚みは、入力端子11から出力端子12までの下部電極層２の抵抗成分および連続性を考慮した場合、厚いほうが望ましいが、支持基板１との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、下部電極層２の厚みを0.1μｍ〜10μｍとするとよい。なぜなら、0.1μｍよりも薄くすると、電極自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性があるからであり、一方、10μｍより厚くすると、支持基板１との密着性が低下したり、厚くすることによる下部電極層２の応力が原因で支持基板１の反りを生じさせるおそれがあるからである。

次に、下部電極層２及び上部電極層５の平面形状について説明する。

図４および図５に示すように、下部電極層２と上部電極層５が平面視において重なる部分での上部電極層５ｊ（ｊは１から６まで）の出力端子側の端辺から上部電極層５ｊ＋１の入力端子側の端辺までの距離をＬ１とする。間隔Ｌ１は、通常ばらつきがあり、番号ｊが違えば違った値をとりうる。言い換えれば間隔Ｌ１は、番号ｊを変数とした分布を持っている。以下、この分布のうち、間隔Ｌ１の最大値を、「最大間隔Ｌ１」または単に「間隔Ｌ１」という。

引出し電極層８と上部電極層５が平面視において重なる部分の、高周波信号伝搬方向Ｐと直交する方向での最小長さをＷ１とする。通常、引出し電極層８は、上部電極層５を全て覆っているので、この最小長さは上部電極層５の、高周波信号伝搬方向Ｐと直交する方向での長さとなる。この長さＷ１も、通常ばらつきがあり、番号ｊが違えば違った値をとりうる。言い換えれば長さＷ１は、番号ｊを変数とした分布を持っている。以下、この分布のうち長さＷ１の最小値を、「最小長さＷ１」または単に「長さＷ１」という。

本発明では、最大間隔Ｌ１を最小長さＷ１より短くすることにより、可変容量薄膜コンデンサの電気抵抗を小さくする。なお、ここで、「下部電極層２と上部電極層５が平面視において重なる部分」、「引出し電極層８と上部電極層５が平面視において重なる部分」という限定をしているのは、電極の、実質的に静電容量の形成に寄与しない部分を除外し、電気伝導に寄与しない部分を除外するためである。

このように、下部電極層２と重なる第ｊの上部電極層５の出力端子側端辺から第ｊ＋１の上部電極層５の入力端子側端辺までの距離（最大間隔）Ｌ１を、引出し電極層８と上部電極層５が平面視において重なる部分での入力端子と出力端子を結ぶ方向（左右方向、または高周波信号が伝搬する一定方向Ｐ）と直交する方向で最小長さＷ１より短くすることにより、電気抵抗を小さくできる。

薄膜誘電体層４は、少なくともバリウム（Ｂａ），ストロンチウム（Ｓｒ），チタン（Ｔｉ）を含有するペロブスカイト型酸化物結晶粒子からなる高誘電率の誘電体層が好適であるが、その他の高誘電率の誘電体層でもよい。この薄膜誘電体層４は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを所望の厚みになる時間まで行なう。基板温度を高く、例えば約800℃においてスパッタリングを行なうことにより、スパッタ後の熱処理を行なうことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層４が得られる。

上部電極層５の材料としては、電気抵抗を下げるようにするため、比抵抗の小さな金（Ａｕ）を用いることが望ましいが、薄膜誘電体層４との密着性を向上させるには、Ｐｔなどを密着層として誘電体薄膜層４と上部電極層５との間の箇所に用いることが望ましい。この上部電極層５の厚みは0.1μｍ〜10μｍとしている。この厚み範囲の下限については、下部電極層２の場合と同様に、電極自身の抵抗を考慮して設定される。また、この厚み範囲の上限については、密着性を考慮して設定される。

また、図４および図５に示すように、いずれかの上部電極層５の入力端子側端辺から出力端子側端辺までの最大長さをＬ３とする。ここで、長さＬ３は、通常ばらつきがあり、番号ｊが違えば違った値をとりうる。言い換えれば長さＬ３は、番号ｊを変数とした分布を持っている。以下、この分布のうち、長さＬ３の最大値を、「最大長さＬ３」又は単に「長さＬ３」という。また、引出し電極層８と上部電極層５とが平面視において重なる部分における、高周波信号伝搬方向Ｐと直交する方向での最小長さをＷ３とする。通常、引出し電極層８は、上部電極層５を全て覆っているので、この最小長さＷ３は、上部電極層５（図では５j＋２で示している（この場合ｊは１から５まで））の、高周波信号伝搬方向Ｐと直交する方向での長さとなる。この長さＷ３も、通常ばらつきがあり、番号ｊが違えば違った値をとりうる。言い換えれば長さＷ３は、番号ｊを変数とした分布を持っている。以下、この分布のうち長さＷ３の最小値を、「最小長さＷ３」又は単に「長さＷ３」という。最大長さＬ３を最小長さＷ３より短くなるように設計することにより、可変容量薄膜キャパシタのチップサイズを小さくすることができる。

一方、図２に示すように、可変容量素子Ｃ１〜Ｃ７に直流バイアス電圧を印加するためのバイアスライン31，32が、入力端子側及び出力端子側にそれぞれ設けられている。

入力端子側バイアスライン31は、可変容量素子Ｃ１の入力端部である入力端子11から伸びる導体ラインで構成されている。

入力端子側バイアスライン31は、薄膜抵抗61を通して、可変容量素子Ｃ２と可変容量素子Ｃ３との接続点、すなわち、可変容量素子Ｃ２の上部電極層５と可変容量素子Ｃ３の上部電極層５とを接続する引出し電極層８につながっている。同様に、入力端子側バイアスライン31は薄膜抵抗62を通して、可変容量素子Ｃ４と可変容量素子Ｃ５との接続点につながっており、入力端子側バイアスライン31は、薄膜抵抗63を通して、可変容量素子Ｃ６と可変容量素子Ｃ７との接続点までの間に設けられている。

また、出力端子側バイアスライン32は、補助導体ライン33と薄膜抵抗64とを通して、可変容量素子Ｃ１と可変容量素子Ｃ２との接続点、すなわち、可変容量素子Ｃ１及び可変容量素子Ｃ２の共通の下部電極層２につながっている。同様に、出力端子側バイアスライン32は、補助導体ライン34と薄膜抵抗65とを通して、可変容量素子Ｃ３と可変容量素子Ｃ４との接続点につながっている。また、出力端子側バイアスライン32は、補助導体ライン35と薄膜抵抗66とを通して、可変容量素子Ｃ５と可変容量素子Ｃ６との接続点につながっている。

以上の可変容量素子Ｃ１〜Ｃ７と、バイアスライン31，32と、薄膜抵抗61〜66とで構成される可変容量薄膜キャパシタの回路図を、図６に示す。この回路構成に示されるとおり、入力端子11と出力端子１２との間に、印加電圧値によって容量が変化する可変容量素子Ｃ１〜Ｃ７が順次直列接続され、前記入力端子11と、偶数番目の可変容量素子とその次の奇数番目の可変容量素子との接続点の間に、それぞれ薄膜抵抗61〜63が設けられ、前記出力端子12と、偶数番目の可変容量素子とその前の奇数番目の可変容量素子との接続点の間に、それぞれ薄膜抵抗64〜66が設けられている構成になる。なお、図６の回路構成は、簡単のため、補助導体ライン33，34，35を省略している。

本発明の可変容量薄膜キャパシタを高周波数領域で使用する場合、薄膜抵抗のインピーダンスに比べて可変容量素子Ｃ１〜Ｃ７のインピーダンスが十分低いため、薄膜抵抗はほぼオープン（open）とみなせるので、可変容量薄膜キャパシタの等価回路は、図７に示すように、可変容量素子Ｃ１〜Ｃ７を直列に接続した回路となる。

また、本発明の可変容量薄膜キャパシタを低周波数領域で使用する場合、薄膜抵抗のインピーダンスに比べて可変容量素子Ｃ１〜Ｃ７のインピーダンスが十分高いため、薄膜抵抗はほぼショート（short）とみなせるので、可変容量薄膜キャパシタの等価回路は、図８に示すように、可変容量素子Ｃ１〜Ｃ７を並列に接続した回路となる。

前記入力端子側バイアスライン31、出力端子側バイアスライン32及び補助導体ライン33，34，35は、上述の下部電極層２，薄膜誘電体層４，上部電極層５をそれぞれ形成した後に、その上に新たに成膜して得ることができる。その際には、すでに加工、形成している下部電極層２、薄膜誘電体層４、上部電極層５に、導体ライン31〜35の成膜、加工による影響が及ぶのを防ぐためリフトオフ法を用いることが望ましい。さらには、下部電極層２のパターニングの際に、下部電極層２を導体ライン31〜35を有する形状にパターニングを行うことによっても形成できる。これによれば、導体ライン31〜35の成膜、加工によるプロセスのばらつきと時間を短縮できる。

これらの導体ライン31〜35の材料としては、バイアスラインの抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましい。Ａｕの代わりにＰｔなどの下部電極２と同一の材料を用い、薄膜抵抗61〜66を同一工程で形成してもよい。

次に、薄膜抵抗61〜66の材料は、タンタル（Ｔａ）を含む材料とするのが好ましい。その比抵抗は10^−３Ωｃｍ以上であることが好ましい。なぜなら、この程度の高い比抵抗であれば、素子形状を大きくすることなく、実現可能な小さな形状の薄膜抵抗を形成可能だからである。

薄膜抵抗61〜66の具体的な材料としては、窒化タンタル，ＴａＳｉＮ，Ｔａ−Ｓｉ−Ｏ系を例示することができる。

例えば、窒化タンタルを使用する場合、Ｔａをターゲットして、窒素を加えてスパッタを行うリアクティブスパッタ法により、所望する組成比抵抗の膜を成膜することができる。スパッタ条件を適宜選択することにより、膜厚40ｎｍ以上で、比抵抗10^−３Ωｃｍ以上の膜を作製することができるので好都合である。さらに、スパッタ終了後、フォトレジストを塗布し、それを所定の形状にパターニングした後に、反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスにより、簡便にパターニングすることができる。

以下、数値例を挙げて説明する。本発明の可変容量薄膜キャパシタを、例えば周波数２ＧＨｚで使用するものとする。各可変容量素子Ｃ１〜Ｃ７の容量を７ｐＦとした場合、高周波領域（１ＭＨｚ以上）では図７に示したように、直列接続とみなせ、低周波数領域（直流から１ＭＨｚ）では図８に示したように並列接続とみなせるようにするには、各薄膜抵抗61〜66の抵抗値は、約１ｋΩ以上であればよい。

例えば薄膜抵抗61〜66の材料の比抵抗が10^−３Ωｃｍであるとし、膜厚を50ｎｍとした場合に、薄膜抵抗１個あたり、抵抗値10ｋΩを得るためには、薄膜抵抗のアスペクト比（長さ／幅）を、50以下にすればよい。これは実現可能なアスペクト比である。したがって、素子形状を大きくすることなく、所望の抵抗値を有する薄膜抵抗を作ることは容易にできる。

これら薄膜抵抗61〜66、入力端子側バイアスライン31、出力端子側バイアスライン32及び補助導体ライン33〜35は、支持基板１上に直接形成されている。これにより、素子上に形成する際に必要となる下部電極層２，上部電極層５，引出し電極層８との絶縁を確保するための絶縁層が不要となり、素子を構成する層を低減したり、絶縁層の作製工程をなくしたりすることができ、ひいては全体の製造工程を簡略化することができる。したがって、可変容量薄膜キャパシタの作製を迅速に行える。さらに、高抵抗の薄膜抵抗を用いることにより、薄膜抵抗の形状を大きくすることなくより小型の素子の作製が可能となる。

次に、絶縁層７は、この上に形成する引出し電極層８と下部電極層２との絶縁を確保するために必要である。さらに、この絶縁層７は各バイアスラインや薄膜抵抗を被覆しており、各バイアスラインや薄膜抵抗が酸化されるのを極力防止できる。このため、各バイアスラインや薄膜抵抗の抵抗値を、時間が経ってもほぼ一定とすることができ、素子の信頼性が向上する。絶縁層７の材料は、耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも１種類よりなるものとする。これらは、被覆性をよくするために、化学蒸着堆積法（ＣＶＤ）などにより、成膜することが望ましい。

絶縁層７は、通常のフォトレジストを用いるドライエッチング法などにより、所望の形状にすることができる。ただし、薄膜抵抗61〜66と引出し電極層８との結合を確保するために、入力端子側バイアスライン３１、出力端子側バイアスライン３２、及び補助導体ライン３３〜３５の一部を露出させる必要がある。その他では、上部電極層５よりも小さい面積でかつ上部電極層５上に半田端子部のみを露出させることが、耐湿性向上の観点から好ましい。

次に、引出し電極層８は、上部電極層５同士を連結させて、第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３と第４の可変容量素子Ｃ４、および、第５の可変容量素子Ｃ５と第６の可変容量素子Ｃ６の各々を直列接続するものである。

さらに、第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３と第４の可変容量素子Ｃ４、および、第５の可変容量素子Ｃ５と第６の可変容量素子Ｃ６の各々にまたがる引出し電極層８は、図１に示すように、絶縁層７の外側でそれぞれ補助導体ライン33，34，35と結合している。また、これら引出し電極層８の材料としては、Ａｕ，銅（Ｃｕ）などの低抵抗の金属を用いることが望ましい。また、引出し電極層８は、絶縁層７との密着性をよくするために、Ｔｉ，ニッケル（Ｎｉ）などの密着層を絶縁層７と引出し電極層８との間に介在させてもよい。

また、図４および図５に示すように、引出し電極層８と平面視において重なる上部電極層５ｊ＋１の出力端子側端辺から上部電極層５ｊ＋２の入力端子側端辺までの距離（最大間隔）をＬ２とする。ここで、間隔Ｌ２は、通常ばらつきがあり、番号ｊが違えば違った値をとりうる。言い換えれば間隔Ｌ２は、番号ｊを変数とした分布を持っている。以下、この分布のうち、間隔Ｌ２の最大値を、「最大間隔Ｌ２」又は単に「間隔Ｌ２」という。また、引出し電極層８と上部電極層５とが平面視において重なる部分における、高周波信号伝搬方向Ｐと直交する方向での最小長さをＷ２とする。通常、引出し電極層８は、上部電極層５を全て覆っているので、この最小長さＷ２は、上部電極層５の、高周波信号伝搬方向Ｐと直交する方向での長さとなる。この長さＷ２も、通常ばらつきがあり、番号ｊが違えば違った値をとりうる。言い換えれば長さＷ２は、番号ｊを変数とした分布を持っている。以下、この分布のうち長さＷ２の最小値を、「最小長さＷ２」又は単に「長さＷ２」という。最大間隔Ｌ２を最小長さＷ２より短くするように設計することにより、引出し電極層８の電極の電気抵抗を低減することができる。

いままで説明した最小長さＷ１，Ｗ２，Ｗ３は、引出し電極層８と上部電極層５とが平面視において重なる部分における、高周波信号伝搬方向Ｐと直交する方向での最小長さである。ともに、同じ言葉で定義されている。したがって、Ｗ１＝Ｗ２＝Ｗ３が成立する。

次に、保護層９をフォトリソグラフィで形成する。保護層９は、各可変容量素子を外部から機械的に保護するほか、薬品等による汚染からの化学的な保護も可能である。また、保護層９の形成時には、半田端子部111，112を露出するようにする。保護層９の材料としては、耐熱性が高く、段差に対する被覆性が優れたものがよく、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂などを用いるとよい。

半田拡散防止層10は、半田端子形成の際のリフローや実装の際に、半田の電極への拡散を防止するためにスパッタにより形成する。この材料としては半田との反応速度が遅いためＮｉが好適である。また、半田拡散防止層10の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ，Ｃｕなどを0.1μｍ程度の厚みに形成してもよい。

最後に、半田端子部111，112を形成する。これは、実装を容易にするために形成する。すなわち、半田ペーストを印刷後、リフローを行なうことにより形成する。

以上述べた可変容量薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ７が高周波的には（高周波信号から見て）直列接続される。すなわち、上述した高周波領域では図７に示すように可変容量素子Ｃ１〜Ｃ７が直列接続される。また、各可変容量素子Ｃ１〜Ｃ７は、主として薄膜抵抗61〜66で設定される抵抗値を有するバイアスラインで接続されることにより、直流的（直流信号から見た場合）には並列接続されている。すなわち、直流を含む低周波領域では、図８に示したように、可変容量素子Ｃ１〜Ｃ７が並列接続されることになる。

また、窒化タンタルを含有し、且つ比抵抗が10^−３Ωｃｍ以上の薄膜抵抗61〜66を用いることにより、薄膜抵抗61〜66のアスペクト比を低減して素子の小型化を実現している。さらには、入力端子側バイアスライン３１、出力端子側バイアスライン32、及び補助導体ライン33〜35を支持基板１上に直接形成することにより、素子を構成する層の数の低減を実現している。

また、上述の可変容量薄膜コンデンサ素子は、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いたり、この共振回路を結合する容量結合コンデンサとして用いることができる。これにより、可変容量薄膜コンデンサの下部電極層２、上部電極層５または引出し電極層８を利用してインダクタを同時に形成したり、支持基板１の余白領域（可変容量薄膜コンデンサが形成されていない領域）にその他の共振回路を形成して、可変容量薄膜コンデンサを電圧制御型高周波共振回路部品に用いることができる。さらに、可変容量薄膜コンデンサを、前記した共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品に適用することができる。

かくして、本発明の可変容量薄膜コンデンサによれば、直列接続した可変容量薄膜コンデンサにおいて、下部電極層２と重なる第ｊの上部電極層５ｊの出力電極側端辺から第ｊ＋１の上部電極層５ｊ＋１の入力電極側端辺までの距離（最大間隔）Ｌ１を、引出し電極層８上部電極層５が平面視で重なる部分における入力端子11と出力端子12を結ぶ方向（左右方向）と平面視で直交する方向で最小長さＷ１より短くすることにより、下部電極層２における高周波伝搬路の断面積に対して最大間隔Ｌ１を短く設計することができ、電気抵抗が小さくなる。したがって電気抵抗Ｒが小さくなり、Ｑ値の大きな可変容量薄膜コンデンサおよびそれを用いた電子部品を実現できる。

また、直列接続した可変容量薄膜コンデンサにおいて、引出し電極層８と平面視で重なる第ｊ＋１の上部電極層５ｊ＋１の出力電極側端辺から第ｊ＋２の上部電極層５ｊ＋２の入力電極側端辺までの距離（最大間隔）Ｌ２を、引出し電極層８上部電極層５が平面視で重なる部分における入力端子11と出力端子12を結ぶ方向（左右方向）と平面視で直交する方向で最小長さＷ２を短くすることにより、引出し電極における高周波伝搬路の断面積に対して長さを短く設計することができ、電気抵抗が小さくなる。したがって電気抵抗Ｒが小さくなり、Ｑ値の大きな可変容量薄膜コンデンサおよびそれを用いた電子部品を実現できる。

さらに、いずれかの上部電極層５の入力電極側端辺から出力電極側端辺までの最大長さＬ３を、入力端子11と出力端子12を結ぶ方向（左右方向）と平面視で直交する方向の最小長さＷ３を短くすることにより、入力端子11と出力端子12の間の距離を小さく設計することができ、可変容量薄膜コンデンサの寸法を小さくでき、小型の可変容量薄膜コンデンサおよびそれを用いた電子部品を提供できる。

また、薄膜誘電体層４が（Ｂａ_ｘ，Ｓｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３−ｚからなるため、可変容量素子の容量変化率が大きく損失が小さい可変容量コンデンサを作製することができる。

また、入力端子11は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されており、これにより、素子構造が簡略化される。

また、本発明の可変容量薄膜コンデンサは、少なくとも前記バイアスラインを被覆し、且つ窒化ケイ素および酸化ケイ素の少なくとも１種類よりなる保護層９を有しており、これにより、薄膜抵抗が酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、さらには耐湿性も確保でき、ひいては信頼性の向上した可変容量薄膜コンデンサおよびそれを用いた電子部品を提供できる。

さらに、高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路同士を結合する手段として前記可変容量薄膜コンデンサを用いることにより、高周波的には直列接続され、直流的には並列接続された、可変容量薄膜コンデンサを用いて共振器を作製することにより、波形歪，相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である高周波部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ，電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、可変容量薄膜コンデンサを用いることにより、波形歪，相互変調歪みノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ，アンテナ共用器を作製することができる。

上述した薄膜コンデンサは、図12に示すように、薄膜コンデンサの複数列を、前記左右方向に対し平面視で直交する方向に並列接続して薄膜コンデンサアレイに構成することができる。さらに、図13に示すように、前記複数列の薄膜コンデンサ間で、下部電極層２を共通にしてもよい。

図12および図13の薄膜コンデンサアレイでは、いずれも上部電極層５を前記左右方向と平面視で直交する方向に並列接続しているが、上部電極層５を離間させる距離として150±100μｍ（50μｍ以上250μｍ以下）が好ましい。なぜなら、この距離が50μｍ未満であれば、任意の下部電極層２および引出し電極層８において、それぞれ前記左右方向に並ぶ２つの容量形成部間を流れる電流の集中を緩和できず電極の電気抵抗が増加しＱ値が減少するからであり、一方、この距離が250μｍより長くなれば、電極の電気抵抗の減少が飽和し効果が見られないことに加え、薄膜コンデンサアレイのチップサイズが大きくなるからである。また、前記左右方向と平面視で直交する方向において、下部電極層２の端部から最も近い上部電極層５の端部までの距離は50μｍより短いことが好ましい。なぜなら、任意の下部電極層２および引出し電極層８において、それぞれ前記左右方向に並ぶ２つの容量形成部間を流れる一部の電流経路として下部電極層２および引出し電極層８の端部に流れる経路があるが、前記左右方向と平面視で直交する方向において、下部電極層の端部から最も近い上部電極層５の端部までの距離が50μｍより短い場合、この電流経路が長くなり表皮電極抵抗が増加しＱ値が減少するからである。

このように、薄膜コンデンサの複数列を、前記左右方向に対し平面視で直交する方向に並列接続することにより、電極の抵抗値を低減し容量値を増加させることができ、高いＱ値の薄膜コンデンサアレイを得ることができる。また特に、図13に示す薄膜コンデンサアレイでは、前記複数列の薄膜コンデンサ間で、下部電極層２および引出し電極層８を共通にすることにより、さらなる小型化を実現できる。さらに、下部電極２および引出し電極層８を共通としているので電流の集中を緩和でき、より低抵抗な薄膜コンデンサアレイを得ることが期待できる。

次に、本発明をより具体化した実施例について説明する。

まず、支持基板１としてサファイアのＲ基板を用い、この支持基板１上に下部電極層２の材料として用いるＰｔを、基板温度を約500℃にしてスパッタ法により成膜した。また、薄膜誘電体層４は（Ｂａ_0.5Ｓｒ_0.5）ＴｉＯ_３からなるターゲットを用い、基板温度は約800℃、成膜時間は15分で成膜した。なお、薄膜誘電体層４の成膜開始前に、Ｐｔの下部電極層２を平坦化するためのアニールを約800℃で15分間保持することにより行なった。薄膜誘電体層４の上に、下部にＰｔ電極層，上部にＡｕ電極層の２層構造からなる上部電極層５を成膜した。これらは、同一チャンバー内で大気開放せずに順次成膜した。

次に、フォトレジストを塗布し、フォトリソグラフィの手法により形成したフォトレジスト層を所定の形状にパターニング加工した後、ＥＣＲ（Electron Cycltoron Resonance）装置により上部電極層５を所定形状にエッチングした。その後、同様に薄膜誘電体層４、下部電極層２を所定形状にエッチングした。ここで、下部電極層２の形状は、導体ライン31〜35を含むものとした。

次に、薄膜抵抗61〜66として、窒化タンタルをスパッタ法にて約100℃で成膜した。このスパッタ後、フォトレジスト層をフォトリソグラフィの手法により所定の形状にした後、ＲＩＥ装置を用いてエッチングを行ない、フォトレジスト層を除去した。薄膜抵抗のアスペクト比は全て20とした。

次に、絶縁層７として、ＳｉＯ_２膜をＴＥＯＳ（テトラエトキシシラン）ガスを原料とするＣＶＤ装置により成膜した。フォトレジスト層を加工した後、ＲＩＥにより所定の形状にエッチングを行なった。

次に、引出し電極層８として、ＮｉおよびＡｕをスパッタにて順次積層して成膜し、所定の形状にパターニング加工を施した。

最後に、保護層９、半田拡散防止層10、半田端子部111，112を順次形成した。保護層９にはポリイミド樹脂を、半田拡散防止層10にはＮｉをそれぞれ用いた。
ここで、下部電極層２における第ｊの上部電極層５ｊの出力電極側端辺から第ｊ＋１の上部電極層５ｊ＋１の入力電極側端辺までの距離（最大間隔）Ｌ１は40μｍ、引出し電極層８と上部電極層５が平面視において重なる部分での、入力端子11と出力端子12を結ぶ方向（高周波信号が入力端子から出力端子へ伝搬する一定方向、すなわち左右方向）に対し平面視で直交する方向における最小長さＷ１は50μｍであり、引出し電極層８における第ｊ＋１の上部電極層５ｊ＋１の出力電極側端辺から第ｊ＋２の上部電極層５ｊ＋２の入力電極側端辺までの距離（最大間隔）Ｌ２は40μｍ、引出し電極層と上部電極層が平面視で重なる部分において入力端子と出力端子を結ぶ方向と平面視で直交する方向における最小長さＷ２は50μｍであった。また、上部電極層の入力電極側端辺から出力電極側端辺までの距離Ｌ３は10μｍ、入力端子と出力端子を結ぶ方向と平面視で直交する方向の最小長さＷ３は50μｍであった。

このようにして得られた可変容量薄膜コンデンサ素子を、インピーダンスアナライザ（アジレント社製、型番HP4991A）により測定した結果を図９に示す。図９は実施例の測定結果であり、抵抗，Ｑ値の周波数依存性を示している。測定周波数２ＧＨｚにおける電極の電気抵抗は0.73Ω、Ｑ値は113であった。また、チップサイズは平面視で1.0ｍｍ×0.5ｍｍとした。

次に、比較例として電磁界シミュレーターＨＦＳＳ（High-Frequency Structure Simulator：アンソフト社製Ver8.5）を用い、シミュレーションを行なった結果を示す。図10は本発明の設計を用いたモデルであり、図11はその拡大図である。支持基板101上に下部電極層102を配置し、その上に薄膜誘電体層104、引出し電極層108、空気層100を配置した。ここで空気層100を配置したのは、保護膜シミュレーションモデルを単純化させるため薄膜抵抗、保護層、半田拡散防止層、半田端子を省略し空気層としたためである。

シミュレーションに用いたモデルの設計値と測定結果を表１に示す。ここで、試料No.１はＬ１＝20μｍ，Ｗ１＝40μｍ，Ｌ２＝20μｍ，Ｗ２＝40μｍのモデルである。試料No.２はＬ１を60μｍに変更したモデル、No.３は、Ｌ１＝20μｍとし、Ｌ２＝60μｍに変更したモデルである。

計算に用いた周波数は２ＧＨｚとした。計算結果から抵抗値ＲとＱ値を比較した結果を表１に示す。Ｌ１＞Ｗ１の試料No.２は、試料No.１と比較して、抵抗Ｒは0.12Ω増加し、Ｑ値は42減少している。また、No.１とNo.３とを比較すると、Ｌ２＞Ｗ２の試料No.３は、試料No.１と比較して、抵抗Ｒは0.09Ω増加し、Ｑ値は29減少している。

表２はＬ３，Ｗ３の関係とチップサイズの関係を示している。試料No.４はＬ３＝10μｍ，Ｗ３＝50μｍのモデルである。試料No.５はＬ３を50μｍに、Ｗ３を10μｍに変更したモデルである。

Ｌ３＞Ｗ３の試料No.５は、Ｌ３＜Ｗ３の試料No.４と比較すると、チップサイズは面積比1.3倍の大きさになる。つまり、Ｌ３＜Ｗ３とすることによりチップサイズを小型化することができる。

また、図13に示したように、容量形成部を高周波信号伝搬方向Ｐと平面視で直交する方向に２つ並列接続し、下部電極層２を共通としたモデルに対してＨＦＳＳでシミュレーションを行った結果、本発明では、上部電極層５の間隔を150μｍ離間させ配置すると、容量値が2.0ｐＦ、電極（全ての電極層）の電気抵抗が0.44Ω、Ｑ値が89であった。
一方、比較例として並列接続しないモデルでは、容量値が1.0ｐＦ、電極の電気抵抗が0.93Ω、Ｑ値が90であった。また、この比較例のモデルの上部電極層５の平面形状を高周波信号伝搬方向Ｐと平面視で直交する方向に２倍に拡大すると、容量値が2.0ｐＦ、電極の電気抵抗が0.64Ω、Ｑ値が54であった。

したがって、上部電極層５の形状を高周波信号伝搬方向Ｐと直交する方向に２倍に拡大し容量値を1.0ｐＦから2.0ｐＦに増加させると、電極の電気抵抗は0.64ΩとなりＱ値が89から54に減少した。これにより、電極の電気抵抗が0.2Ω改善され0.44Ωに、Ｑ値が35増加して89にすることができ、1.0ｐＦと同程度のＱ値を得ることができた。

以上のシミュレーション結果と実際に作製した本発明の実施例により、電極の電気抵抗が低減しＱ値を増加させることができ、同時にチップサイズの小型化も可能な可変容量薄膜キャパシタが製作することができることが判明した。

本発明の薄膜コンデンサの実施形態の一例を模式的に示す平面図である。 本発明の薄膜コンデンサの作製途中段階の一例を模式的に示す平面図である。 図１のＡ−Ａ’線断面図である。 図１の要部拡大平面図である。 図３の要部拡大断面図である。 本発明の薄膜コンデンサの概略回路図である。 本発明の薄膜コンデンサの高周波領域における等価回路図である。 本発明の薄膜コンデンサの低周波（直流を含む）領域における等価回路図である。 本発明の薄膜コンデンサの抵抗値およびＱ値の周波数特性図である。 本発明の薄膜コンデンサの設計値を用いたシミュレーションモデルを模式的に示す斜視図である。 図10の要部拡大図である。 本発明の薄膜コンデンサアレイの実施形態の一例を模式的に示す平面図である。 本発明の他の薄膜コンデンサアレイの実施形態の一例を模式的に示す平面図である。

符号の説明

１，101：支持基板
２，102：下部電極層
31：入力端子側バイアスライン
32：出力端子側バイアスライン
33，34，35：補助導体ライン
４，104：薄膜誘電体層（誘電体層）
５：上部電極層
61，62，63，64，65，66：薄膜抵抗
７：絶縁体層
８，108：引出し電極層
９：保護層
10：半田拡散防止層
111、112：半田端子部
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃｊ、Ｃｊ＋１、Ｃｊ＋２：可変容量素子
100：空気層

Claims (10)

1. 支持基板の上に複数の下部電極層を左右方向へ間隔を開けて設けるとともに、前記複数の下部電極層のうち少なくとも１つの下部電極層の上に、誘電体層を介して２つの上部電極層を前記左右方向へ間隔を開けて設けることにより、前記誘電体層を前記下部電極層と前記上部電極層とで挟んでなる２つの容量発生部を形成して、前記２つの上部電極層のそれぞれに独立して引出し電極層を設けた薄膜コンデンサであって、前記２つの上部電極層の間の前記左右方向の最大間隔Ｌ１は、前記上部電極層と前記引出し電極層とが平面視で重なり合う領域における前記左右方向に対し平面視で直交する方向の最小長さＷ１より短いことを特徴とする薄膜コンデンサ。
2. 支持基板の上に複数の下部電極層を左右方向へ間隔を開けて設けるとともに、前記複数の下部電極層のうち隣合う２つの下部電極層のそれぞれの上に、誘電体層を介して上部電極層を設けることにより、前記誘電体層を前記下部電極層と前記上部電極層とで挟んでなる２つの容量発生部を前記左右方向に並べて形成して、前記２つの容量発生部の前記上部電極層同士を引出し電極層で接続した薄膜コンデンサであって、前記２つの容量発生部の隣合う上部電極層間の前記左右方向の最大間隔Ｌ２は、前記上部電極層と前記引出し電極層とが平面視で重なり合う領域における前記左右方向に対し平面視で直交する方向の最小長さＷ２より短いことを特徴とする薄膜コンデンサ。
3. 支持基板の上に複数の下部電極層を左右方向に並べて設けるとともに、前記複数の下部電極層のうち少なくとも１つの下部電極層の上に、誘電体層と上部電極層とを順次積層してなる容量発生部を設け、該容量発生部の前記上部電極層に引出し電極層を設けた薄膜コンデンサであって、前記上部電極層の前記左右方向の最大長さＬ３は、前記上部電極層と前記引出し電極層とが平面視で重なり合う領域における前記左右方向に対し平面視で直交する方向の最小長さＷ３より短いことを特徴とする薄膜コンデンサ。
4. 前記容量発生部は直流バイアス電圧の印加により容量が変化することを特徴とする請求項１乃至３のいずれかに記載の薄膜コンデンサ。
5. 請求項１乃至４のいずれかに記載の薄膜コンデンサの複数列を、前記左右方向に対し平面視で直交する方向に並列接続したことを特徴とする薄膜コンデンサアレイ。
6. 前記複数列の薄膜コンデンサ間で、前記下部電極層を共通にしたことを特徴とする請求項５に記載の薄膜コンデンサアレイ。
7. 請求項１乃至４のいずれかに記載の薄膜コンデンサを、共振回路の容量素子として用いたことを特徴とする電子部品。
8. 請求項６または７に記載の薄膜コンデンサアレイを、共振回路の容量素子として用いたことを特徴とする電子部品。
9. 請求項１乃至４のいずれかに記載の薄膜コンデンサを、複数の共振回路同士を接続する容量素子として用いたことを特徴とする電子部品。
10. 請求項６または７に記載の薄膜コンデンサアレイを、複数の共振回路同士を接続する容量素子として用いたことを特徴とする電子部品。

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