JP2005197739A - デュアルゲートの形成方法 - Google Patents

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Abstract

【課題】 ダマシンゲートＣＭＯＳ工程で高誘電率の物質を適用するデュアルゲートの形成方法に関する。
【解決手段】 半導体基板上に素子分離膜を形成する段階と；前記基板に第１ゲート酸化膜を形成する段階と；前記基板を１次熱処理する段階と；前記第１ゲート酸化膜をパターニングする段階と；前記基板に第２ゲート酸化膜を形成して厚いゲート酸化物と薄いゲート酸化物を形成する段階と；前記基板にポーリを蒸着してパターニングしてゲートを形成する段階と；前記ゲートの側壁にサイドウォールスペーサを形成する段階と；前記ゲート両側下部にソース／ドレーン領域を形成する段階と；前記ポーリをとり除く段階と；前記薄いゲート酸化物をとり除く段階と；前記基板に高誘電率の物質を蒸着して第２次熱処理する段階と；ゲート用ポーリを蒸着する段階とからなる。
【選択図】 図１１

Description

本発明は、デュアルゲートの形成方法に関し、より詳しくはダマシンゲートＣＭＯＳ（Ｄａｍａｓｃｅｎｅ ｇａｔｅ ＣＭＯＳＦＥＴｓ）工程で高誘電率の物質（Ｈｉｇｈ ｋ ｉｎｓｕｌａｔｏｒ）を適用するデュアルゲートの形成方法に関する。
従来のダマシンゲートＣＭＯＳで高誘電率の物質は熱的に安定しなければならないので熱の消耗費用（Ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を減らすことが重要である。従って、ソース／ドレーン形成の時に使われるアニーリング（Ａｎｎｅａｌｉｎｇ）をした後に、ゲート酸化物（Ｇａｔｅ ｏｘｉｄｅ）工程を進行するためにダマシンゲート工程を適用した。
図１は、従来技術による熱の消耗費用を減らすための方法の工程断面図である。
先ず、素子分離膜（ＳＴＩ：Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）１７０、半導体基板１００を形成する。デュアルゲート酸化物である厚いゲート酸化物１８０と薄いゲート酸化物１９０を蒸着した後、ダミーポリ（Ｄｕｍｍｙ ｐｏｌｙ）を蒸着する。以後ゲートパターニングを現象した後、ダミーゲートポリ（Ｄｕｍｍｙ ｇａｔｅ ｐｏｌｙ）１２０蝕刻をした後、ＮＭＯＳとＰＭＯＳの低ドーピングドレーン（ＬＤＤ：Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）イオン注入１３０を行う。
そして、窒化物（Ｎｉｔｒｉｄｅ）を願う厚さ位蒸着させた後蝕刻して、サイドウォール１６０を製作する。前記サイドウォール１６０を形成した後、ソース／ドレーン領域１４０を形成するためにペトニングを行ってイオン注入を行う。イオン注入後ソース／ドレーン領域１４０の活性化のためにアニーリング工程を行う。
以後ダマシン工程（Ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓ）で平坦化の後、ダミーポリとゲート酸化物をとり除いて、また、高誘電率の物質を蒸着した後、ポリゲート１２０を蒸着して平坦化した後、シリサイド（Ｓｉｌｉｃｉｄｅ）１７０をゲートの上部とソース／ドレーン領域１４０に形成するようになる。
従来技術である大韓民国公開特許第２００３−００６１７９１号をよく見ると、ダマシンデュアルゲート型トランジスター及び関連する製造方法において、完全平面のダマシンデュアルゲート型トランジスターの構造は新規した自分の整列式超段階型レットログレイドボディー（Ｓｅｌｆ−ａｌｉｇｎｅｄ、ｈｙｐｅｒ−ａｂｒｕｐｔ ｒｅｔｒｏｇｒａｄｅ ｂｏｄｙ）及びゼロ−寄生エンドウォールゲートボディー接続（Ｚｅｒｏ−ｐａｒａｓｉｔｉｃ、ｅｎｄｗａｌｌ ｇａｔｅ−ｂｏｄｙ ｃｏｎｎｅｃｔｉｏｎ）を持つ。前記構造は集積度の増加を提供して超電力を利用することができるようにする。前記方法では、また４端子及び動的スレッショールド（Ｄｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ）ＭＯＳＦＥＴ装置を同時に製造することができるダマシンデュアルゲート型トランジスター及びその関連する製造方法に関するのである。
しかしながら、前記ような従来の技術はダマシンゲート工程で高誘電率の物質を適用してデュアルゲート酸化物を形成する方法がなくて、入／出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域のトランジスターを高い電圧（Ｈｉｇｈ ｖｏｌｔａｇｅ）へ持って行きにくい問題点がある。
従って、本発明は、前述した従来の問題点を解決するために案出されたものであり、ダマシンゲートＣＭＯＳ工程で薄いゲート酸化物領域の高誘電率の物質をソース／ドレーンをアニーリングした後、酸化させるによって熱の消耗費用を安定的に行って最適の素子特性を得ることができ、厚いゲート酸化物領域に高い電圧トランジスターの製作が可能なので、入／出力回路の製作を容易にするデュアルゲートの形成方法を提供するに本発明の目的がある。
本発明の前記目的は、第１ゲート酸化膜を基板に成長させる段階と；第１ゲート酸化膜に対して熱処理を遂行する段階と；半導体基板の上部が露出するまで前記第１ゲート酸化膜の所定の部分をとり除く段階と；薄い酸化膜に使われる第２ゲート酸化膜を露出した基板に形成して、第１ゲート酸化膜を厚い酸化膜に使う段階と；半導体基板の全面にポリシリコンを蒸着してフォトリソグラフィ工程と蝕刻工程を通じてダミーゲートを形成する段階と；サイドウォール・スペーサを前記ダミーゲートの側壁に形成する段階と；前記ダミーゲートの周辺にソース／ドレーン領域を形成する段階と；前記ダミーゲートと第２ゲート酸化膜をとり除く段階と；第２ゲート酸化膜をとり除いた所に絶縁膜を形成する段階と；前記ダミーゲートが除去された所にポリシリコンを満たす段階と；ゲート電極が露出するまで構造物を平坦化させる段階とを含むことを特徴とするデュアルゲートの形成方法によって逹成される。
本発明のデュアルゲートの形成方法は、ダマシンゲート工程でデュアルゲート酸化物を形成し、薄いゲート酸化物領域の高誘電率の物質をソース／ドレーンアニーリングした後、酸化させるによって熱の消耗費用を安定的に行って最適の素子特性を得ることができ、厚いゲート酸化物領域に高い電圧トランジスターの製作が可能なので、入／出力回路の製作が容易であるという効果がある。
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
先ず、図２に示されたように、素子分離膜２２０を基板２１０に形成する。次に、ＰウェルまたはＮウェルを作るためにイオン注入工程を遂行する。厚いゲート酸化膜２００を半導体基板２１０の全面に成長させる。次に、結果物に対して１次熱処理工程を遂行する。望ましくは、一次熱処理工程は窒素雰囲気で遂行して、窒素を厚いゲート酸化膜２００に浸透させる。一般的なフォトリソグラフィ工程を通じてフォトレジストパターン２３０を第１ゲート領域Ａにある厚いゲート酸化膜２００に形成する。
次に、図３に示されたように、第２ゲート領域Ｂにある厚いゲート酸化膜２００を前記フォトレジストパターン２３０を利用して蝕刻する。次に、第１ゲート領域Ａにあるフォトレジストパターンをとり除く。
次に、図４に示されたように、薄いゲート酸化膜２４０を第２ゲート領域Ｂの基板に成長させる。同時に、第１ゲート領域Ａにある厚いゲート酸化膜２００は更に厚くなる。
次に、図５に示されたように、ダミーゲートを形成するためのポリシリコン層３００が基板の全面に形成される。
次に、図６に示されたように、フォトリソグラフィ工程によってフォトレジストパターンを形成した後、所定の蝕刻工程を通じてダミーゲートを第１ゲート領域Ａと第２ゲート領域Ｂにそれぞれ形成する。次に、前記フォトレジストパターンをとり除く。次に、低濃度イオンを基板に注入してＬＤＤ構造４２０を形成する。次に、窒化物で構成された側壁スペーサ４００を第１ゲート領域Ａと第２ゲート領域Ｂのゲートたちの側壁に形成する。次に、高濃度イオンを注入してソース／ドレーン領域４１０をダミーゲートたちの周辺の基板に形成して、前記ダミーゲートとスペーサ４００はイオン注入のマスクに使われる。次に、ＬＤＤ構造４２０とソース／ドレーン構造４１０にあるイオンの拡散を調節するために第２熱処理が遂行されて、望ましくは約８００℃で遂行される。
次に、図７に示されたように、第１ゲート領域Ａと第２ゲート領域Ｂにあるポリシリコンで作われたダミーゲートをとり除く。
図８に示されたように、第２ゲート領域Ｂにある薄いゲート酸化膜２４０をすべて除去する。前記薄いゲート酸化膜２４０がすべて除去された後にでも、第１ゲート領域Ａの厚いゲート酸化膜２００はまだ残っている。次に、洗浄工程を遂行して構造にある残余物をとり除く。
図９に示されたように、絶縁膜５００が第２ゲート領域Ｂの側壁の間に形成される。絶縁膜４００はシリコン酸化物で構成されている。一方、前記絶縁膜は高誘電率を持つＴａＯ５、ＴｉＯ２、ＩＴＯの中に一つを選択して形成する。この場合、３番目の熱処理工程が遂行されることができるし、望ましくは６００℃以下で遂行される。二つの場合において皆、前記絶縁膜５００は望ましくは厚い酸化膜２００より厚さが薄いとかあるいは同じではなければならない。
図１０に示されたように、デュアルゲート電極を形成するためのポリシリコン６００がダミーゲートが除去された所に満たされる。ライナー窒化膜６２０が結果の構造物の全面に蒸着される。次に、ＰＤＭ６１０がライナー窒化膜６２０の全面に蒸着される。次に、ゲート電極のポリシリコンが露出するまで、ＣＭＰ工程７００が遂行される。ＰＤＭ６１０とライナー窒化膜６２０を湿式蝕刻でとり除く。この時スペーサに形成されたライナー窒化膜６２０は残る。
図１１に示されたように、シリサイド膜６３０が第１ゲート領域Ａと第２ゲート領域ＢにあるＬＤＤ構造を持つソース／ドレーン領域とデュアルゲート電極の上部に形成される。
従来技術による熱の消耗費用を減らすための方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。 本発明によるデュアルゲートの形成方法の工程断面図である。
符号の説明
１５０ 素子分離膜
１６０ サイドウォール
１８０ 厚いゲート酸化物
１９０ 薄いゲート酸化物

Claims (8)

  1. デュアルゲートの形成方法において、
    第１ゲート酸化膜を基板に成長させる段階と；
    第１ゲート酸化膜に対して熱処理を遂行する段階と；
    半導体基板の上部が露出するまで前記第１ゲート酸化膜の所定の部分をとり除く段階と；
    薄い酸化膜に使われる第２ゲート酸化膜を露出した基板に形成して、第１ゲート酸化膜を厚い酸化膜に使う段階と；
    半導体基板の全面にポリシリコンを蒸着してフォトリソグラフィ工程と蝕刻工程を通じてダミーゲートを形成する段階と；
    サイドウォール・スペーサを前記ダミーゲートの側壁に形成する段階と；
    前記ダミーゲートの周辺にソース／ドレーン領域を形成する段階と；
    前記ダミーゲートと第２ゲート酸化膜をとり除く段階と；
    第２ゲート酸化膜をとり除いた所に絶縁膜を形成する段階と；
    前記ダミーゲートが除去された所にポリシリコンを満たす段階と；
    ゲート電極が露出するまで構造物を平坦化させる段階と；
    を含むことを特徴とするデュアルゲートの形成方法。
  2. 前記第１ゲート酸化膜に対する熱処理は、窒素雰囲気で遂行されることを特徴とする請求項１に記載のデュアルゲートの形成方法。
  3. 前記第２ゲート酸化膜が除去される時に第１ゲート酸化膜の所定の厚さが除去されることを特徴とする請求項１に記載のデュアルゲートの形成方法。
  4. 前記絶縁膜は、シリコン酸化物または高誘電率を持つ物質で構成されることを特徴とする請求項１に記載のデュアルゲートの形成方法。
  5. 前記高誘電率を持つ物質は、ＴａＯ５、ＴｉＯ２、またはＩＴＯの中で選択された物質に形成されたことを特徴とする請求項４に記載のデュアルゲートの形成方法。
  6. 前記絶縁膜の厚さは、第１ゲート酸化膜と同じであることを特徴とする請求項１に記載のデュアルゲートの形成方法。
  7. 前記絶縁膜に対する熱処理は、６００℃で遂行することを特徴とする請求項１に記載のデュアルゲートの形成方法。
  8. 前記構造物は、ＣＭＰによって平坦化することを特徴とする請求項１に記載のデュアルゲートの形成方法。
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