JP2005191212A - 半導体装置及びその作製方法 - Google Patents
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Abstract
【解決手段】 本発明に係る半導体装置の作製方法は、基板上に形成された半導体層3a,3bと、半導体層3a,3bそれぞれの上に形成された第1の絶縁膜4と、前記半導体層3b上に前記第1の絶縁膜4を介して形成された第2の絶縁膜5と、前記第2の絶縁膜5上に形成された第3の絶縁膜6と、を具備し、前記半導体層3a上に形成された前記第1の絶縁膜4が第1のゲート絶縁膜を構成し、前記半導体層3b上に形成された前記第1乃至第3の絶縁膜4〜6が第2のゲート絶縁膜を構成することを特徴とする。
【選択図】 図1
Description
また、本発明の他の目的は、不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法を提供することにある。
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1乃至第3の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする。
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1乃至第3の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1乃至第3の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする。
前記第1の半導体層に形成された第1の高濃度不純物領域と、
前記第1の半導体層に形成され、前記第1の高濃度不純物領域の内側に形成された第1の低濃度不純物領域と、
前記基板上に形成された第2の半導体層と、
前記第2の半導体層に形成された第2の高濃度不純物領域と、
前記第2の半導体層に形成され、前記第2の高濃度不純物領域の内側に形成された第2の低濃度不純物領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1乃至第3の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1乃至第3の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする。
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1及び第2の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする。
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1及び第2の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1及び第2の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする。
前記第1の半導体層に形成された第1の高濃度不純物領域と、
前記第1の半導体層に形成され、前記第1の高濃度不純物領域の内側に形成された第1の低濃度不純物領域と、
前記基板上に形成された第2の半導体層と、
前記第2の半導体層に形成された第2の高濃度不純物領域と、
前記第2の半導体層に形成され、前記第2の高濃度不純物領域の内側に形成された第2の低濃度不純物領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1及び第2の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1及び第2の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成することを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成することを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第1の半導体層上、前記第2のゲート電極及び該第2のゲート電極の周囲を覆うレジストマスクを形成し、
前記レジストマスクをマスクとして前記第2の半導体層に第1の不純物を前記第2のゲート絶縁膜を介してドーピングし、
前記レジストマスクを除去し、
前記第1のゲート電極及び前記第2のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に第2の不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第1の半導体層上を覆う第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第2のゲート電極をマスクとして前記第2の半導体層に第1の不純物を前記第2のゲート絶縁膜及び前記第1の導電膜の露出部分を介してドーピングし、
前記第1のレジストマスクを除去し、
前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第2のレジストマスクを形成し、
前記第2のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に第2の不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2の半導体層上を覆うように第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層に不純物を前記第1の導電膜の露出部分及び前記第1のゲート絶縁膜を介してドーピングすることを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成することを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成することを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする。
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2の半導体層上を覆うように第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層に不純物を前記第1の導電膜の露出部分及び前記第1のゲート絶縁膜を介してドーピングすることを特徴とする。
(実施の形態1)
図1乃至図4は、本発明の実施の形態1による半導体装置の作製方法を示す断面図である。
図5(A),(B)は、本発明の実施の形態2による半導体装置の作製方法を示す断面図であり、図1乃至図4と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図6(A)〜(C)は、本発明の実施の形態3による半導体装置の作製方法を示す断面図であり、図1乃至図4と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図7及び図8は、本発明の実施の形態4による半導体装置の作製方法を示す断面図であり、図1乃至図4と同一部分には同一符号を付す。
図9(A),(B)は、本発明の実施の形態5による半導体装置の作製方法を示す断面図であり、図1乃至図4と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図10(A)〜(C)は、本発明の実施の形態6による半導体装置の作製方法を示す断面図であり、図1乃至図4と同一部分には同一符号を付し、異なる部分についてのみ説明する。
3a,3b,32a,32b,102,103…半導体層(活性層)
4,104…第1の絶縁膜
5,105…第2の絶縁膜
6…第3の絶縁膜
7…レジストマスク
8,8a,106…第1の導電膜
9,9a,9b,107…第2の導電膜
10…レジストマスク
8,108…第1のゲート電極
9,109…第2の絶縁膜
10…レジストマスク
11…第1のゲート電極
12…第2のゲート電極
13,14,21,22,33〜36…高濃度不純物領域(ソース及びドレイン領域)
15,16,37〜40…低濃度不純物領域(LDD領域)
17,18…第1の低濃度不純物領域
19,20…第2の低濃度不純物領域
23〜29…レジストマスク
30,31…ゲート電極
41…層間絶縁膜
Claims (34)
- 基板上に形成された第1の半導体層と、
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1乃至第3の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする半導体装置。 - 基板上に形成された第1の半導体層と、
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1乃至第3の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1乃至第3の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする半導体装置。 - 基板上に形成された第1の半導体層と、
前記第1の半導体層に形成された第1の高濃度不純物領域と、
前記第1の半導体層に形成され、前記第1の高濃度不純物領域の内側に形成された第1の低濃度不純物領域と、
前記基板上に形成された第2の半導体層と、
前記第2の半導体層に形成された第2の高濃度不純物領域と、
前記第2の半導体層に形成され、前記第2の高濃度不純物領域の内側に形成された第2の低濃度不純物領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1乃至第3の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1乃至第3の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする半導体装置。 - 請求項1乃至3のいずれか一項において、前記第1の絶縁膜と前記第2の絶縁膜はエッチングレートが異なり、前記第2の絶縁膜と前記第3の絶縁膜はエッチングレートが異なることを特徴とする半導体装置。
- 請求項1乃至4のいずれか一項において、前記第1の絶縁膜がSiON膜からなり、前記第2の絶縁膜がSiN膜からなり、前記第3の絶縁膜がSiON膜からなることを特徴とする半導体装置。
- 基板上に形成された第1の半導体層と、
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1及び第2の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする半導体装置。 - 基板上に形成された第1の半導体層と、
前記基板上に形成された第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1及び第2の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1及び第2の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする半導体装置。 - 基板上に形成された第1の半導体層と、
前記第1の半導体層に形成された第1の高濃度不純物領域と、
前記第1の半導体層に形成され、前記第1の高濃度不純物領域の内側に形成された第1の低濃度不純物領域と、
前記基板上に形成された第2の半導体層と、
前記第2の半導体層に形成された第2の高濃度不純物領域と、
前記第2の半導体層に形成され、前記第2の高濃度不純物領域の内側に形成された第2の低濃度不純物領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上に形成された第1の絶縁膜と、
前記第2の半導体層上に前記第1の絶縁膜を介して形成された第2の絶縁膜と、
前記第1の半導体層上に前記第1の絶縁膜を介して形成され、第1の導電膜及び第2の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極と、
前記第2の半導体層上に前記第1及び第2の絶縁膜を介して形成され、前記第1の導電膜及び前記第2の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極と、
を具備し、
前記第1の半導体層上に形成された前記第1の絶縁膜が第1のゲート絶縁膜を構成し、
前記第2の半導体層上に形成された前記第1及び第2の絶縁膜が第2のゲート絶縁膜を構成することを特徴とする半導体装置。 - 請求項3又は8において、前記第2の低濃度不純物領域は、前記第2の高濃度不純物領域側と前記第2の半導体層のチャネル形成領域側とに分けられた2つの不純物濃度領域からなり、前記第2の高濃度不純物領域側の不純物濃度領域が前記第2の半導体層のチャネル形成領域側の不純物濃度領域より不純物濃度が高くなっていることを特徴とする半導体装置。
- 請求項6乃至9のいずれか一項において、前記第1の絶縁膜と前記第2の絶縁膜はエッチングレートが異なることを特徴とする半導体装置。
- 請求項6乃至10のいずれか一項において、前記第1の絶縁膜がSiON膜からなり、前記第2の絶縁膜がSiN膜からなることを特徴とする半導体装置。
- 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成することを特徴とする半導体装置の作製方法。 - 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成することを特徴とする半導体装置の作製方法。 - 請求項13において、前記第1のゲート電極及び前記第2のゲート電極を形成した後に、前記第1のゲート電極及び前記第2のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に不純物を前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 請求項13において、前記第1のゲート電極及び前記第2のゲート電極を形成した後に、前記第1のゲート電極及び前記第2のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 請求項14又は15において、前記第2のゲート絶縁膜を介してドーピングした後、前記第1の半導体層上、前記第2のゲート電極及び該第2のゲート電極の周囲を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記第2の半導体層に不純物を前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第1の半導体層上、前記第2のゲート電極及び該第2のゲート電極の周囲を覆うレジストマスクを形成し、
前記レジストマスクをマスクとして前記第2の半導体層に第1の不純物を前記第2のゲート絶縁膜を介してドーピングし、
前記レジストマスクを除去し、
前記第1のゲート電極及び前記第2のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に第2の不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。 - 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。 - 請求項18において、前記第2のゲート絶縁膜を介してドーピングした後、前記第1のレジストマスクを除去し、前記第1の半導体層上を覆う第2のレジストマスクを形成し、前記第2のレジストマスク及び前記第2のゲート電極をマスクとして前記第2の半導体層に不純物を前記第2のゲート絶縁膜及び前記第1の導電膜の露出部分を介してドーピングすることを特徴とする半導体装置の作製方法。
- 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第1の半導体層上を覆う第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第2のゲート電極をマスクとして前記第2の半導体層に第1の不純物を前記第2のゲート絶縁膜及び前記第1の導電膜の露出部分を介してドーピングし、
前記第1のレジストマスクを除去し、
前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第2のレジストマスクを形成し、
前記第2のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に第2の不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。 - 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第2の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第3の絶縁膜をエッチングし、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜、前記第2の絶縁膜及び前記第3の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2の半導体層上を覆うように第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層に不純物を前記第1の導電膜の露出部分及び前記第1のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。 - 請求項21において、前記第1のゲート絶縁膜を介してドーピングした後に、前記第1のレジストマスクを除去し、前記第1の半導体層上を覆う第2のレジストマスクを形成し、前記第2のレジストマスク及び前記第2のゲート電極をマスクとして前記第2の半導体層に不純物を前記第1の導電膜の露出部分及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 請求項22において、前記第2のゲート絶縁膜を介してドーピングした後に、前記第2のレジストマスクを除去し、前記第1の半導体層上、前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第3のレジストマスクを形成し、前記第3のレジストマスクをマスクとして前記第2の半導体層に不純物を前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 請求項12乃至23のいずれか一項において、前記第1の絶縁膜がSiON膜からなり、前記第2の絶縁膜がSiN膜からなり、前記第3の絶縁膜がSiON膜からなることを特徴とする半導体装置の作製方法。
- 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成することを特徴とする半導体装置の作製方法。 - 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成することを特徴とする半導体装置の作製方法。 - 請求項26において、前記第1のゲート電極及び前記第2のゲート電極を形成した後に、前記第1のゲート電極及び前記第2のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に不純物を前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 請求項27において、前記第2のゲート絶縁膜を介してドーピングした後、前記第1の半導体層上、前記第2のゲート電極及び該第2のゲート電極の周囲を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記第2の半導体層に不純物を前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層及び前記第2の半導体層に不純物を前記第1の導電膜の露出部分、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。 - 請求項29において、前記第2のゲート絶縁膜を介してドーピングした後、前記第1のレジストマスクを除去し、前記第1の半導体層上を覆う第2のレジストマスクを形成し、前記第2のレジストマスク及び前記第2のゲート電極をマスクとして前記第2の半導体層に不純物を前記第2のゲート絶縁膜及び前記第1の導電膜の露出部分を介してドーピングすることを特徴とする半導体装置の作製方法。
- 基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層の上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1の絶縁膜をエッチングストッパーとして前記第1の半導体層上に位置する前記第2の絶縁膜をエッチングすることにより、前記第1の半導体層上に前記第1の絶縁膜からなる第1のゲート絶縁膜を形成すると共に、前記第2の半導体層上に前記第1の絶縁膜及び前記第2の絶縁膜からなる第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の上に第1の導電膜を形成し、
前記第1の導電膜上に第2の導電膜を形成し、
前記第2の導電膜及び前記第1の導電膜を加工することにより、前記第2の導電膜及び前記第1の導電膜からなる第1のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第1のゲート電極を、前記第1の半導体層上に前記第1のゲート絶縁膜を介して形成すると共に、前記第2の導電膜及び前記第1の導電膜からなる第2のゲート電極であって前記第1の導電膜の一部が前記第2の導電膜から露出した形状を有する第2のゲート電極を、前記第2の半導体層上に前記第2のゲート絶縁膜を介して形成し、
前記第2の半導体層上を覆うように第1のレジストマスクを形成し、
前記第1のレジストマスク及び前記第1のゲート電極をマスクとして前記第1の半導体層に不純物を前記第1の導電膜の露出部分及び前記第1のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。 - 請求項31において、前記第1のゲート絶縁膜を介してドーピングした後に、前記第1のレジストマスクを除去し、前記第1の半導体層上を覆う第2のレジストマスクを形成し、前記第2のレジストマスク及び前記第2のゲート電極をマスクとして前記第2の半導体層に不純物を前記第1の導電膜の露出部分及び前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 請求項32において、前記第2のゲート絶縁膜を介してドーピングした後に、前記第2のレジストマスクを除去し、前記第1の半導体層上、前記第2のゲート電極及び該第2のゲート電極の周囲を覆う第3のレジストマスクを形成し、前記第3のレジストマスクをマスクとして前記第2の半導体層に不純物を前記第2のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
- 請求項25乃至33のいずれか一項において、前記第1の絶縁膜がSiON膜からなり、前記第2の絶縁膜がSiN膜からなることを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003429510A JP4447308B2 (ja) | 2003-12-25 | 2003-12-25 | 半導体装置及びその作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003429510A JP4447308B2 (ja) | 2003-12-25 | 2003-12-25 | 半導体装置及びその作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005191212A true JP2005191212A (ja) | 2005-07-14 |
JP4447308B2 JP4447308B2 (ja) | 2010-04-07 |
Family
ID=34788145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003429510A Expired - Fee Related JP4447308B2 (ja) | 2003-12-25 | 2003-12-25 | 半導体装置及びその作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4447308B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2015037327A1 (ja) * | 2013-09-12 | 2017-03-02 | ソニー株式会社 | 表示装置、その製造方法、および電子機器 |
WO2019019268A1 (zh) * | 2017-07-27 | 2019-01-31 | 武汉华星光电半导体显示技术有限公司 | 低温多晶硅薄膜晶体管及其制作方法、有机发光显示器 |
-
2003
- 2003-12-25 JP JP2003429510A patent/JP4447308B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10312314B2 (en) | 2013-09-12 | 2019-06-04 | Sony Corporation | Display device, method of manufacturing the same, and electronic apparatus |
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US10103212B2 (en) | 2013-09-12 | 2018-10-16 | Sony Corporation | Display device, method of manufacturing the same, and electronic apparatus |
US10121841B2 (en) | 2013-09-12 | 2018-11-06 | Sony Corporation | Display device, method of manufacturing the same, and electronic apparatus |
US10147779B2 (en) | 2013-09-12 | 2018-12-04 | Sony Corporation | Display device, method of manufacturing the same, and electronic apparatus |
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US10615238B2 (en) | 2013-09-12 | 2020-04-07 | Sony Corporation | Display device, method of manufacturing the same, and electronic apparatus |
US10615237B2 (en) | 2013-09-12 | 2020-04-07 | Sony Corporation | Display device, method of manufacturing the same, and electronic apparatus |
US11004924B2 (en) | 2013-09-12 | 2021-05-11 | Sony Corporation | Display device, method of manufacturing the same, and electronic apparatus |
US11233109B2 (en) | 2013-09-12 | 2022-01-25 | Sony Group Corporation | Display device, method of manufacturing the same, and electronic apparatus |
US11569325B2 (en) | 2013-09-12 | 2023-01-31 | Sony Group Corporation | Display device, method of manufacturing the same, and electronic apparatus |
WO2019019268A1 (zh) * | 2017-07-27 | 2019-01-31 | 武汉华星光电半导体显示技术有限公司 | 低温多晶硅薄膜晶体管及其制作方法、有机发光显示器 |
US10516059B1 (en) | 2017-07-27 | 2019-12-24 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Lower temperature polycrystalline silicon thin film transistor and method of manufacture thereof and OLED display device |
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Publication number | Publication date |
---|---|
JP4447308B2 (ja) | 2010-04-07 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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