JP2005190201A - 情報処理装置および該装置用のromイメージ生成装置 - Google Patents
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Abstract
【解決手段】 電源投入後、転送装置14は、第1の記憶装置11に格納された、第1の誤り検査符号114付きのブートストラッププログラム111を検出し、誤り検出/訂正処理を施して第2の記憶装置12に転送する。転送が正常に完了した場合、CPU10は、第2の記憶装置12上のブートストラッププログラム111を実行することにより、第2の誤り検査符号115付きのメインプログラム112に誤り検出/訂正処理を施して第3の記憶装置13に転送し、第3の記憶装置13上のメインプログラム112に分岐する。これにより、NOR型フラッシュメモリを使用せずに、システムブートを行える。
【選択図】 図1
Description
このように構成することで、初期プログラムを格納するためにROMなどの高信頼性メモリを使用することなく、NAND型フラッシュメモリなどの低信頼性メモリに格納された検査符号付きのプログラムを用いて、システムブートを安定的に行うことができる。
このように構成することで、誤り検出/訂正処理後のブートストラッププログラムに従い、メインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
このように構成することで、初期プログラムを格納するために高信頼性メモリを使用することなく、低信頼性メモリに格納された検査符号付きのプログラムを用いて、システムブートを安定的に行うことができる。
このように構成することで、少量のハードウェアでCPUの動作を抑制することができる。
このように構成することで、第2の記憶装置のアクセス制御回路にわずかな変更を加えることにより、CPUの動作を抑制することができる。
このように構成することで、システムブートに失敗した場合に、システムが暴走することを防止することができる。
このように構成することで、NAND型フラッシュメモリのように、正常ブロックと不良ブロックを含む低信頼性メモリを用いて、低信頼性メモリに格納されたプログラムを用いてシステムブートを行う情報処理装置を得ることができる。
このように構成することで、正しい格納位置からメインプログラムを読み出し、読み出したメインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
このように構成することで、ブートストラッププログラムのサイズを小さくするとともに、正しい格納位置からメインプログラムを読み出し、読み出したメインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
このように構成することで、所定サイズに分けたデータに対して、第1の検査符号として、好適な誤り検出/訂正能力を有する検査符号を付与することができる。
このように構成することで、不良ブロックを含む第1の記憶装置に格納されたブートストラッププログラムを正しく検出することができる。
このように構成することで、不良ブロックを正常ブロックと誤認識する問題を解決し、不良ブロックを含む第1の記憶装置に格納されたブートストラッププログラムを高速に検出することができる。
このように構成することで、CPUのリビジョンやシステム構成などが異なる場合でも、第1の記憶装置からCPUのリビジョンやシステム構成などに応じてブートストラッププログラムを選択し、システムブートを正しく行うことができる。
このように構成することで、メインプログラムに対する誤り検出/訂正処理を高速に行い、システムブートを高速に行うことができる。
このように構成することで、少量のハードウェアを用いて、メインプログラムに対する誤り検出/訂正処理を高速化することができる。
このように構成することで、ブートストラッププログラムの転送が完了したときに、転送装置における誤り検出/訂正処理の内容を自動的に切り替えることができる。
このように構成することで、CPUによるソフトウェア処理で、転送装置における誤り検出/訂正処理の内容を切り替えることができる。
このように構成することで、システムブートに失敗した場合に、システムを異常終了させ、回復不可能なエラーが発生したことをユーザに通知することができる。
このように構成することで、ブートストラッププログラムのサイズを小さくするとともに、CPUの負荷を軽減し、システムブートを高速に行うことができる。
このように構成することで、初期プログラムを格納するためにROMなどの高信頼性メモリを使用することなく、NAND型フラッシュメモリなどの低信頼性メモリに格納された検査符号付きのプログラムを用いて、システムブートを安定的に行うことができる。これに加えて、ブートストラッププログラムを格納するために、メモリ領域を確保する必要がなくなる。
このように構成することで、誤り検出/訂正処理後のブートストラッププログラムに従い、メインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
このように構成することで、本発明の第1または第2の情報処理装置に含まれる第1の記憶装置として使用されるメモリに書き込むためのROMイメージを生成することができる。また、データの種類に応じた検査符号が付与され、不良ブロックの位置にデータが配置されていないROMイメージを生成することができる。
このように構成することで、照合コードを有するROMイメージを生成することができる。
このように構成することで、実際のメモリに対してROMイメージを書き込むROMイメージ生成装置を得ることができる。
図1は、本発明の第1の実施形態に係る情報処理装置の構成を示す図である。図1に示す情報処理装置1は、CPU10と、第1〜第3の記憶装置11〜13と、転送装置14と、CPU制御装置15とを備えている。
(ア)X={0000}のとき:誤りなしと判断し、誤り訂正を行わない。
(イ)X={0101}のとき:D[0]が誤りと判断し、D[0]を反転させる。
(ウ)X={0110}のとき:D[1]が誤りと判断し、D[1]を反転させる。
(エ)X={1001}のとき:D[2]が誤りと判断し、D[2]を反転させる。
(オ)X={1010}のとき:D[3]が誤りと判断し、D[3]を反転させる。
(カ)X={0001}のとき:P[0]が誤りと判断し、誤り訂正を行わない。
(キ)X={0010}のとき:P[1]が誤りと判断し、誤り訂正を行わない。
(ク)X={0100}のとき:P[2]が誤りと判断し、誤り訂正を行わない。
(ケ)X={1000}のとき:P[3]が誤りと判断し、誤り訂正を行わない。
このうち(イ)〜(オ)の場合は、情報ビットに発生した1ビット誤りを訂正する場合であり、(カ)〜(ケ)の場合は、誤り検査符号が1ビット誤っているだけなので、情報ビットを訂正しない場合である。また、Xが上記以外の値をとる場合、誤り処理部142は、訂正不可能な誤りが発生したと判断する。なお、ここで説明した第1の誤り検査符号114の計算方法は一例であり、これ以外の計算方法を使用してもよいことは言うまでもない。
図11は、本発明の第2の実施形態に係る情報処理装置の構成を示す図である。図11に示す情報処理装置3は、第1の実施形態に係る情報処理装置1(図1)において、転送装置14を転送装置30に置換し、BSP111に照合コード121を追加したものである。情報処理装置3は、照合コード121を用いて、不良ブロックを正常ブロックと誤認識する問題を解決する。
図15は、本発明の第3の実施形態に係る情報処理装置の構成を示す図である。図15に示す情報処理装置5は、第1の実施形態に係る情報処理装置1(図1)において、転送装置14を転送装置50に置換したものである。情報処理装置5は、メインプログラム112に対する誤り検出/訂正処理の一部を転送装置50で行うことを特徴とする。
図17は、本発明の第4の実施形態に係る情報処理装置の構成を示す図である。図17に示す情報処理装置7は、第3の実施形態に係る情報処理装置5(図15)において、転送装置50を転送装置70に置換したものである。情報処理装置7は、転送装置70がメインプログラム112の転送機能を有することを特徴とする。
図19は、本発明の第5の実施形態に係る情報処理装置の構成を示す図である。図19に示す情報処理装置8は、第3の実施形態に係る情報処理装置3(図11)から、第2の記憶装置12を除去し、転送装置30を転送装置80に置換したものである。情報処理装置8は、BSP111を格納するために専用の記憶装置を備えず、BSP111を転送装置80から供給することを特徴とする。
図20は、本発明の第6の実施形態に係るROMイメージ生成装置の構成を示す図である。図20に示すROMイメージ生成装置9は、上記各実施形態に係る情報処理装置に含まれる第1の記憶装置11として使用されるメモリ(以下、対象メモリという)に、BSP111やメインプログラム112などを含むROMイメージを書き込む装置である。
9…ROMイメージ生成装置
10…CPU
11…第1の記憶装置
12…第2の記憶装置
13…第3の記憶装置
14、30、40、50、60、70、80…転送装置
15…CPU制御装置
16…データバス
20…調停装置
37…命令供給バッファ
91…イメージ整形部
92…書き込みイメージ生成部
93…メモリ制御部
94…照合コード管理部
95…符号情報管理部
96…不良ブロック情報保持部
97…不良ブロック情報テーブル生成部
110…不良ブロック
111…BSP
112…メインプログラム
113…不良ブロック情報テーブル
114…第1の誤り検査符号
115…第2の誤り検査符号
116…第3の誤り検査符号
117…コンフィギュレーション部
118…メインプログラム転送部
119…不良ブロック情報テーブルポインタ
121…照合コード
122…照合コードの誤り検査符号
141、311、803…転送制御部
142…誤り処理部
143…通知部
144、201…転送完了通知信号
151…CPU起動制御信号
301…照合コード保持部
302…照合コード比較部
303…照合コード判定部
501…第1の誤り処理部
502…第2の誤り処理部
503、601…誤り処理選択部
701…制御情報格納部
702…不良ブロック情報テーブルポインタ格納部
703…不良ブロック情報テーブル格納部
801…バッファ制御部
802…命令供給バッファ
900…入力データ
911…照合コード付与部
912…整形部
913…整形部出力
921…イメージ合成部
922…不良ブロック情報テーブルポインタ付与部
923…誤り検査符号付与部
924…ROMイメージ
931…不良ブロック検索部
932…メモリ書き込み部
933、961…不良ブロック情報
941…照合コード
951…誤り検査符号付与情報
971…不良ブロック情報テーブル
Claims (26)
- 不揮発性の記憶装置に格納されたプログラムを用いてシステムブートを行う情報処理装置であって、
CPUと、
前記CPUによって実行されるプログラムとして、第1の検査符号付きのブートストラッププログラムと、前記第1の検査符号とは異なる方法で求めた第2の検査符号付きのメインプログラムとを格納する不揮発性の第1の記憶装置と、
前記第1の記憶装置に格納されたプログラムを読み出す転送装置であって、システムブート時に、前記ブートストラッププログラムを前記第1の記憶装置から読み出し、前記第1の検査符号に基づく誤り検出/訂正処理を施して、前記第2の記憶装置に転送する転送装置と、
前記第1の記憶装置から読み出したプログラムを格納する揮発性の第2の記憶装置と、
前記ブートストラッププログラムの転送が完了するまで、前記CPUの動作を抑制するCPU制御装置とを備えた、情報処理装置。 - 前記CPUは、前記CPU制御装置による抑制が解除されると、前記第2の記憶装置に格納されたブートストラッププログラムに従い、前記第1の記憶装置に格納されたメインプログラムを前記第2の記憶装置に転送し、前記第2の検査符号に基づく誤り検出/訂正処理を施すことを特徴とする、請求項1に記載の情報処理装置。
- 前記転送装置は、
前記ブートストラッププログラムの転送を制御する転送制御部と、
転送中の前記ブートストラッププログラムに対して、前記第1の検査符号に基づく誤り検出/訂正処理を施す誤り処理部と、
前記ブートストラッププログラムの転送が完了した時点で、前記誤り処理部が訂正不可能な誤りを検出していない場合に、転送完了を前記CPU制御装置に通知する通知部とを含む、請求項1に記載の情報処理装置。 - 前記CPU制御装置は、前記ブートストラッププログラムの転送が完了するまで、前記CPUに対するクロック信号の供給を抑制することを特徴とする、請求項1に記載の情報処理装置。
- 前記CPU制御装置は、前記ブートストラッププログラムの転送が完了するまで、前記CPUにリセット信号を供給することを特徴とする、請求項1に記載の情報処理装置。
- 前記CPU制御装置は、前記ブートストラッププログラムの転送が完了するまで、前記CPUの前記第2の記憶装置に対するアクセスを許可しないことを特徴とする、請求項1に記載の情報処理装置。
- 前記CPU制御装置は、前記ブートストラッププログラムの転送が完了するまでは前記転送装置を優先し、前記ブートストラッププログラムの転送が完了した後は前記CPUを優先して、前記第2の記憶装置に接続されたバスのアクセス権を調停することを特徴とする、請求項6に記載の情報処理装置。
- 前記CPU制御装置は、前記ブートストラッププログラムの転送が失敗した場合には、前記CPUの動作を抑制し続けることを特徴とする、請求項1に記載の情報処理装置。
- 前記第1の記憶装置は、正常ブロックと不良ブロックとに識別された複数のブロックを含み、
前記ブートストラッププログラムと、前記メインプログラムと、前記メインプログラムの前記第1の記憶装置における格納位置を表す格納位置情報とが、前記第1の記憶装置の正常ブロックに格納されていることを特徴とする、請求項1に記載の情報処理装置。 - 前記ブートストラッププログラムは、前記格納位置情報と、前記第2の誤り検出符号に基づく誤り検出/訂正処理を行う誤り処理プログラムとを含み、
前記CPUは、前記CPU制御装置による抑制が解除されると、前記第1の検査符号に基づく誤り検出/訂正処理後の前記格納位置情報に基づき、前記第1の記憶装置に格納されたメインプログラムを前記転送装置を介して前記第2の記憶装置に転送し、前記第1の検査符号に基づく誤り検出/訂正処理後の前記誤り処理プログラムに従い、前記第2の記憶装置に格納されたメインプログラムに対して誤り検出/訂正処理を施すことを特徴とする、請求項9に記載の情報処理装置。 - 前記第1の記憶装置は、前記第1の検査符号付きの前記格納位置情報を格納し、
前記転送装置は、前記第1の記憶装置から読み出した格納位置情報に対しても、前記第1の検査符号に基づく誤り検出/訂正処理を行い、
前記ブートストラッププログラムは、前記格納位置情報の前記第1の記憶装置における格納アドレスと、前記第2の誤り検出符号に基づく誤り検出/訂正処理を行う誤り処理プログラムとを含み、
前記CPUは、前記CPU制御装置による抑制が解除されると、前記第1の検査符号に基づく誤り検出/訂正処理後の前記格納アドレスを用いて、前記第1の記憶装置に格納された格納位置情報を前記転送装置を介して前記第2の記憶装置に転送し、前記第1の検査符号に基づく誤り検出/訂正処理後の前記格納位置情報に基づき、前記第1の記憶装置に格納されたメインプログラムを前記転送装置を介して前記第2の記憶装置に転送し、前記第1の検査符号に基づく誤り検出/訂正処理後の前記誤り処理プログラムに従い、前記第2の記憶装置に格納されたメインプログラムに対して誤り検出/訂正処理を施すことを特徴とする、請求項9に記載の情報処理装置。 - 前記ブートストラッププログラムは、前記第1の記憶装置の正常ブロックに所定サイズに分割された形式で格納され、
前記転送装置は、前記ブートストラッププログラムを前記所定サイズに分けて前記第1の記憶装置から読み出し、前記第1の検査符号に基づく誤り検出/訂正処理を施して、前記第2の記憶装置に転送することを特徴とする、請求項9に記載の情報処理装置。 - 前記転送装置は、前記第1の記憶装置から読み出した前記所定サイズのデータに前記第1の検査符号に基づく誤り検出/訂正処理を施した結果、訂正不可能な誤りを検出した場合には、当該データを含むブロックの次の正常ブロックから、次に処理すべきデータを読み出すことを特徴とする、請求項12に記載の情報処理装置。
- 前記ブートストラッププログラムは、前記第1の記憶装置の正常ブロックに、前記所定サイズに分割され、かつ、分割後の各データに照合コードを付与した形式で格納され、
前記転送装置は、前記照合コードの正解データを保持し、前記第1の記憶装置から読み出した前記所定サイズのデータに前記正解データと同じ照合コードが付与されている場合に、読み出したデータを前記第2の記憶装置に転送することを特徴とする、請求項12に記載の情報処理装置。 - 前記転送装置は、与えられたデータを用いて前記正解データを変更できるように構成されていることを特徴とする、請求項14に記載の情報処理装置。
- 前記転送装置は、
前記ブートストラッププログラムの転送を制御する転送制御部と、
転送中の前記ブートストラッププログラムに対して、前記第1の検査符号に基づく誤り検出/訂正処理を施す第1の誤り処理部と、
前記第1の記憶装置から読み出したメインプログラムに対して、前記第2の検査符号に基づく誤り検出/訂正処理のうち少なくとも一部の処理を施す第2の誤り処理部と、
前記ブートストラッププログラムの転送が完了した時点で、前記第1の誤り処理部が訂正不可能な誤りを検出していない場合に、転送完了を前記CPU制御装置に通知する通知部とを含む、請求項1に記載の情報処理装置。 - 前記第2の誤り処理部は、前記第1の記憶装置から読み出したメインプログラムについて、前記第2の検査符号に基づくシンドロームを計算し、
前記CPUは、前記第2の記憶装置に格納されたブートストラッププログラムに従い、前記第2の誤り処理部で計算されたシンドロームを用いて、前記第1の記憶装置から読み出したメインプログラムに対して、前記第2の検査符号に基づく誤り検出/訂正処理のうち残余の処理を施すことを特徴とする、請求項16に記載の情報処理装置。 - 前記転送装置は、前記通知部が転送完了を通知したときに、前記第1の記憶装置から読み出したプログラムに対して処理を行う主体を、前記第1の誤り処理部から前記第2の誤り処理部に切り替えることを特徴とする、請求項16に記載の情報処理装置。
- 前記転送装置は、前記CPUからの制御に従い、前記第1の記憶装置から読み出したプログラムに対して処理を行う主体を、前記第1の誤り処理部から前記第2の誤り処理部に切り替えることを特徴とする、請求項16に記載の情報処理装置。
- 前記転送装置は、前記第2の誤り処理部が訂正不可能な誤りを検出したときには、転送失敗を前記CPUに通知し、
前記CPUは、転送失敗の通知を受けたときには異常処理を行うことを特徴とする、請求項16に記載の情報処理装置。 - 前記転送制御部は、前記ブートストラッププログラムを転送することに加えて、前記CPUからの制御に従い、前記第1の記憶装置に格納されたメインプログラムを所定サイズに分けて読み出し、前記第2の記憶装置に転送することを特徴とする、請求項1に記載の情報処理装置。
- 不揮発性の記憶装置に格納されたプログラムを用いてシステムブートを行う情報処理装置であって、
CPUと、
前記CPUによって実行されるプログラムとして、第1の検査符号付きのブートストラッププログラムと、前記第1の検査符号とは異なる方法で求めた第2の検査符号付きのメインプログラムとを格納する不揮発性の第1の記憶装置と、
前記第1の記憶装置に格納されたプログラムを読み出す転送装置と、
前記第1の記憶装置から読み出したプログラムを格納する揮発性の第2の記憶装置とを備え、
前記転送装置は、前記ブートストラッププログラムを前記第1の記憶装置から読み出し、前記第1の検査符号に基づく誤り検出/訂正処理を施して内部に蓄積し、前記CPUからの読み出し要求に応じて、蓄積した前記ブートストラッププログラムを出力し、
前記CPUは、システムブート時に、前記転送装置に蓄積されたブートストラッププログラムに従って動作することを特徴とする、情報処理装置。 - 前記ブートストラッププログラムは、前記第2の誤り検出符号に基づく誤り検出/訂正処理を行う誤り処理プログラムを含み、
前記CPUは、システムブート時に、前記転送装置に蓄積されたブートストラッププログラムに従って、前記第1の記憶装置から読み出したメインプログラムに対して、前記第2の検査符号に基づく誤り検出/訂正処理を施すことを特徴とする、請求項22に記載の情報処理装置。 - 複数のデータに基づき、不良ブロックを含む記憶装置に書き込むためのROMイメージを生成するROMイメージ生成装置であって、
書き込み対象の記憶装置に含まれる不良ブロックの位置情報を保持する不良ブロック情報保持部と、
入力データの種類に応じた検査符号の種類を管理する符号情報管理部と、
入力データを、入力データの種類に応じた検査符号を付与できる形式に変換するイメージ整形部と、
前記不良ブロック情報保持部に保持された位置情報を参照して、前記イメージ整形部で整形された複数のデータを不良ブロックの位置を避けて1つのデータに合成し、合成後のデータに対して、入力データの種類に応じた検査符号を付与する書き込みイメージ生成部とを備えた、ROMイメージ生成装置。 - 照合コードを保持する照合コード保持部をさらに備え、
前記イメージ整形部は、入力データに対して前記照合コード保持部に保持された照合コードを付与することを特徴とする、請求項24に記載のROMイメージ生成装置。 - 前記記憶装置について、不良ブロックの位置を検索して前記位置情報を求める処理と、前記書き込みイメージ生成部で生成されたデータを書き込む処理とを行うメモリ制御部をさらに備えた、請求項24に記載のROMイメージ生成装置。
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