JP5195690B2 - 情報処理装置、該装置用のromイメージ生成装置、および転送装置 - Google Patents
情報処理装置、該装置用のromイメージ生成装置、および転送装置 Download PDFInfo
- Publication number
- JP5195690B2 JP5195690B2 JP2009190700A JP2009190700A JP5195690B2 JP 5195690 B2 JP5195690 B2 JP 5195690B2 JP 2009190700 A JP2009190700 A JP 2009190700A JP 2009190700 A JP2009190700 A JP 2009190700A JP 5195690 B2 JP5195690 B2 JP 5195690B2
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- transfer
- error
- cpu
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012546 transfer Methods 0.000 title claims description 198
- 230000010365 information processing Effects 0.000 title claims description 85
- 238000012545 processing Methods 0.000 claims description 132
- 238000012937 correction Methods 0.000 claims description 91
- 238000001514 detection method Methods 0.000 claims description 83
- 238000000034 method Methods 0.000 claims description 49
- 230000008569 process Effects 0.000 claims description 26
- 238000012795 verification Methods 0.000 description 52
- 230000002950 deficient Effects 0.000 description 47
- 238000007493 shaping process Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 13
- 208000011580 syndromic disease Diseases 0.000 description 12
- 238000004364 calculation method Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 230000001174 ascending effect Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Images
Description
また、上記情報処理装置に含まれる記憶装置として使用されるメモリに書き込むためのROMイメージを生成するROMイメージ生成装置を提供することを第2の目的とする。
また、上記情報処理装置に含まれる転送装置を提供することを第3の目的とする。
本発明のROMイメージ生成装置は、複数のデータに基づき、不良ブロックを含む記憶装置に書き込むためのROMイメージを生成するROMイメージ生成装置であって、書き込み対象の記憶装置に含まれる不良ブロックの位置情報を保持する不良ブロック情報保持部と、ブートストラッププログラムまたはメインプログラムのいずれかに応じて検査符号の種類を管理する符号情報管理部と、ブートストラッププログラムおよびメインプログラムを、ブートストラッププログラムまたはメインプログラムのいずれかに応じて検査符号を付与できる形式に変換するイメージ整形部と、前記不良ブロック情報保持部に保持された位置情報を参照して、前記イメージ整形部で整形された複数のデータを不良ブロックの位置を避けて1つのデータに合成し、合成後のデータに対して、ブートストラッププログラムまたはメインプログラムのいずれかに応じて検査符号を付与する書き込みイメージ生成部とを備える。
本発明の転送装置は、記憶装置に格納されたプログラムを読み出す転送装置であって、システムブート時に第1の検査符号付きの第1のプログラムを第1の記憶装置から読み出し、前記第1の検査符号に基づく誤り検出/訂正処理を施して、第2の記憶装置に転送する。
図1は、本発明の第1の実施形態に係る情報処理装置の構成を示す図である。図1に示す情報処理装置1は、CPU10と、第1〜第3の記憶装置11〜13と、転送装置14と、CPU制御装置15とを備えている。
1に読み書きを行うときには、不良ブロックを避けて読み書きを行う必要がある。
データについて1ビット誤り訂正と2ビット誤り検出を行えるように符号化することが推奨されている。そこで、メインプログラム112は、先頭から512バイトごとに分割され、分割後の512バイトについて、NAND型フラッシュメモリについて推奨されている符号化方式で求めた第2の誤り検査符号115(16バイト)が付与される。
を開始する。このようなCPU制御装置15の作用により、転送完了通知信号144がアクティブになるまで、CPU10による命令フェッチは抑制される。
本実施形態では、第1の記憶装置11により多くの欠陥が含まれている場合でも正しくシステムブートを行えるように、第1の誤り検査符号114には、より誤り検出/訂正処理能力の高い符号を使用する。具体的には、第1の誤り検査符号114は、次式(1)に示すように、BSP111に基づき生成行列Gを用いて計算される。なお、以下では、D[0]〜D[3]は4ビットずつに分割されたBSP111を、P[0]〜P[3]はD[0]〜D[3]に付与される第1の誤り検査符号を表し、行列演算における加算は排他的論理和であるとする。
P[1] P[2] P[3]]のシンドローム[X[0] X[1] X[2] X[3]
]は、次式(2)に示すように、検査行列Hを用いて計算される。
(ア)X={0000}のとき:誤りなしと判断し、誤り訂正を行わない。
(イ)X={0101}のとき:D[0]が誤りと判断し、D[0]を反転させる。
(ウ)X={0110}のとき:D[1]が誤りと判断し、D[1]を反転させる。
(エ)X={1001}のとき:D[2]が誤りと判断し、D[2]を反転させる。
(オ)X={1010}のとき:D[3]が誤りと判断し、D[3]を反転させる。
(カ)X={0001}のとき:P[0]が誤りと判断し、誤り訂正を行わない。
(キ)X={0010}のとき:P[1]が誤りと判断し、誤り訂正を行わない。
(ク)X={0100}のとき:P[2]が誤りと判断し、誤り訂正を行わない。
(ケ)X={1000}のとき:P[3]が誤りと判断し、誤り訂正を行わない。
このうち(イ)〜(オ)の場合は、情報ビットに発生した1ビット誤りを訂正する場合であり、(カ)〜(ケ)の場合は、誤り検査符号が1ビット誤っているだけなので、情報ビットを訂正しない場合である。また、Xが上記以外の値をとる場合、誤り処理部142は、訂正不可能な誤りが発生したと判断する。なお、ここで説明した第1の誤り検査符号114の計算方法は一例であり、これ以外の計算方法を使用してもよいことは言うまでもない。
図7は、電源投入後の転送制御部141の動作を示すフローチャートである。転送制御部141は、図7に示す手順に従い、第1の記憶装置11におけるBSP111の格納位置を求め、求めた格納位置からBSP111を1ページずつ順に読み出して第2の記憶装置12に転送する。なお、ここでは、BSP111のサイズは1ブロック以下であるとする。また、変数Bは読み出しブロック番号を表し、変数Pは読み出しページ番号を表す。
判定結果がNOである場合には、転送制御部141は、BSP111の転送は成功したとみなして、処理を終了する。この場合、通知部143は、CPU制御装置15に転送完了通知信号144を出力する。
記憶装置13上のメインプログラム112を実行し、メインプログラム112の転送に失敗した場合には、動作を停止する。
図11は、本発明の第2の実施形態に係る情報処理装置の構成を示す図である。図11に示す情報処理装置3は、第1の実施形態に係る情報処理装置1(図1)において、転送装置14を転送装置30に置換し、BSP111に照合コード121を追加したものである。情報処理装置3は、照合コード121を用いて、不良ブロックを正常ブロックと誤認識する問題を解決する。
適宜混在している値)を使用することが望ましい。本実施形態では、例えば、2バイトの照合コード5a3c(16進表現)を使用する。
図15は、本発明の第3の実施形態に係る情報処理装置の構成を示す図である。図15に示す情報処理装置5は、第1の実施形態に係る情報処理装置1(図1)において、転送装置14を転送装置50に置換したものである。情報処理装置5は、メインプログラム112に対する誤り検出/訂正処理の一部を転送装置50で行うことを特徴とする。
り検出/訂正処理を行う。第1の誤り処理部501における誤り検出/訂正処理は、例えば、上式(2)を用いて所定の処理単位で(ここでは、8ビット単位で)行われる。
図17は、本発明の第4の実施形態に係る情報処理装置の構成を示す図である。図17に示す情報処理装置7は、第3の実施形態に係る情報処理装置5(図15)において、転送装置50を転送装置70に置換したものである。情報処理装置7は、転送装置70がメインプログラム112の転送機能を有することを特徴とする。
納部702には、BSP111に含まれる不良ブロック情報テーブルポインタ119(不良ブロック情報テーブル113の先頭アドレス)が格納される。
図19は、本発明の第5の実施形態に係る情報処理装置の構成を示す図である。図19
に示す情報処理装置8は、第3の実施形態に係る情報処理装置3(図11)から、第2の記憶装置12を除去し、転送装置30を転送装置80に置換したものである。情報処理装置8は、BSP111を格納するために専用の記憶装置を備えず、BSP111を転送装置80から供給することを特徴とする。
図20は、本発明の第6の実施形態に係るROMイメージ生成装置の構成を示す図である。図20に示すROMイメージ生成装置9は、上記各実施形態に係る情報処理装置に含まれる第1の記憶装置11として使用されるメモリ(以下、対象メモリという)に、BSP111やメインプログラム112などを含むROMイメージを書き込む装置である。
ロック情報保持部96に保持された不良ブロック情報961に基づき、対象メモリに含まれる正常ブロックに対してのみ、ROMイメージ924を書き込む。
本発明の情報処理装置は、不揮発性の記憶装置に格納されたプログラムを用いてシステムブートを行う情報処理装置であって、CPUと、CPUによって実行されるプログラムとして、第1の検査符号付きのブートストラッププログラムと、第1の検査符号とは異なる方法で求めた第2の検査符号付きのメインプログラムとを格納する不揮発性の第1の記憶装置と、第1の記憶装置に格納されたプログラムを読み出す転送装置であって、システムブート時に、ブートストラッププログラムを第1の記憶装置から読み出し、第1の検査符号に基づく誤り検出/訂正処理を施して、第2の記憶装置に転送する転送装置と、第1の記憶装置から読み出したプログラムを格納する揮発性の第2の記憶装置と、ブートストラッププログラムの転送が完了するまで、CPUの動作を抑制するCPU制御装置とを備えていてもよい。
上記情報処理装置は、初期プログラムを格納するためにROMなどの高信頼性メモリを使用することなく、NAND型フラッシュメモリなどの低信頼性メモリに格納された検査符号付きのプログラムを用いて、システムブートを安定的に行うことができる。
このように構成することで、誤り検出/訂正処理後のブートストラッププログラムに従い、メインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
このように構成することで、初期プログラムを格納するために高信頼性メモリを使用することなく、低信頼性メモリに格納された検査符号付きのプログラムを用いて、システムブートを安定的に行うことができる。
このように構成することで、少量のハードウェアでCPUの動作を抑制することができる。
このように構成することで、第2の記憶装置のアクセス制御回路にわずかな変更を加えることにより、CPUの動作を抑制することができる。
このように構成することで、システムブートに失敗した場合に、システムが暴走することを防止することができる。
このように構成することで、NAND型フラッシュメモリのように、正常ブロックと不良ブロックを含む低信頼性メモリを用いて、低信頼性メモリに格納されたプログラムを用いてシステムブートを行う情報処理装置を得ることができる。
このように構成することで、正しい格納位置からメインプログラムを読み出し、読み出したメインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
このように構成することで、ブートストラッププログラムのサイズを小さくするとともに、正しい格納位置からメインプログラムを読み出し、読み出したメインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
このように構成することで、所定サイズに分けたデータに対して、第1の検査符号として、好適な誤り検出/訂正能力を有する検査符号を付与することができる。
号に基づく誤り検出/訂正処理を施した結果、訂正不可能な誤りを検出した場合には、当該データを含むブロックの次の正常ブロックから、次に処理すべきデータを読み出してもよい。
このように構成することで、不良ブロックを含む第1の記憶装置に格納されたブートストラッププログラムを正しく検出することができる。
このように構成することで、不良ブロックを正常ブロックと誤認識する問題を解決し、不良ブロックを含む第1の記憶装置に格納されたブートストラッププログラムを高速に検出することができる。
このように構成することで、CPUのリビジョンやシステム構成などが異なる場合でも、第1の記憶装置からCPUのリビジョンやシステム構成などに応じてブートストラッププログラムを選択し、システムブートを正しく行うことができる。
このように構成することで、メインプログラムに対する誤り検出/訂正処理を高速に行い、システムブートを高速に行うことができる。
このように構成することで、少量のハードウェアを用いて、メインプログラムに対する誤り検出/訂正処理を高速化することができる。
このように構成することで、ブートストラッププログラムの転送が完了したときに、転送装置における誤り検出/訂正処理の内容を自動的に切り替えることができる。
このように構成することで、CPUによるソフトウェア処理で、転送装置における誤り検出/訂正処理の内容を切り替えることができる。
このように構成することで、システムブートに失敗した場合に、システムを異常終了させ、回復不可能なエラーが発生したことをユーザに通知することができる。
このように構成することで、ブートストラッププログラムのサイズを小さくするとともに、CPUの負荷を軽減し、システムブートを高速に行うことができる。
上記情報処理装置は、初期プログラムを格納するためにROMなどの高信頼性メモリを使用することなく、NAND型フラッシュメモリなどの低信頼性メモリに格納された検査符号付きのプログラムを用いて、システムブートを安定的に行うことができる。これに加えて、ブートストラッププログラムを格納するために、メモリ領域を確保する必要がなくなる。
このように構成することで、誤り検出/訂正処理後のブートストラッププログラムに従い、メインプログラムに対してソフトウェアによる複雑な誤り検出/訂正処理を施すことができる。
上記ROMイメージ生成装置は、本発明の第1または第2の情報処理装置に含まれる第1の記憶装置として使用されるメモリに書き込むためのROMイメージを生成することができる。また、データの種類に応じた検査符号が付与され、不良ブロックの位置にデータが配置されていないROMイメージを生成することができる。
このように構成することで、照合コードを有するROMイメージを生成することができる。
このように構成することで、実際のメモリに対してROMイメージを書き込むROMイメージ生成装置を得ることができる。
9…ROMイメージ生成装置
10…CPU
11…第1の記憶装置
12…第2の記憶装置
13…第3の記憶装置
14、30、40、50、60、70、80…転送装置
15…CPU制御装置
16…データバス
20…調停装置
37…命令供給バッファ
91…イメージ整形部
92…書き込みイメージ生成部
93…メモリ制御部
94…照合コード管理部
95…符号情報管理部
96…不良ブロック情報保持部
97…不良ブロック情報テーブル生成部
110…不良ブロック
111…BSP
112…メインプログラム
113…不良ブロック情報テーブル
114…第1の誤り検査符号
115…第2の誤り検査符号
116…第3の誤り検査符号
117…コンフィギュレーション部
118…メインプログラム転送部
119…不良ブロック情報テーブルポインタ
121…照合コード
122…照合コードの誤り検査符号
141、311、803…転送制御部
142…誤り処理部
143…通知部
144、201…転送完了通知信号
151…CPU起動制御信号
301…照合コード保持部
302…照合コード比較部
303…照合コード判定部
501…第1の誤り処理部
502…第2の誤り処理部
503、601…誤り処理選択部
701…制御情報格納部
702…不良ブロック情報テーブルポインタ格納部
703…不良ブロック情報テーブル格納部
801…バッファ制御部
802…命令供給バッファ
900…入力データ
911…照合コード付与部
912…整形部
913…整形部出力
921…イメージ合成部
922…不良ブロック情報テーブルポインタ付与部
923…誤り検査符号付与部
924…ROMイメージ
931…不良ブロック検索部
932…メモリ書き込み部
933、961…不良ブロック情報
941…照合コード
951…誤り検査符号付与情報
971…不良ブロック情報テーブル
Claims (1)
- CPUと、
前記CPUによって実行されるプログラムとして、第1の検査符号付きのブートストラッププログラムと、前記第1の検査符号とは異なる方法で求めた第2の検査符号付きのメインプログラムとを格納する不揮発性の第1の記憶装置と、
前記第1の記憶装置から読み出したプログラムを格納する揮発性の第2の記憶装置と、
前記第1の記憶装置に格納されたプログラムを読み出す転送装置であって、システムブート時に、前記ブートストラッププログラムを前記第1の記憶装置から読み出し、前記第1の検査符号に基づく誤り検出/訂正処理を施して、前記第2の記憶装置に転送する転送装置とを備えた情報処理装置であって、
前記第1の記憶装置は、正常ブロックと不良ブロックとに識別された複数のブロックを含み、
前記ブートストラッププログラムと、前記メインプログラムと、前記メインプログラムの前記第1の記憶装置における格納位置を表す格納位置情報とが、前記第1の記憶装置の正常ブロックに格納され、
前記ブートストラッププログラムは、前記格納位置情報と、前記第2の検査符号に基づく誤り検出/訂正処理を行う誤り処理プログラムとを含み、
前記CPUは、前記第1の検査符号に基づく誤り検出/訂正処理後の前記格納位置情報に基づき、前記第1の記憶装置に格納されたメインプログラムを前記転送装置を介して前記第2の記憶装置に転送し、前記第1の検査符号に基づく誤り検出/訂正処理後の前記誤り処理プログラムに従い、前記第2の記憶装置に格納されたメインプログラムに対して誤り検出/訂正処理を施す情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009190700A JP5195690B2 (ja) | 2009-08-20 | 2009-08-20 | 情報処理装置、該装置用のromイメージ生成装置、および転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009190700A JP5195690B2 (ja) | 2009-08-20 | 2009-08-20 | 情報処理装置、該装置用のromイメージ生成装置、および転送装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003431178A Division JP4404625B2 (ja) | 2003-12-25 | 2003-12-25 | 情報処理装置および該装置用のromイメージ生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009271946A JP2009271946A (ja) | 2009-11-19 |
JP5195690B2 true JP5195690B2 (ja) | 2013-05-08 |
Family
ID=41438377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009190700A Expired - Lifetime JP5195690B2 (ja) | 2009-08-20 | 2009-08-20 | 情報処理装置、該装置用のromイメージ生成装置、および転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5195690B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2942837B2 (ja) * | 1992-01-31 | 1999-08-30 | 株式会社セガ・エンタープライゼス | セキュリティチェック方法及びゲーム装置並びにそれらに用いられる情報記憶媒体 |
US20030026506A1 (en) * | 2001-07-31 | 2003-02-06 | Allison Michael S. | System for generating a read only memory image |
US7165137B2 (en) * | 2001-08-06 | 2007-01-16 | Sandisk Corporation | System and method for booting from a non-volatile application and file storage device |
JP2003345650A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | フラッシュメモリシステム |
-
2009
- 2009-08-20 JP JP2009190700A patent/JP5195690B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2009271946A (ja) | 2009-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4404625B2 (ja) | 情報処理装置および該装置用のromイメージ生成装置 | |
US7543137B2 (en) | Information processing device and information processing method | |
KR101110490B1 (ko) | 정보 처리 장치, 프로세서 및 메모리 관리 방법 | |
US8438454B2 (en) | Semiconductor memory device and controlling method | |
US9256744B2 (en) | System-on-chip and booting method thereof | |
US20120066568A1 (en) | Storage device, electronic device, and data error correction method | |
JP2008016020A (ja) | Biosの実行を加速化する方法 | |
JP2015056171A (ja) | メモリシステムおよび情報処理装置 | |
JP2006120082A (ja) | メモリカード、半導体装置、及びメモリカードの制御方法 | |
US8555050B2 (en) | Apparatus and method thereof for reliable booting from NAND flash memory | |
US20100169546A1 (en) | Flash memory access circuit | |
JP2009301194A (ja) | 半導体記憶装置の制御システム | |
JP2005157528A (ja) | メモリ装置 | |
JP2013214212A (ja) | メモリコントローラ、半導体記憶装置および復号方法 | |
CN113127263B (zh) | 一种内核崩溃恢复方法、装置、设备及存储介质 | |
JP2004326165A (ja) | メモリ制御装置およびメモリ制御方法 | |
JP5195690B2 (ja) | 情報処理装置、該装置用のromイメージ生成装置、および転送装置 | |
JP2008065725A (ja) | Nand型フラッシュメモリデバイス及びこれを利用したコンピューティングシステムの起動方法 | |
US20100146332A1 (en) | Data correction circuit and semiconductor integrated circuit | |
CN112540799A (zh) | 启动数据的管理方法、系统、终端设备及存储介质 | |
JP2007048090A (ja) | シーケンシャルromインターフェース対応nand型フラッシュメモリーデバイス及びそのコントローラ | |
KR100575927B1 (ko) | 이동통신 단말기에서 부팅 방법 | |
US11650738B2 (en) | Integrity check of a memory | |
JPH06187140A (ja) | 処理装置 | |
JP2007199846A (ja) | メモリ制御装置およびメモリ制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090820 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110826 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20111209 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111215 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120105 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120214 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120403 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121106 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20121217 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160215 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5195690 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160215 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |