JP2005183769A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】プラズマダメージを低減できる不揮発性半導体記憶装置を提供すること。
【解決手段】第１導電型の第１半導体層１５２の表面領域内に互いに離隔して形成された、第２導電型の第２乃至第５半導体層１５５〜１５８と、前記第２半導体層１５６上に形成された前記第１導電型の第１ＭＯＳトランジスタを含むメモリセルと、前記第３、第４半導体層１５５、１５７上にそれぞれ形成された前記第１導電型の第２、第３ＭＯＳトランジスタ３７、４８と、前記第１ＭＯＳトランジスタのゲートと、前記第２、第３ＭＯＳトランジスタの少なくともいずれかのソースまたはドレインとを接続する第１金属配線層１８４と、前記第５半導体層１５８と、前記第１金属配線層１８４とを接続する第１コンタクトプラグ１７７とを具備し、前記第１金属配線層１８４は、前記第１ＭＯＳトランジスタのゲートに接続される金属配線のうちで最下層にあることを特徴とする。
【選択図】 図６

Description

この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
近年、ＬＳＩ（Large Scale Integrated circuit）の高集積化が飛躍的に進んでおり、それとともに、製造プロセス過程で発生するプラズマダメージが半導体素子に与える影響が深刻化している。特に、多層配線を多用するＬＳＩではコンタクト開口工程が多く、この問題が顕著である。
そこで、ロジック回路、半導体メモリ、ＭＣＵ等を同一チップに混載した１チップマイコンにおいて、保護ダイオードを用いて、プラズマダメージの原因となる電荷を半導体基板に逃がす方法が提案されている（例えば特許文献１参照）。
また近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
特開２０００−３３２２０２号公報 Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
上記のように、従来のＬＳＩでは、保護ダイオードを用いてプラズマダメージを回避する手法が提案されている。しかし、非特許文献１に記載されているような２つのＭＯＳトランジスタを含むメモリセルを備えたフラッシュメモリを備えたＬＳＩでは、動作時に正電圧及び負電圧を用いること、メモリセルには１０万回以上の書き換え回数を保証しなければならないこと等により、従来のプラズマダメージ回避手法では十分な動作信頼性を得られるものではなかった。
この発明は、上記事情に鑑みてなされたもので、その目的は、プラズマダメージを低減できる不揮発性半導体記憶装置を提供することにある。
この発明の第１の態様に係る不揮発性半導体記憶装置は、第１導電型の第１半導体層の表面領域内に互いに離隔して形成された、第２導電型の第２乃至第５半導体層と、前記第２半導体層上に形成された前記第１導電型の第１ＭＯＳトランジスタを含むメモリセルと、前記第３、第４半導体層上にそれぞれ形成された前記第１導電型の第２、第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲートと、前記第２、第３ＭＯＳトランジスタの少なくともいずれかのソースまたはドレインとを接続する第１金属配線層と、前記第５半導体層と、前記第１金属配線層とを接続する第１コンタクトプラグとを具備し、前記第１金属配線層は、前記第１ＭＯＳトランジスタのゲートに接続される金属配線のうちで最下層にあることを特徴としている。
また、この発明の第２の態様に係る半導体記憶装置は、第１導電型の第１半導体層の表面領域内に互いに離隔して形成された第２導電型の第２乃至第４半導体層と、前記第２半導体層上に形成された前記第１導電型の第１ＭＯＳトランジスタを含むメモリセルと、前記第３、第４半導体層上にそれぞれ形成された前記第１導電型の第２、第３ＭＯＳトランジスタと、前記第１半導体層と離隔して形成された前記第１導電型の第５半導体層と、前記第５半導体層の表面領域内に形成された前記第２導電型の第６半導体層と、前記第１ＭＯＳトランジスタのゲートと、前記第２、第３ＭＯＳトランジスタの少なくともいずれかのソースまたはドレインとを接続する第１金属配線層と、前記第６半導体層と前記第１金属配線層とを接続する第２コンタクトプラグとを具備し、前記第１金属配線層は、前記第１ＭＯＳトランジスタのゲートに接続される金属配線のうちで最下層にあることを特徴としている。
本発明によれば、プラズマダメージを低減できる不揮発性半導体記憶装置を提供出来る。
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
図示するように、フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用デコーダ３０、セレクトゲートデコーダ４０、カラムデコーダ５０、書き込み回路６０、センスアンプ７０、ソース線ドライバ８０、アドレスバッファ９０、制御回路１００、昇圧回路１１０〜１３０を備えている。
メモリセルアレイ２０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ２０の構成について、図２を用いて説明する。図２はメモリセルアレイ２０の一部領域の回路図である。
図示するように、メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ２１を有している。なお、図２では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
各々のメモリセルブロックは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタＭＴごとに分離されている。選択トランジスタＳＴも、メモリセルトランジスタＭＴと同様に、積層ゲート構造を備えている。しかし選択トランジスタＳＴでは、メモリセルトランジスタＭＴと異なり、フローティングゲートは行方向に隣接するもの同士で共通接続され、且つフローティングゲートと制御ゲートが電気的に接続されている。従って、以下では、選択トランジスタＳＴの積層ゲートを単にゲートと呼ぶことにする。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。本構成のメモリセルＭＣが、各々のメモリセルブロックに（４×２）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ２２の電流経路を介して、書き込み用デコーダ３０に接続されている。更に、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０、ＬＢＬ１は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ３０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ４０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ８０に接続されている。
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ２３〜２６を備えている。すなわち、ＭＯＳトランジスタ２３の電流経路の一端がＭＯＳトランジスタ２４の電流経路の一端に接続され、ＭＯＳトランジスタ２４の電流経路の他端がＭＯＳトランジスタ２５の電流経路の一端に接続され、ＭＯＳトランジスタ２５の電流経路の他端がＭＯＳトランジスタ２６の電流経路の一端に接続されている。ＭＯＳトランジスタ２３、２６のゲートは、書き込み用デコーダ３０に接続され、ＭＯＳトランジスタ２４、２５のゲートは、カラムデコーダ５０に接続されている。そして、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２４との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ２５とＭＯＳトランジスタ２６との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ２３、２６の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ２３またはＭＯＳトランジスタ２６の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み用グローバルビット線毎に設けられた書き込み回路６０に接続されている。また、ＭＯＳトランジスタ２４とＭＯＳトランジスタ２５の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ２４とＭＯＳトランジスタ２５との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ２１の電流経路を介してセンスアンプ７０に接続されている。各ＭＯＳトランジスタ２１のゲートは共通接続され、カラムデコーダ５０に接続されている。
上記メモリセルアレイ２０の構成は次のようにも説明できる。メモリセルアレイ２０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。そして、同一列にあり、直列接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに共通接続されている。すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０、ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ２３、２６を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ２４、２５を介して読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバ８０に接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。
図１に戻って説明を続ける。書き込み用デコーダ３０は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。また、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６のゲートに電圧を供給する。更に、ＭＯＳトランジスタ２２のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。
セレクトゲートデコーダ４０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択したセレクトゲート線に電圧を供給する。
なお、書き込み用デコーダ３０及びセレクトゲートデコーダの詳細については後述する。
カラムデコーダ５０は、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ２１のゲートに電圧を供給する。
書き込み回路６０は、書き込みデータをラッチする。
センスアンプ７０は、読み出したデータを増幅する。
ソース線ドライバ８０は、ソース線に電圧を供給する。
アドレスバッファ９０は、アドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ５０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ３０及びセレクトゲートデコーダ４０に供給する。
制御回路１００は、書き込み用デコーダに電圧を供給する。制御回路１００についても、その詳細は後述する。
昇圧回路１１０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１（１．２５〜１．６５Ｖ）を、内部電圧Ｖcc２（２．５〜３．６Ｖ）に昇圧する。そして、内部電圧Ｖcc２を、書き込み用デコーダ３０、セレクトゲートデコーダ４０及びカラムデコーダ５０に供給する。
昇圧回路１２０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＤＤＷを生成する。内部電圧ＶＤＤＷは、例えば０Ｖ〜Ｖpp（１２Ｖ）である。
昇圧回路１３０は、負の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＮＥＧを生成する。内部電圧ＶＮＥＧは、例えば０Ｖ〜ＶBB（−８Ｖ）である。
次に、書き込み用デコーダ３０、セレクトゲートデコーダ４０、及び制御回路１００の詳細について、図３を用いて説明する。図３はフラッシュメモリ１０の一部領域回路図であり、特に書き込み用デコーダ３０及びセレクトゲートデコーダ４０の詳細を示す回路図である。
まず、セレクトゲートデコーダ４０の構成について説明する。セレクトゲートデコーダ４０は、ロウアドレスデコード回路４１、電圧変換回路４２、スイッチ素子群４３、及びダイオード４９を備えている。ロウアドレスデコード回路４１は、電源電圧Ｖcc１（＝１．２５〜１．６５Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路４１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路４４及びインバータ４５を有している。ＮＡＮＤ回路４４は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ４５がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
電圧変換回路４２は、電源電圧Ｖcc２（＝２．５〜３．６Ｖ）で動作し、Ｖcc１レベルのロウアドレスデコード信号をＶcc２レベルに変換する。電源電圧Ｖcc２は、昇圧回路１１０によって与えられる。電圧変換回路４２は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたレベルシフト回路４６及びインバータ４７を備えている。レベルシフト回路４６は、ロウアドレスデコード信号の電圧レベルをＶcc２レベルに変換する。またインバータ４７は、レベルシフト回路４６の出力を反転する。
スイッチ素子群４３は、ｎチャネルＭＯＳトランジスタ４８を有している。ｎチャネルＭＯＳトランジスタ４８は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ４７の出力が、ｎチャネルＭＯＳトランジスタの電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ４８のゲートには、制御信号ＺＩＳＯＧが入力される。
ダイオード４９は、セレクトゲート線毎に設けられている。そして、アノードがセレクトゲート線とｎチャネルＭＯＳトランジスタ４８との接続ノードに接続され、カソードが、ｎ型ウェル領域（後述する）に接続されている。
次に、書き込み用デコーダ３０の構成について説明する。書き込み用デコーダ３０は、ロウアドレスデコード回路３１及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路３１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、正電源電圧ノードは、電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードは電源電圧ノードＶＣＧＰＷに接続されている。そして、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、昇圧回路１２０、１３０が発生する電圧ＶＤＤＷ及びＶＮＥＧ、または昇圧回路１１０が発生する電圧Ｖcc２のいずれかが与えられる。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。インバータ３４の正電源電圧ノードは、スイッチ素子３５を介して電源電圧ノードＶＣＧＮＷに接続され、且つスイッチ素子１４０を介して制御回路１００に接続されている。またインバータ３４の負電源電圧ノードは、スイッチ素子３６を介して電源電圧ノードＶＣＧＰＷに接続され、且つスイッチ素子１４１を介して制御回路１００に接続されている。従って、インバータ３４は、電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷにおける電圧、または制御回路１００から与えられる電圧に基づいて動作する。
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３７を有している。ｎチャネルＭＯＳトランジスタ３７は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、その電流経路の一端がセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続されている。また電流経路の他端は、スイッチ素子１４３を介して、電源電圧ノードＶＳＧＰＷまたはメモリセルアレイ２０が形成されたウェル領域のウェル電位ＶＰＷに接続されている。ｎチャネルＭＯＳトランジスタ３７のゲートには、制御信号ＷＳＧが入力される。また、ｎチャネルＭＯＳトランジスタ３８のバックゲート電位（ウェル領域の電位）は、電流経路の他端と同電位とされ、且つｎチャネルＭＯＳトランジスタ４８のバックゲート電位と同電位とされている。
制御回路１００は、前述のように、スイッチ素子１４０、１４１を介して、インバータ３４の電源電圧ノード（正・負）に接続されている。また、スイッチ素子１４２を介して、メモリセルアレイ２０のウェル電位ＶＰＷに接続されている。
書き込み用デコーダ３０におけるロウアドレスデコード回路３１の構成の詳細について、図４を用いて説明する。図４は、ロウアドレスデコード回路の回路図である。
図示するように、インバータ３４は、ｐチャネルＭＯＳトランジスタ３８及びｎチャネルＭＯＳトランジスタ３９を備えている。ｐチャネルＭＯＳトランジスタのソースは、バックゲートと共通接続され、更にスイッチ素子３５を介してＶＣＧＮＷノードに接続され、スイッチ素子１４０を介して制御回路１００に接続されている。ｎチャネルＭＯＳトランジスタ３９のドレインはｐチャネルＭＯＳトランジスタ３９のドレインに接続されている。ｎチャネルＭＯＳトランジスタのソースは、バックゲートと共通接続され、更にスイッチ素子３６を介してＶＣＧＰＷノードに接続され、スイッチ素子１４１を介して制御回路１００に接続されている。そして、ｐチャネルＭＯＳトランジスタ３８及びｎチャネルＭＯＳトランジスタ３９のゲートは、共通接続され、ＮＡＮＤゲート３３の出力ノードに接続されている。更に、ｐチャネルＭＯＳトランジスタ３８のドレインと、ｎチャネルＭＯＳトランジスタ３９のドレインとの接続ノードは、対応するワード線に接続されている。
図５は、図３に示すメモリセルアレイ２０、セレクトゲートデコーダ４０、及び書き込み用デコーダ３０の、一部領域の断面図を模式的に示す図である。図５では特に、１個のメモリセルＭＣ、インバータ３４、４７、ダイオード４９、及びＭＯＳトランジスタ３７、４８についてのみ示している。
図示するように、半導体基板１５０の表面内には、互いに離隔されたｎ型ウェル領域１５１〜１５３が形成されている。ｎ型ウェル領域１５１は、書き込み用デコーダ３４内のインバータ３４を形成するためのものである。またｎ型ウェル領域１５２は、書き込み用デコーダ３４内のｐチャネルＭＯＳトランジスタ３７、メモリセルアレイ２０内のメモリセルＭＣ、及びセレクトゲートデコーダ４０内のｐチャネルＭＯＳトランジスタ４８を形成するためのものである。更に、ｎ型ウェル領域１５３は、セレクトゲートデコーダ４０内のインバータ４７を形成するためのものである。
ｎ型ウェル領域１５１の表面内には、更にｐ型ウェル領域１５４が形成されている。そして、ｎ型ウェル領域１５１上及びｐ型ウェル領域１５４上に、それぞれインバータ３４に含まれるｐチャネルＭＯＳトランジスタ３８、３９が形成されている。またｐ型ウェル領域１５１は、ＶＣＧＮＷノードに接続され、ｐ型ウェル領域１５４はＶＣＧＰＷノードに接続されている。
ｎ型ウェル領域１５２の表面内には、更にｐ型ウェル領域１５５〜１５７が形成されている。そして、ｐ型ウェル領域１５５〜１５７上には、それぞれ書き込み用デコーダ３４内のＭＯＳトランジスタ３７、メモリセルＭＣ、及びセレクトゲートデコーダ４０内のＭＯＳトランジスタ４８が形成されている。なお、メモリセルの選択トランジスタＳＴは、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。ｐ型ウェル領域１５５、１５６は制御回路１００またはＶＳＧＰＷノードに接続されている。前述の通り、ｐ型ウェル領域１５７は、ｐ型ウェル領域１５５と同電位とされている。また、ｎ型ウェル領域１５２の表面内には、更にｐ＋型拡散層１５８が形成されている。ｐ＋型拡散層１５８は、ｎ型ウェル領域１５２と共にダイオード４９を構成する。
ｎ型ウェル領域１５３上には、インバータ１５３内のｐチャネルＭＯＳトランジスタが形成され、更にｐ型半導体基板１５０上には、インバータ１５３内のｎチャネルＭＯＳトランジスタが形成されている。そして、ｎ型ウェル領域１５３には電圧Ｖcc２が与えられる。
図６は、ｎ型ウェル領域１５２上に形成されるＭＯＳトランジスタ１５５、メモリセルＭＣ、ダイオード４９、及びＭＯＳトランジスタ４８の、より具体的な断面図である。なお、メモリセルＭＣについては、選択トランジスタＳＴのみ示している。
図示するように、ｎ型ウェル領域１５２の表面内には、前述のｐ型ウェル領域１５５〜１５７及びｐ＋型不純物拡散層１５８に加えて、ｐ型ウェル領域１５９及びｎ＋型不純物拡散層１６０が形成されている。ｐ＋型不純物拡散層１５８は、ｐ型ウェル領域１５５〜１５７よりも高い不純物濃度を有しており、ダイオード４９のアノード領域として機能する。そしてｎ型ウェル領域１５２がカソード領域として機能することで、ダイオード４９が形成されている。またｎ＋型不純物拡散層１６０は、ｎ型ウェル領域１５２よりも高い不純物濃度を有しており、ｐ型ウェル領域１５９に接している。すなわち、ｎ＋型不純物拡散層１６０とｐ型ウェル領域１５９とがダイオードを構成している。そして、ｐ型ウェル領域１５９は、ｎ型ウェル領域１５２の端部に設けられており、ｐ型半導体基板１５０に接している。
ｐ型ウェル領域１５５の表面内には、互いに離隔されたｎ＋型不純物拡散層１６１、１６２が形成されている。そして、ｎ＋型不純物拡散層１６１、１６２間のｐ型ウェル領域１５５上には、ゲート絶縁膜１６４を介在してゲート電極１６３が形成されている。これらのｎ＋型不純物拡散層１６１、１６２、及びゲート電極１６３により、ＭＯＳトランジスタ３７が形成されている。
ｐ型ウェル領域１５６内には、複数の素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩは、ワード線及びセレクトゲート線に直交する方向（図面が記載されている紙面に対して垂直方向）に沿ったストライプ形状に形成されている。図６では、ワード線及びセレクトゲート線に沿った方向で、メモリセルＭＣを図示している。そしてｐ型ウェル領域１５６上に、ゲート絶縁膜１６６を介在して多結晶シリコン層１６５が形成されている。更に多結晶シリコン層１６５上にはゲート間絶縁膜１６８を介在して多結晶シリコン層１６７が形成されている。選択トランジスタＳＴにおいては、多結晶シリコン層１６５、１６７は互いに電気的に接続されており、共にセレクトゲート線ＳＧとして機能する。他方、メモリセルトランジスタＭＴにおいては、多結晶シリコン層１６５、１６７は互いに電気的に分離されており、それぞれフローティングゲート及びコントロールゲート（ワード線ＷＬ）として機能する。またフローティングゲートは、個々のメモリセル毎に分離されている。そして、ｐ型ウェル領域１５６の図示せぬ領域に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのソース・ドレイン領域が形成されている。
ｐ型ウェル領域１５７の表面内には、互いに離隔されたｎ＋型不純物拡散層１６９、１７０が形成されている。そして、ｎ＋型不純物拡散層１６９、１７０間のｐ型ウェル領域１５７上には、ゲート絶縁膜１７２を介在してゲート電極１７１が形成されている。これらのｎ＋型不純物拡散層１６９、１７０、及びゲート電極１７１により、ＭＯＳトランジスタ４８が形成されている。
なお、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート絶縁膜１６６の膜厚は、例えば８ｎｍ、ＭＯＳトランジスタ３７、４８のゲート絶縁膜１６４、１７２の膜厚は、例えば１８ｎｍ程度である。
ｐ型半導体基板１５０上には、上記のＭＯＳトランジスタ３７、４８、メモリセルＭＣ、及びダイオード４９を被覆するようにして層間絶縁膜２００が形成されている。層間絶縁膜２００中には、コンタクトプラグ１７３〜１７９が形成されている。コンタクトプラグ１７３、１７４は、それぞれｎ＋型不純物拡散層１６１、１６２に接続されている。コンタクトプラグ１７５、１７６は、それぞれセレクトゲート線（多結晶シリコン層）１６７の一端（書き込み用デコーダ３０側）及び他端（セレクトゲートデコーダ４０側）に接続されている。コンタクトプラグ１７７はｐ＋型不純物拡散層１５８に接続されている。コンタクトプラグ１７８、１７９は、それぞれｎ＋型不純物拡散層１６９、１７０に接続されている。
層間絶縁膜２００上には、第１層目（最下層）の金属配線層１８０〜１８５が形成されている。金属配線層１８０は、コンタクトプラグ１７３を制御回路１００またはＶＳＧＰＷノードへ接続する。金属配線層１８１、１８２は、それぞれコンタクトプラグ１７４、１７５に接続される。金属配線層１８３は、ソース線ＳＬとして機能するものであり、ワード線ＷＬに沿ったストライプ形状に形成され、選択トランジスタＳＴのソース領域を共通接続する。金属配線層１８４は、セレクトゲート線ＳＧとセレクトゲートデコーダ４０とを接続するものであり、コンタクトプラグ１７６、１７７、１７８に接続されている。金属配線層１８５は、コンタクトプラグ１７９をインバータ４７に接続する。そして、層間絶縁膜２００上には、上記金属配線層を被覆するようにして、層間絶縁膜１８６が形成されている。層間絶縁膜１８６中には、コンタクトプラグ１８７〜１８９が形成されている。コンタクトプラグ１８７〜１８９は、それぞれ金属配線層１８１、１８２、１８４に接続されている。
層間絶縁膜１８６上には、第２層目の金属配線層１９０〜１９３が形成されている。金属配線層１９０、１９１は、それぞれコンタクトプラグ１８７、１８８に接続されている。金属配線層１９２はローカルビット線ＬＢＬ０、ＬＢＬ１として機能するものであり、ワード線と直交する方向に沿ったストライプ形状に形成され、同一列のメモリセルトランジスタＭＴのドレイン領域を共通接続する。金属配線層１９３は、コンタクトプラグ１８９に接続される。そして層間絶縁膜１８６上には、上記金属配線層１９０〜１９３を被覆する層間絶縁膜１９４が形成されている。層間絶縁膜１９４中には、コンタクトプラグ１９５〜１９７が形成されている。コンタクトプラグ１９５〜１９７は、それぞれ金属配線層１９０、１９１、１９３に接続されている。
層間絶縁膜１９４上には、第３層目の金属配線層１９８が形成されている。金属配線層１９８は、セレクトゲート線ＳＧのシャント配線として機能するものであり、コンタクトプラグ１９５〜１９７に接続されている。
次に、上記構成のフラッシュメモリの動作について簡単に説明する。詳細については後述する。
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力され、該書き込みデータが書き込み回路６０に入力される。書き込み回路６０に“１”データが格納されると、書き込み回路６０の出力は高電圧側、すなわち０Ｖとなる。逆に“０”データが格納されると、書き込み回路６０の出力は低電圧側、すなわちＶBB（−８Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる（図２参照）。
そして、書き込み用デコーダ３０が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいいずれかを選択すると共に、ＭＯＳトランジスタ２２をオフ状態にする。選択ワード線には、Ｖpp（例えば１２Ｖ）が与えられる。また、セレクトゲートデコーダ４０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）を“Ｌ”レベル（ＶBB）とする。従って、全ての選択トランジスタはオフ状態となる。
また、書き込み用デコーダ３０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６はオフ状態とされる。他方、カラムデコーダ５０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５をオフ状態にする。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬに、“１”データまたは“０”データに対応する電位が与えられる。この電位は、メモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶBB（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルＭＣでは、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する。
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括して読み出されることが可能である。そして、データは各ブロック当たり１つのメモリセルＭＣから読み出される。
まず、セレクトゲートデコーダ４０が、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（Ｖcc２）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。また書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を“Ｌ”レベルとすると共に、ＭＯＳトランジスタ２２をオフ状態とする。また、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。
また、カラムデコーダ５０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）と、ローカルビット線ＬＢＬ０またはＬＢＬ１とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５はオフ状態とする。他方、書き込み用デコーダ３０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオフ状態にする。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。更に、カラムデコーダ５０は、ＭＯＳトランジスタ２１をオン状態とする。
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２４またはＭＯＳトランジスタ２５、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）を介して、ローカルビット線ＬＢＬ０またはＬＢＬ１が、センスアンプ７０に接続される。
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に、例えば１Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬから、ローカルビット線ＬＢＬ、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬには電流は流れない。
以上のようにして、読み出し用グローバルビット線ＲＧＢＬの電位が変化し、その変化量をセンスアンプ７０が増幅することによって読み出し動作が行われる。
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図２の例であると、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。
すなわち、書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位をＶBB（−８Ｖ）とする。また、半導体基板（ウェル領域１５６：図５参照）の電位はＶpp（２０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってウェル領域１５６に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
次に、上記動作を、特に書き込み用デコーダ３０及びセレクトゲートデコーダ４０に着目しつつ、詳細に説明する。
＜書き込み動作＞
まず、書き込み動作を始める以前では、昇圧回路１２０、１３０がそれぞれ生成する電圧ＶＤＤＷ、ＶＮＥＧは、Ｖcc２、０Ｖである。そして、書き込み動作がスタートすると、昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶpp（１２Ｖ）にブートする。書き込み用デコーダ３０におけるＶＣＧＮＷノードにはＶＤＤＷが与えられているから、ＶＣＧＮＷノードにおける電位もＶppに上昇する。更に、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。またスイッチ素子１４０、１４１がオフ状態となる。よって、インバータ３４は、ＶＣＧＮＷ、ＶＣＧＰＷを電源電圧として動作する。なおＶＣＧＰＷノードの電位は、常時０Ｖである。すると、選択ワード線に対応するＮＡＮＤゲート３３の出力は“Ｌ”レベルであるから、インバータ３４の出力はＶＤＤＷ＝Ｖpp（ＶＣＧＮＷノードの電位）となる。他方、非選択ワード線に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルであるから、インバータ３４の出力は０Ｖ（ＶＣＧＰＷノードの電位）となる。その結果、選択ワード線の電位はＶＣＧＮＷ＝Ｖpp、非選択ワード線の電位はＶＣＧＰＷ＝０Ｖとなる。また、制御信号ＷＳＧが“Ｈ”レベル（Ｖcc２）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオン状態とされる。なお、制御信号ＺＩＳＯＧは、書き込み動作時は“Ｌ”レベル（０Ｖ）とされており、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。従って、セレクトゲートデコーダ３０とセレクトゲート線ＳＧとは電気的に分離されている。
電圧ＶＤＤＷがＶppに達すると、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。また、スイッチ素子１４２はオン状態とされる。そして、制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０が形成されたｐ型ウェル領域１５６に、昇圧回路１３０が生成する電圧ＶＮＥＧを与える。その結果、ｐ型ウェル領域１５６の電位ＶＰＷはＶBBとなる。また、電圧ＶＮＥＧは、ＶＳＧＰＷノードにも与えられている。そして、スイッチ素子１４３は、ＶＳＧＰＷノードと、ｐチャネルＭＯＳトランジスタ３７とを接続する。従って、ｐチャネルＭＯＳトランジスタ３７の不純物拡散層及びバックゲートの電位もＶBBとなる。すると、ｐチャネルＭＯＳトランジスタ３７はオン状態にあるから、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の全ての電位はＶＮＥＧ＝ＶBBとなる。そのため、選択トランジスタＳＴはオフ状態とされる。なおこの時点において、スイッチ素子１４２からメモリセルアレイ２０に達するパスと、ＶＳＧＰＷノードとは、スイッチ素子１４３によって分離されている。すなわち、ウェル電位ＶＰＷとセレクトゲート線の電位とは同じＶBBではあるが、異なるパスによってＶBBが供給される。
以上のようにして、選択ワード線ＷＬ０にＶppが与えられ、非選択ワード線に０Ｖが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にＶBBが与えられ、ウェル領域１５６にＶBBが与えられる。その状態で、ローカルビット線ＬＢＬ０に０Ｖまたは−８Ｖが印加されることで、ワード線ＷＬ０に接続されたメモリセルＭＣにデータが書き込まれる。
＜読み出し動作＞
まず、ロウアドレスデコード回路４１のＮＡＮＤゲート４４にロウアドレス信号ＲＡが入力される。選択セレクトゲート線に対応するＮＡＮＤゲート４４の出力は“Ｌ”、非選択セレクトゲート線に対応するＮＡＮＤゲート４４の出力は“Ｈ”である。そして、ＮＡＮＤゲート４４の出力がインバータ４５によって反転されて、Ｖcc１レベルのロウアドレスデコード信号として出力される。電圧変換回路４２では、上記Ｖcc１レベルのロウアドレスデコード信号をＶcc２レベルに変換する。
読み出し時において、制御信号ＺＩＳＯＧ、ＷＳＧは、それぞれ“Ｈ”レベル、“Ｌ”レベルとされている。従って、ＭＯＳトランジスタ３７はオフ状態とされており、セレクトゲート線ＳＧは書き込み用デコーダ３０と電気的に分離されている。またＭＯＳトランジスタ４８はオン状態とされている。従って、電圧変換回路４２から与えられるＶcc２レベルの信号が、セレクトゲート線に与えられる。すなわち、選択セレクトゲート線にはＶcc２が印加され、非選択セレクトゲート線には０Ｖが印加される。
また全ワード線は０Ｖとされている。
以上のようにして、選択セレクトゲート線に接続された選択トランジスタがオン状態とされ、ローカルビット線に電圧を印加することで、メモリセルＭＣからデータが読み出される。
なお、セレクトゲート線とＭＯＳトランジスタ４８との間にはダイオード４９が設けられている。選択セレクトゲート線にはＶcc２が印加されるから、選択セレクトゲート線に接続されるダイオード４９は順バイアスとなる。従って、ｎ型ウェル領域１５２の電位もＶcc２とされる。
＜消去動作＞
消去動作がスタートすると、昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶppにブートする。またスイッチ素子１４０、１４１がオフ状態となる。制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０が形成されたｐ型ウェル領域１５６に、昇圧回路１２０が生成する電圧ＶＤＤＷを与える。その結果、ｐ型ウェル領域１５６の電位ＶＰＷはＶppとなる。
電位ＶＰＷがＶppに達すると、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。ＶＣＧＰＷノードには、昇圧回路１３０が供給するＶＮＥＧが与えられる。従って、ＶＣＧＰＷノードにおける電位もＶBBに上昇する。ＶＣＧＮＷノードの電位は、常時Ｖcc２一定とされている。また、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。よって、インバータ３４は、ＶＣＧＮＷ（Ｖcc２）、ＶＣＧＰＷ（ＶBB）を電源電圧として動作する。
消去時において、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルであるから、インバータ３４の出力はＶＮＥＧ＝ＶBB（ＶＣＧＰＷノードの電位）となる。その結果、ワード線の電位はＶＣＧＰＷ＝ＶBBとなる。また、制御信号ＷＳＧが“Ｌ”レベル（０Ｖ）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオフ状態とされる。なお、制御信号ＺＩＳＯＧは、書き込み動作時は“Ｌ”レベル（０Ｖ）とされており、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。その結果、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はフローティング状態とされる。なおこの時点において、スイッチ素子１４２からメモリセルアレイ２０に達するパスと、ＶＳＧＰＷノードとは、スイッチ素子１４３によって分離されている。またＶＳＧＰＷノードの電位は常時０Ｖとされている。
以上のようにして、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）にＶBBが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がフローティングとされ、ウェル領域１５６にＶppが与えられる。その結果、メモリセルトランジスタＭＴのフローティングゲートから電子が引き抜かれ、データの消去が行われる。
上記のように、セレクトゲート線ＳＧには、書き込み時に書き込み用デコーダ３０から負電位ＶBBが印加され、読み出し時にはセレクトゲート線デコーダから正電位Ｖcc２が印加される。従って、書き込み時にセレクトゲート線ＳＧとセレクトゲートデコーダ４０とを電気的に分離するために、ＭＯＳトランジスタ４８が設けられ、読み出し時にセレクトゲート線ＳＧと書き込み用デコーダ３０とを電気的に分離するために、ＭＯＳトランジスタ３７が設けられている。なお、書き込み動作及び消去動作の詳細については、例えば特願２００３−２０９３１２号明細書記載の方法を用いることが出来る。
次に、上記構成のフラッシュメモリの製造方法について、特にｎ型ウェル領域１５２上に形成される領域に着目して説明する。図７乃至図１３は本実施形態に係るフラッシュメモリの製造工程を順次示す断面図である。
まず図７に示すように、ｐ型シリコン基板１５０においてメモリセルアレイ２０が形成される領域に、ＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離領域を形成する。すなわち、シリコン基板１５０内に、ストライプ状の浅いトレンチを形成し、トレンチ内部をシリコン酸化膜などの絶縁膜で埋め込む。
次に、砒素（Arsenic）、リン（Phosphorous）等のｎ型不純物を、シリコン基板１５０の表面領域内にイオン注入する。引き続き、ガリウム（Gallium）、ボロン（Boron）等のｐ型不純物を、シリコン基板１５０の表面領域内にイオン注入する。そして、高温の熱処理を行うことにより、導入した不純物を活性化させる。その結果、図７に示すように、シリコン基板１５０の表面領域内にｎ型ウェル領域１５２が形成され、ｎ型ウェル領域１５２の表面領域内にｐ型ウェル領域１５５〜１５７、１５９、及びｐ＋型不純物拡散層１５８が形成される。なお、ｐ＋型不純物拡散層１５８は、ｐ型ウェル領域１５５〜１５７よりも高濃度に形成する必要がある。従って、ｐ＋型不純物拡散層１５８を形成するためのイオン注入工程は、ｐ型ウェル領域１５５〜１５８を形成するためのイオン注入工程と別個に行われても良い。前述の通り、ｐ＋型不純物拡散層１５８は、ダイオード４９のアノードとして機能するものであり、カソードとして機能するｎ型ウェル領域１５２と共に、ダイオード４９が形成される。
次に図８に示すように、シリコン基板１５０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート絶縁膜１６６を形成する。ゲート絶縁膜１６６は、例えば熱酸化法により形成されたシリコン酸化膜であり、その膜厚は例えば８ｎｍである。引き続き、ゲート絶縁膜１６６上に、アモルファスシリコン層１６５を例えば６０ｎｍの膜厚に形成する。アモルファスシリコン層１６５は、メモリセルトランジスタＭＴのフローティングゲート、及び選択トランジスタＳＴのセレクトゲートとして機能する。その後、フォトリソグラフィ技術と、ＲＩＥ（Reactive Ion Etching）等の異方性のエッチングとにより、アモルファスシリコン層１６５をパターニングする。すなわち、メモリセルトランジスタＭＴが形成される領域においては、ワード線方向に沿って隣接するメモリセルトランジスタ間でフローティングゲートが分離されるように、アモルファスシリコン層１６５がパターニングされる。引き続き、例えばＣＶＤ（Chemical Vapor Deposition）法により、多結晶シリコン層１６５上にＯＮＯ膜１６８を例えば１５．５ｎｍの膜厚に形成する。ＯＮＯ膜１６８は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の多層構造を有しており、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート間絶縁膜として機能する。なお、ＯＮＯ膜は、シリコン酸化膜とシリコン窒化膜の多層膜であるＯＮ膜やＮＯ膜に置き換えられても良い。その後、フォトリソグラフィ技術とエッチングとにより、メモリセルアレイ２０が形成される領域以外の領域にある、ゲート絶縁膜１６６、アモルファスシリコン層１６５、及びＯＮＯ膜１６８を除去して、図８に示す構造を得る。
次に図９に示すように、メモリセルアレイ２０を例えばフォトレジスト等で保護しつつ、シリコン基板１５０上に、例えば熱酸化法により、例えば膜厚１８ｎｍのシリコン酸化膜１６４、１７２を形成する。シリコン酸化膜１６４、１７２は、それぞれＭＯＳトランジスタ３７、４８のゲート絶縁膜として用いられる。この際、セレクトゲートデコーダ４０内の電圧変換回路４２及びロウアドレスデコード回路４１、並びに書き込み用デコーダ３０内のロウアドレスデコード回路３１内のＭＯＳトランジスタのゲート絶縁膜も形成される。ロウアドレスデコード回路３１内のＭＯＳトランジスタのゲート絶縁膜は、ＭＯＳトランジスタ３７、４８と同時に形成され、その膜厚は１８ｎｍである。電圧変換回路４２内のＭＯＳトランジスタのゲート絶縁膜は、ＭＯＳトランジスタ３７、４８とは別の工程で形成され、その膜厚は例えば８ｎｍである。ロウアドレスデコード回路４１内のＭＯＳトランジスタのゲート絶縁膜も、ＭＯＳトランジスタ３７、４８とは別の工程で形成され、その膜厚は例えば３ｎｍである。このように、各回路内のＭＯＳトランジスタのゲート絶縁膜厚が異なるのは、それぞれのＭＯＳトランジスタが扱う電圧の違いによる。ロウアドレスデコード回路３１、スイッチ素子群３２、４３は、例えば１２Ｖの正電圧Ｖpp及び−８Ｖの負電圧ＶBBという、比較的大きな電圧を取り扱う。電圧変換回路４２は、２．５〜３．６Ｖ程度の正電圧Ｖcc２を取り扱う。またロウアドレスデコード回路４１は、１．２５Ｖ〜１．６５Ｖ程度の正電圧Ｖcc１を取り扱う。従って、ロウアドレスデコード回路３１、スイッチ素子群３２、４３を形成するＭＯＳトランジスタには、１８ｎｍという比較的厚いゲート絶縁膜が用いられ、ロウアドレスデコード回路４１を形成するＭＯＳトランジスタには、３ｎｍという薄いゲート絶縁膜が用いられる。
引き続き、図９に示すように、ゲート間絶縁膜１６８上、及びゲート絶縁膜１６４、１７２上に、ＣＶＤ法等により膜厚４０ｎｍの多結晶シリコン層１６７を形成する。多結晶シリコン層１６７は、メモリセルトランジスタＭＴのコントロールゲート、選択トランジスタＳＴのセレクトゲート、及びＭＯＳトランジスタ３７、４８のゲートとして用いられる。なお、多結晶シリコン層１６７は図９に示す領域以外にも形成され、電圧変換回路４２、ロウアドレスデコード回路４１、及び、３１を形成するＭＯＳトランジスタのゲートとしても用いられる。
その後、フォトリソグラフィ技術とＲＩＥとにより、セレクトゲート線となる多結晶シリコン層１６７の一部と、その下部にあるゲート間絶縁膜１６８を除去する。そして、除去した領域内を再び多結晶シリコン層で埋め込む。これにより、選択トランジスタＳＴにおいては、アモルファスシリコン層１６５と多結晶シリコン層１６７とが電気的に接続される。
次に図１０に示すように、フォトリソグラフィ技術とＲＩＥとにより、多結晶シリコン層１６７及びアモルファスシリコン層１６５をパターニングして、各ＭＯＳトランジスタのゲート電極を形成する。図１０には、メモリセルアレイ２０について、ビット線方向に沿った方向の断面図も図示した。
引き続き、ｐ型ウェル領域１５５、１５６、１５７の表面領域内に、各ゲート電極をマスクにして、ｎ型不純物をイオン注入する。そして、導入した不純物を熱処理により活性化することによって、ソースまたはドレインとして機能するｎ＋型不純物拡散層１６１、１６２、１６９、１７０、１８１を形成する。この際、ｐ型ウェル領域１５９に接するようにして、ｎ型ウェル領域１５２の表面領域内にも、ｎ型不純物を導入する。これにより、ｎ＋型不純物拡散層１６０が形成される。
次に図１１に示すように、シリコン基板１５０上に、ＭＯＳトランジスタ３７、４８、及びメモリセルＭＣを被覆するようにして、層間絶縁膜２００を例えばＣＶＤ法により形成する。層間絶縁膜２００は、例えばＢＰＳＧ（Boron Phosphorous Silicate Glass）膜によって形成される。そしてフォトリソグラフィ技術とＲＩＥとを用いて、層間絶縁膜２００中にコンタクトホールＣＨ１〜ＣＨ７を形成する。コンタクトホールＣＨ１、ＣＨ２、ＣＨ６、ＣＨ７の底部は、それぞれｎ＋型不純物拡散層１６１、１６２、１６９、１７０に達する。またコンタクトホールＣＨ５の底部はｐ＋型不純物拡散層１５８に達する。更にコンタクトホールＣＨ３、ＣＨ４は、それぞれセレクトゲート線１６７の一端（書き込みデコーダ３７側）、及び他端（セレクトゲートデコーダ４０側）に達する。
次に図１２に示すように、コンタクトホールＣＨ１〜ＣＨ７内を、ＣＶＤ法やスパッタリング法を用いて例えば多結晶シリコン層や、タングステン等の金属層によって埋め込み、コンタクトプラグ１７３〜１７９を形成する。引き続き、層間絶縁膜２００上に、銅やアルミニウム等により金属層を、ＣＶＤ法やスパッタリング法等により形成する。そして金属層を所定のパターンにパターニングすることにより、金属配線層１８０〜１８５を形成する。その後、層間絶縁膜２００上に、層間絶縁膜１８６を形成する。そして、フォトリソグラフィ技術とＲＩＥとを用いて、層間絶縁膜１８６中にコンタクトホールＣＨ８〜ＣＨ１０を形成する。コンタクトホールＣＨ８〜ＣＨ１０の底部は、それぞれ金属配線層１８１、１８２、１８４に達する。
次に図１３に示すように、コンタクトホールＣＨ８〜ＣＨ１０内を、ＣＶＤ法やスパッタリング法を用いて例えば多結晶シリコン層や、タングステン等の金属層によって埋め込み、コンタクトプラグ１８７〜１８９を形成する。引き続き、層間絶縁膜１８６上に、銅やアルミニウム等により金属層を、ＣＶＤ法やスパッタリング法等により形成する。そして金属層を所定のパターンにパターニングすることにより、金属配線層１９０〜１９３を形成する。その後、層間絶縁膜１８６上に、層間絶縁膜１９４を形成する。そして、フォトリソグラフィ技術とＲＩＥとを用いて、層間絶縁膜１９４中にコンタクトホールＣＨ１１〜ＣＨ１３を形成する。コンタクトホールＣＨ１１〜ＣＨ１３の底部は、それぞれ金属配線層１９０、１９１、１９３に達する。
その後は、コンタクトホールＣＨ１１〜ＣＨ１３を導電層で埋め込み、これらのコンタクトホールを共通接続する金属配線層（セレクトゲート線のシャント配線）１９８を形成する。そして層間絶縁膜１９４上に、層間絶縁膜１９９を形成して、図６に示す構造を得る。
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、フラッシュメモリが受けるプラズマダメージを低減できる。本効果について、以下詳細に説明する。図１４は、本実施形態に係るフラッシュメモリの断面図であり、コンタクトホールＣＨ８〜ＣＨ１０の形成工程、またはコンタクトホールＣＨ１１〜ＣＨ１３の形成工程の様子を示しており、図６と同一の領域について示している。
フラッシュメモリの製造工程においては、ＲＩＥやプラズマＣＶＤ等が用いられるが、この際、フラッシュメモリはプラズマに晒され、チップ表面にチャージが蓄積する。すると、このチャージによって、半導体素子が破壊される虞がある。特に、ゲート絶縁膜厚が薄く、且つ１０万回以上の書き換え回数を保証しなければならないメモリセルにとっては、そのダメージは深刻である。例えば、コンタクトホールＣＨ８〜ＣＨ１０、ＣＨ１２、ＣＨ１３をＲＩＥにより開口する際、金属配線層１８２、１８４、１９１、１９３、１９８をＲＩＥによりパターニングする際、または層間絶縁膜１８６、１９４、１９９を形成する際には、図１４に示すように、プラス乃至はマイナスのチャージがその表面に蓄積される。このチャージが大きくなると、選択トランジスタＳＴの薄いゲート絶縁膜１６６を介して半導体基板１５０に電流が流れ、選択トランジスタＳＴが破壊される虞がある。
しかし本実施形態に係る構造であると、プラスのチャージ及びマイナスのチャージを、半導体基板１５０に逃がす経路が設けられている。従って、チャージがメモリセルのゲート絶縁膜１６６を介して流れることを抑制できる。この経路について以下説明する。
本実施形態に係る構造であると、ｎ型ウェル領域１５２の表面内に、ｐ＋型不純物拡散層１５８が形成されている。そしてｐ＋型不純物拡散層１５８は、コンタクトプラグ１７７、金属配線層１８４、及びコンタクトプラグ１７６を介してセレクトゲート線に接続されている。この経路が、プラスのチャージ及びマイナスのチャージを逃がす経路となる。更に、金属配線層１８４から、コンタクトプラグ１７８、ｎ＋型不純物拡散層１６９、及びｐ型ウェル領域１５７を介してｎ型ウェル領域１５２に至る経路が、プラスのチャージを逃がす経路となる。
例えば、金属配線層１８４にマイナスのチャージが蓄積されたと仮定する。するとマイナスのチャージは、金属配線層１８４及びコンタクトプラグ１７７を介してｐ＋型不純物拡散層１５８に流れ込む。ｐ＋型不純物拡散層１５８とｎ型ウェル領域１５２とはダイオード４９を構成しているところ、ダイオード４９には逆バイアスが印加されることとなる。すると、ダイオード４９が降伏して、マイナスのチャージはｎ型ウェル領域１５２に流れ込む。次にマイナスのチャージは、ｎ＋型不純物拡散層１６０に流れ込む。ｎ＋型不純物拡散層１６０とｐ型ウェル領域１５９とのｐｎ接合はダイオードを構成しているところ、このダイオードには順バイアスが印加されることになる。従って、マイナスのチャージはｐ型ウェル領域１５９に流れ込み、引き続き、接地電位とされているｐ型半導体基板１５０に流れ込む。
金属配線層１９３にマイナスのチャージが蓄積された場合も同様である。すなわち、チャージはコンタクトプラグ１９７を介して金属配線層１８４に流れ込み、その後は上記の通りである。
また、金属配線層１９１、１８２に蓄積されたマイナスのチャージは、セレクトゲート線１６７、コンタクトプラグ１７６を介して金属配線層１８４に流れ込む。その後は上記の通りである。
次にプラスのチャージが蓄積された場合について説明する。金属配線層１８４にプラスのチャージが蓄積されたと仮定する。するとプラスのチャージは、金属配線層１８４及びコンタクトプラグ１７７を介してｐ＋型不純物拡散層１５８に流れ込む。すると、ダイオード４９には順バイアスが印加されることになる。従って、マイナスのチャージはｎ型ウェル領域１５２に流れ込む。また金属配線層１８４に蓄積されたプラスのチャージは、コンタクトプラグ１７８を介してｎ＋型不純物拡散層１６９に流れ込む。すると、ｎ＋型不純物拡散層とｐ型ウェル領域１５７とで形成されるｐｎ接合に逆バイアスが印加されることになる。すると、このｐｎ接合が降伏して、プラスのチャージはｐ型ウェル領域１５７に流れ込む。引き続きプラスのチャージは、ｐ型ウェル領域１５７とｎ型ウェル領域１５２で形成されるｐｎ接合（順バイアス状態）を介して、ｎ型ウェル領域１５２に流れ込む。ｎ型ウェル領域１５２に流れ込んだプラスのチャージは、ｎ＋型不純物拡散層１６０に流れ込む。すると、ｎ＋型不純物拡散層１６０とｐ型ウェル領域１５９とで形成されるダイオードに逆バイアスが印加され、当該ダイオードが降伏する。その結果、プラスのチャージは、接地電位とされているｐ型半導体基板１５０に流れ込む。
金属配線層１９３にプラスのチャージが蓄積された場合も同様である。すなわち、チャージはコンタクトプラグ１９７を介して金属配線層１８４に流れ込み、その後は上記の通りである。
また、金属配線層１９１、１８２に蓄積されたプラスのチャージは、セレクトゲート線１６７、コンタクトプラグ１７６を介して金属配線層１８４に流れ込む。その後は上記の通りである。
上記のように、セレクトゲート線１６７に接続される領域にチャージが蓄積された場合、それがプラスのチャージであれマイナスのチャージであれ、半導体基板１５０に逃がす経路が設けられている。従って、チャージが、メモリセルのゲート絶縁膜を介して流れることを抑制でき、ゲート絶縁膜が絶縁破壊を起こすことを防止できる。
本実施形態は、特に、メモリセルが１つのメモリセルトランジスタＭＴと１つの選択トランジスタＳＴの２つのＭＯＳトランジスタで形成されている場合に有効である。このようなフラッシュメモリの場合、セレクトゲート線ＳＧは、２つのＭＯＳトランジスタ３７、４８とに挟まれている。これは、セレクトゲート線ＳＧに対して、書き込み時には書き込み用デコーダ３０から電圧を印加するため、セレクトゲート線ＳＧをセレクトゲートデコーダ４０から分離する必要があり、読み出し時にはセレクトゲートデコーダ４０から電圧を印加するため、セレクトゲート線ＳＧを書き込み用デコーダ３０から分離する必要があるためである。
この場合、上記分離用のＭＯＳトランジスタ３７、４８は同一導電型で形成される。図１３の例であると、両者はｎチャネルを有するように形成される。すると、ダイオード４９を設けない場合、マイナスのチャージを逃がす際に問題が発生する。ダイオード４９が無い場合には、マイナスのチャージはＭＯＳトランジスタ４８を介して半導体基板１５０に逃がすことになる。より具体的には、金属配線層１８４から、コンタクトプラグ１７８、ｎ＋型不純物拡散層１６９、ｐ型ウェル領域１５７、ｎ型ウェル領域１５２、ｎ＋型不純物拡散層１６０、及びｐ型ウェル領域１５９を順次通って、ｐ型半導体基板１５０に逃がされる。すると、ｐ型ウェル領域１５７とｎ型ウェル領域１５２とのｐｎ接合は逆バイアスであるから、プラスのチャージは、このｐｎ接合が降伏することによりｎ型ウェル領域１５２に流れる。ところが、ｎ型ウェル領域１５２はＭＯＳトランジスタ４８のバックゲートとなるものでもあり、その不純物濃度は比較的薄い。従って、ｐ型ウェル領域１５７とｎ型ウェル領域１５２とで形成されるｐｎ接合が降伏するには、比較的高い電圧が必要である。すると、当該ｐｎ接合が降伏する電圧までチャージが溜まると、逆にメモリセルのゲート絶縁膜１６６で絶縁破壊が起こる虞がある。よってマイナスのチャージを逃がすには、上記経路では非常に不安がある。
しかし本実施形態に係る構成であると、ダイオード４９が形成されており、アノードとなるｐ＋型不純物拡散層１５８は、ｐ型ウェル領域１５７よりも高い不純物濃度を有している。すなわち、ダイオード４９が降伏する電圧は、ｐ型ウェル領域１５７とｎ型ウェル領域１５２とで形成されるｐｎ接合が降伏するのに必要な電圧よりも低い。従って、ゲート絶縁膜１６６で絶縁破壊が起きる前にダイオード４９が降伏し、マイナスのチャージは半導体基板１５０へ逃がされる。従って、メモリセルＭＣをプラズマダメージから回避させることが可能となる。
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態に係る不揮発性半導体記憶装置は、上記第１の実施形態において図６を用いて説明した構造において、ダイオード４９をｎ型ウェル領域１５２の外に形成するものである。図１５は、本実施形態に係るフラッシュメモリの断面図であり、上記第１の実施形態で説明した図６に相当する領域について示している。
図示するように、本実施形態に係る構成は、第１の実施形態で説明した図６の構成において、ｐ＋型不純物拡散層１５８及びコンタクトプラグ１７７を廃したものである。そして、半導体基板１５０の表面領域内に、ｎ型ウェル領域１５２と離隔してｎ型ウェル領域２１０を形成し、更にｎ型ウェル領域２１０の表面領域内にｐ＋型不純物拡散層２１１を形成したものである。ｐ＋型不純物拡散層２１１は、ｐ型ウェル領域１５５〜１５７よりも高い不純物濃度を有している。そして、ｐ＋型不純物拡散層２１１とｎ型ウェル領域２１０とのｐｎ接合によって、ダイオード４９が形成されている。すなわち、ｐ＋型不純物拡散層２１１、ｎ型ウェル領域２１０は、それぞれダイオードのアノード、カソードとして機能する。そして、ｐ＋型不純物拡散層２１１上にコンタクトプラグ２１２が形成され、金属配線層１８４にコンタクトプラグ１７６、１７８、２１２が共通接続されている。その他の構成は、第１の実施形態と同様であるので説明は省略する。また、本実施形態に係るフラッシュメモリの製造方法も第１の実施形態と同様であり、ｎ型ウェル領域２１０を形成する際に、同時にｎ型ウェル領域２１０を形成すればよい。動作も第１の実施形態で説明したとおりである。
本実施形態に係るフラッシュメモリであると、上記第１の実施形態と同様に、フラッシュメモリが受けるプラズマダメージを低減できる。この点について、図１６を用いて詳細に説明する。図１６は、本実施形態に係るフラッシュメモリの断面図である。
本実施形態に係る構造であると、金属配線層１８４から、コンタクトプラグ２１２、ｐ＋型不純物拡散層２１１、ｎ型ウェル領域２１０を介してｐ型半導体基板１５０に至る経路によって、マイナスのチャージが半導体基板１５０に逃がされる。またプラスのチャージは、第１の実施形態と同様、金属配線層１８４から、コンタクトプラグ１７８、ｎ＋型不純物拡散層１６９、ｐ型ウェル領域１５７、ｎ型ウェル領域１５２、ｎ＋型不純物拡散層１６０、ｐ型ウェル領域１５９を介してｐ型半導体基板１５０に至る経路によって、半導体基板１５０に逃がされる。
プラスのチャージに関しては第１の実施形態と同様であるので、以下ではマイナスのチャージにのみ着目して説明する。例えば、金属配線層１８４にマイナスのチャージが蓄積されたと仮定する。するとマイナスのチャージは、金属配線層１８４及びコンタクトプラグ２１２を介してｐ＋型不純物拡散層２１１に流れ込む。ｐ＋型不純物拡散層２１１とｎ型ウェル領域２１０とはダイオード４９を構成しているところ、ダイオード４９には逆バイアスが印加されることとなる。すると、ダイオード４９が降伏して、マイナスのチャージはｎ型ウェル領域２１０に流れ込む。すると、ｎ型ウェル領域２１０とｐ型半導体基板１５０とで形成されるｐｎ接合には順バイアスが印加されることになるから、マイナスのチャージは接地電位とされているｐ型半導体基板１５０に流れ込む。
金属配線層１９３にマイナスのチャージが蓄積された場合も同様である。すなわち、チャージはコンタクトプラグ１９７を介して金属配線層１８４に流れ込み、その後は上記の通りである。
また、金属配線層１９１、１８２に蓄積されたマイナスのチャージは、セレクトゲート線１６７、コンタクトプラグ１７６を介して金属配線層１８４に流れ込む。その後は上記の通りである。
以上のように、本実施形態に係る構成であっても、第１の実施形態と同様の効果が得られる。なお、本実施形態に係る構成であると、ダイオード４９はｎ型ウェル領域２１０の外に形成されている。従って、読み出し時においてｎ型ウェル領域１５２の電位を独立に制御することが出来る。
上記のように、この発明の第１、第２の実施形態に係るフラッシュメモリによれば、製造工程過程において発生するチャージ、特にメモリセルのセレクトゲートに繋がる領域に蓄積されるチャージ、を半導体基板に逃がす経路を設けている。そしてその経路に含まれるｐｎ接合のうち、逆バイアスとなるものについては、その耐圧をメモリセルのゲート絶縁膜より小さくしている。従って、チャージによってメモリセルのゲート絶縁膜が絶縁破壊する前に、チャージは半導体基板に逃がされるので、メモリセルをプラズマダメージから防止することが出来る。
また、ダイオード４９に接続される金属配線層１８４は、多層配線のうちで最も低い位置にあることが望ましい。特に、セレクトゲート線に接続される金属配線のうちの最下層にあることが望ましい。なぜなら、金属配線層１８４が多層配線のうちの第２層目以上であったとすると、金属配線層１８４より下層にある金属配線を形成する際に発生するチャージを半導体基板に逃がすことが出来ないからである。
なお、上記第１、第２の実施形態では、ビット線がグローバルビット線とローカルビット線とに階層化されている場合を例に挙げて説明した。しかし、階層化されていない場合にも適用できることは言うまでもない。しかし、ビット線を階層化した場合には、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。また、非選択のローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
図１７、図１８は、上記第１、第２の実施形態の第１変形例に係るフラッシュメモリの断面図である。本変形例は、書き込み用デコーダ３０内のスイッチ素子群３２と、メモリセルアレイ２０とを、同一のウェル領域内に形成したものである。図示するように、メモリセルＭＣ、及びスイッチ素子群３２内のＭＯＳトランジスタ３７は、ｎ型ウェル領域１５２の表面内に形成されたｐ型ウェル領域２２０上に形成されている。従って、ＭＯＳトランジスタ３７のバックゲートバイアスは、ｐ型ウェル領域２２０の電位ＶＰＷと同電位である。本変形例によれば、ウェル領域の数を減らすことが出来、製造工程が簡単化される。また、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に電位を与えるための経路は、ｐ型ウェル領域２２０に電位を与える経路と共通に出来る。従って、図３で説明したスイッチ素子１４３と、制御回路１００からｐ型ウェル領域１５６に至るパスとスイッチ素子１４３とを接続するパスとが不要になる。従って、回路構成が簡略化され、製造工程が簡単化される。その結果、フラッシュメモリの製造コストを削減できる。
また、上記第１、第２の実施形態では、選択トランジスタＳＴとメモリセルトランジスタＭＴの２つのトランジスタを含むメモリセルを有するフラッシュメモリの場合を例に挙げて説明した。しかし、上記実施形態は、ＮＡＮＤ型フラッシュメモリに適用することも出来る。図１９は、第１、第２の実施形態の第２変形例に係るフラッシュメモリのブロック図であり、ＮＡＮＤ型フラッシュメモリについて示している。
図示するように、メモリセルアレイ２０は、複数のＮＡＮＤセルを備えている。ＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、複数個のメモリセルトランジスタＭＴを有している。図１９では、８個のメモリセルトランジスタの場合を例に挙げて説明したが、その数は１６個や３２個でも良く、限定されるものではない。複数個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。そして、同一列にある選択トランジスタＳＴ１のドレイン領域がビット線に共通接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。そして、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１、第２の実施形態と同様である。
上記のようなＮＡＮＤ型フラッシュメモリの場合であっても、上記第１、第２の実施形態が適用可能である。
更に、上記実施形態は、２つの選択トランジスタＳＴ１、ＳＴ２、及び１つのメモリセルトランジスタＭＴの３つのトランジスタを含むメモリセルを有するフラッシュメモリの場合にも適用できる。図２０は、第１、第２の実施形態の第３変形例に係るフラッシュメモリのブロック図である。
図示するように、メモリセルアレイ２０は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルは、２つの選択トランジスタＳＴ１、ＳＴ２及び１つのメモリセルトランジスタＭＴを有している。そして、３つのトランジスタは、２つの選択トランジスタＳＴ１、ＳＴ２が、メモリセルトランジスタＭＴを挟むようにして、直列接続されている。同一列にある選択トランジスタＳＴ１のドレイン領域はビット線に共通接続され、選択トランジスタＳＴ２のソース領域はソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１、第２の実施形態と同様である。
上記のようなフラッシュメモリの場合であっても、上記第１、第２の実施形態が適用可能である。
また、上記第１、第２の実施形態は、システムＬＳＩにも適用できる。図２１は、第１、第２の実施形態の第４変形例に係るフラッシュメモリを備えたシステムＬＳＩのブロック図である。
図示するように、システムＬＳＩ３００は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＭＣＵ３３０が設けられている。またメモリ領域には、上記第１、第２の実施形態で説明したフラッシュメモリ１０、図２０を用いて説明した、３つのＭＯＳトランジスタを含むフラッシュメモリ３２０、及び図１９を用いて説明したＮＡＮＤ型フラッシュメモリ３１０が設けられている。フラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図２１に示すようにＭＣＵ３３０と同一チップに搭載した場合は、フラッシュメモリ１０をＭＣＵ３３０のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ１０の動作速度が速いため、ＭＣＵ３３０がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ１０は、フラッシュメモリ３２０及びＮＡＮＤ型フラッシュメモリ３１０と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
すなわち、上記実施形態に係る半導体記憶装置は、
（１） 第１導電型の第１半導体層の表面領域内に互いに離隔して形成された、第２導電型の第２乃至第５半導体層と、
前記第２半導体層上に形成された前記第１導電型の第１ＭＯＳトランジスタを含むメモリセルと、
前記第３、第４半導体層上にそれぞれ形成された前記第１導電型の第２、第３ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲートと、前記第２、第３ＭＯＳトランジスタの少なくともいずれかのソースまたはドレインとを接続する第１金属配線層と、
前記第５半導体層と、前記第１金属配線層とを接続する第１コンタクトプラグと
を具備し、前記第１金属配線層は、前記第１ＭＯＳトランジスタのゲートに接続される金属配線のうちで最下層にある
ことを特徴とする不揮発性半導体記憶装置。
（２） 前記第５半導体層は、前記第２乃至第４半導体層よりも高い不純物濃度を有する
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（３） 第１導電型の第１半導体層の表面領域内に互いに離隔して形成された第２導電型の第２乃至第４半導体層と、
前記第２半導体層上に形成された前記第１導電型の第１ＭＯＳトランジスタを含むメモリセルと、
前記第３、第４半導体層上にそれぞれ形成された前記第１導電型の第２、第３ＭＯＳトランジスタと、
前記第１半導体層と離隔して形成された前記第１導電型の第５半導体層と、
前記第５半導体層の表面領域内に形成された前記第２導電型の第６半導体層と、
前記第１ＭＯＳトランジスタのゲートと、前記第２、第３ＭＯＳトランジスタの少なくともいずれかのソースまたはドレインとを接続する第１金属配線層と、
前記第６半導体層と前記第１金属配線層とを接続する第２コンタクトプラグと
を具備し、前記第１金属配線層は、前記第１ＭＯＳトランジスタのゲートに接続される金属配線のうちで最下層にある
ことを特徴とする不揮発性半導体記憶装置。
（４） 前記第６半導体層は、前記第２乃至第４半導体層よりも高い不純物濃度を有する
ことを特徴とする（３）記載の不揮発性半導体記憶装置。
（５） 前記第１金属配線層よりも上層に、前記第１ＭＯＳトランジスタのゲートと平行に形成され、第２コンタクトプラグによって前記第１金属配線層と接続される第２金属配線層を更に備える
ことを特徴とする（１）乃至（４）いずれか１項記載の不揮発性半導体記憶装置。
（６） 前記メモリセルは、前記第２半導体層上にゲート絶縁膜を介在して形成されたフローティングゲートと、前記フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを含む積層ゲート、及び前記第１ＭＯＳトランジスタのドレインに接続されたソースを有する前記第１導電型の第４ＭＯＳトランジスタを更に備える
ことを特徴とする（１）乃至（５）いずれか１項記載の不揮発性半導体記憶装置。
（７） 前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルの前記第４ＭＯＳトランジスタのドレインを共通接続するビット線と、
同一行にある前記メモリセルの前記第４ＭＯＳトランジスタのコントロールゲートが共通接続されて形成されたワード線と、
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、
読み出し時において前記セレクトゲート線のいずれかを選択する第１ロウデコーダと、
書き込み時において前記ワード線のいずれかを選択する第２ロウデコーダと
を更に備えることを特徴とする（６）記載の不揮発性半導体記憶装置。
（８） 負電圧を供給する負電圧供給回路を更に備え、
前記第１ロウデコーダは、前記セレクトゲート線毎に設けられ、書き込み時及び消去時にオフ状態とされ、読み出し時にオン状態とされる前記第１ＭＯＳトランジスタと、
読み出し時に、前記セレクトゲート線のいずれかを選択し、前記第１ＭＯＳトランジスタを介して選択セレクトゲート線に電位を与える第１ロウアドレスデコード回路とを備え、
前記第２ロウデコーダは、前記セレクトゲート線毎に設けられ、書き込み時にオン状態とされ、読み出し時及び消去時にオフ状態とされる前記第２ＭＯＳトランジスタと、
書き込み時に、前記ワード線のいずれかを選択し、選択ワード線に電位を与える第２ロウアドレスデコード回路とを備え、
書き込み時において、前記第２ロウデコーダは、前記負電圧供給回路が供給する負電圧を、前記第２ＭＯＳトランジスタを介して前記セレクトゲート線に印加する
ことを特徴とする（７）記載の不揮発性半導体記憶装置。
なお、例えばロジック回路領域では、ＭＣＵ３３０をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、３１０、３２０をバルクのシリコン基板上に形成しても良い。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の回路図。 図３におけるロウアドレスデコード回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面構造を示す模式図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第１の製造工程を示す断面図。 この発明の第１の実施形態に係るフラッシュメモリの第２の製造工程を示す断面図。 この発明の第１の実施形態に係るフラッシュメモリの第３の製造工程を示す断面図。 この発明の第１の実施形態に係るフラッシュメモリの第４の製造工程を示す断面図。 この発明の第１の実施形態に係るフラッシュメモリの第５の製造工程を示す断面図。 この発明の第１の実施形態に係るフラッシュメモリの第６の製造工程を示す断面図。 この発明の第１の実施形態に係るフラッシュメモリの第７の製造工程を示す断面図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。 この発明の第１、第２の実施形態の第１変形例に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。 この発明の第１、第２の実施形態の第１変形例に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。 この発明の第１、第２の実施形態の第２変形例に係るフラッシュメモリのブロック図。 この発明の第１、第２の実施形態の第３変形例に係るフラッシュメモリのブロック図。 この発明の第１、第２の実施形態の第４変形例に係るフラッシュメモリを備えたシステムＬＳＩのブロック図。
符号の説明
１０、３１０、３２０…フラッシュメモリ、２０…メモリセルアレイ、２２〜２６、３７、３９、４８…ｎチャネルＭＯＳトランジスタ、３０…書き込み用デコーダ、３１、４１…ロウアドレスデコード回路、３２…スイッチ素子群、３３、４４…ＮＡＮＤゲート、３４、４５、４７…インバータ、３５、３６、４３、１４０、１４０〜１４２…スイッチ素子、３８…ｐチャネルＭＯＳトランジスタ、４０…セレクトゲートデコーダ、４２…電圧変換回路、４６…レベルシフト回路、４９…ダイオード、５０…カラムデコーダ、６０…書き込み回路、７０…センスアンプ、８０…ソース線ドライバ、９０…アドレスバッファ、１００…制御回路、１１０、１２０、１３０…昇圧回路、１５０…半導体基板、１５１〜１５３、２１０…ｎ型ウェル領域、１５４〜１５７、１５９、２２０…ｐ型ウェル領域、１５８、２１１…ｐ＋型不純物拡散層、１６０〜１６２、１６９、１７０…ｎ＋型不純物拡散層、１６３、１７１…ゲート電極、１６４、１６６、１７２…ゲート絶縁膜、１６５…フローティングゲート（セレクトゲート）、１６７…コントロールゲート（セレクトゲート）、１６８…ゲート間絶縁膜、１７３〜１７９、１８７〜１８９、１９５〜１９７、２１２…コンタクトプラグ、１８０〜１８５、１９０〜１９３、１９８…金属配線層、１８６、１９４、１９９…層間絶縁膜、３００…システムＬＳＩ、３３０…ＭＣＵ

Claims (2)

  1. 第１導電型の第１半導体層の表面領域内に互いに離隔して形成された、第２導電型の第２乃至第５半導体層と、
    前記第２半導体層上に形成された前記第１導電型の第１ＭＯＳトランジスタを含むメモリセルと、
    前記第３、第４半導体層上にそれぞれ形成された前記第１導電型の第２、第３ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのゲートと、前記第２、第３ＭＯＳトランジスタの少なくともいずれかのソースまたはドレインとを接続する第１金属配線層と、
    前記第５半導体層と、前記第１金属配線層とを接続する第１コンタクトプラグと
    を具備し、前記第１金属配線層は、前記第１ＭＯＳトランジスタのゲートに接続される金属配線のうちで最下層にある
    ことを特徴とする不揮発性半導体記憶装置。
  2. 第１導電型の第１半導体層の表面領域内に互いに離隔して形成された第２導電型の第２乃至第４半導体層と、
    前記第２半導体層上に形成された前記第１導電型の第１ＭＯＳトランジスタを含むメモリセルと、
    前記第３、第４半導体層上にそれぞれ形成された前記第１導電型の第２、第３ＭＯＳトランジスタと、
    前記第１半導体層と離隔して形成された前記第１導電型の第５半導体層と、
    前記第５半導体層の表面領域内に形成された前記第２導電型の第６半導体層と、
    前記第１ＭＯＳトランジスタのゲートと、前記第２、第３ＭＯＳトランジスタの少なくともいずれかのソースまたはドレインとを接続する第１金属配線層と、
    前記第６半導体層と前記第１金属配線層とを接続する第２コンタクトプラグと
    を具備し、前記第１金属配線層は、前記第１ＭＯＳトランジスタのゲートに接続される金属配線のうちで最下層にある
    ことを特徴とする不揮発性半導体記憶装置。
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