JP2005151689A - 同期整流方式スイッチングレギュレータ制御回路及びこれを含む半導体集積回路 - Google Patents

同期整流方式スイッチングレギュレータ制御回路及びこれを含む半導体集積回路 Download PDF

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Abstract

【課題】 電源投入時に入出力電圧差が少ないと、入力−コイル間に接続されているスイッチがＯＮしているにも拘らずコイルに電流が流れず、次のタイミングでコイル−ＶＳＳ間に接続されているスイッチがＯＮして出力−ＶＳＳ間にコイルを介して電流が流れてしまい、安定した電源供給を行うことができない場合が生じた。
【解決手段】 電源投入時のＭＩＮデューティーを制限し、入出力間に接続されているコイルに電流を必ず流し、次のタイミングでコイルにエネルギーが保持されることから、出力の電荷を抜くことなく電源投入が行われるようにした。
【選択図】 図１

Description

本発明ではソフトスタート回路を内蔵するスイッチングレギュレータ制御回路において、電源投入時に内部発振周波数のデューティーを制限することにより、電源投入時に出力容量の電荷を放電することがなく安定した電源の立ちあがりの供給がおこなえるスイッチングレギュレータ制御回路、及び、スイッチングレギュレータに関する。
従来のソフトスタート回路内蔵の同期整流方式スイッチングレギュレータ回路としては、電源投入時に発振周波数のデューティーの制限はなく、所望の出力電圧になるまで発振動作をおこなう図３の回路図に示されるスイッチングレギュレータ回路が知られていた。
以下に、従来のソフトスタート回路内蔵の同期整流方式スイッチングレギュレータ回路を図３によって説明する。まず、Ｖｏｕｔの電圧レベルを検出し分割抵抗１００、分割抵抗１０１によって抵抗分割された電圧レベルＶａと基準電圧回路１０６から出力される電圧レベルＶｒｅｆとの差を誤差増幅回路１０２によって増幅し、電圧レベルＶｅｒｒとして出力する。次に、出力レベルＶｅｒｒと発振回路１０４より出力される三角波Ｖｏｓｃを比較回路１０３によって比較し、同期整流回路１０５を介し、外付けスイッチを制御するパルスＰＤＲＶ、パルスＮＤＲＶとして出力することにより、Ｖｏｕｔ端子電圧が所望の一定出力電圧となるように制御をおこなう。外付けスイッチを制御するパルスＰＤＲＶ、パルスＮＤＲＶは、内部発振周波数Ｖｏｓｃで発振し、デューティー比を変えることにより、Ｖｏｕｔ端子電圧が所望の一定出力電圧となるように制御をおこなう。
従来から知られているソフトスタート方法の具体例としては外付け容量を用いておこなう方法がある（例えば、特許文献１参照。）。電源投入時には、ソフトスタート回路１０７により、外付けソフトスタート容量１０８に定電流で充電され、外付けソフトスタート容量１０８の電位は電源投入時から除々に上昇する。外付けソフトスタート容量の上昇と比例し、基準電圧回路１０６から出力される電圧レベルＶｒｅｆも電源投入時から除々に上昇する。故に、ソフトスタート回路内蔵の同期整流方式スイッチングレギュレータ回路例としては、基準電圧回路１０６から出力される電圧レベルＶｒｅｆが電源投入時から除々に上昇することで、パルスＰＤＲＶ、パルスＮＤＲＶが０％デューティーから除々にデューティーを大きくなり、Ｖｏｕｔ端子電圧が電源投入時から除々に上昇する。そのため入力電源−出力電圧間にラッシュ電流が流れることなく電源投入をおこなえ、入力電源に負荷を与えることなく安定した電源を得ることが容易であった。
特開平８−３１７６３７号（第２頁）
しかし、従来のソフトスタート回路内蔵の同期整流方式スイッチングレギュレータ回路は、電源投入時、出力容量にある程度の電荷が充電されていると、入力電圧と出力電圧に電圧差が少ない場合がある。入出力間に電圧差が少なくデューティーが小さい状態が続くと、入力−コイル間に接続されているスイッチがＰＤＲＶによってＯＮしているにも拘らず入出力間に接続されているコイルに電流が流れることがない。入力−出力間に電流が流れないため、次のタイミングでコイル−ＶＳＳ間に接続されているスイッチがＮＤＲＶによってＯＮすると出力−ＶＳＳ間にコイルを介して電流が流れてしまう。そのため出力に充電されていた電荷をＶＳＳに流してしまうという問題があった。
本発明の目的は従来のこのような問題点を解決するために、電源投入時のＭＩＮデューティーを制限した。即ち、電源投入時に出力容量に電荷があり入出力電圧差が少ない場合でもＰＤＲＶがＯＮする時間を設けて入出力間に接続されているコイルに電流を必ず流し、次のタイミングでコイル−ＶＳＳ間に接続されているスイッチがＮＤＲＶによってＯＮしたとしても、コイルにエネルギーが保持されていることから、出力の電荷を抜くことなく電源投入がおこなわれることを特徴としたものである。より具体的には、
（１）ソフトスタート回路を含む回路部と、発振器と、比較回路と、同期整流回路を備え、前記比較回路は前記回路部からの出力信号と前記発振器からの出力信号とを比較してパルス幅が制御された出力パルスを出力し、前記同期整流回路は前記出力パルスを入力してスイッチング素子を駆動するための駆動信号を供給する同期整流方式スイッチングレギュレータ制御回路において、電源投入後であって前記出力パルスが所定のデューティー比に達したときに、前記出力パルスを前記同期整流回路へ出力することにした。また、
（２）前記回路部からの出力信号と基準電圧とを比較する第２の比較回路と、前記第２の比較回路からの出力信号に応じて前記出力パルスを前記同期整流回路へ出力する論理回路とを更に備え、前記回路部からの出力信号の電圧レベルが前記基準電圧よりも低いときは、前記出力パルスが前記同期整流回路へ供給されないようにした。また、
（３）上記（２）とは異なり、前記発振器からの出力信号を、所定の電圧レベルにおいて切り取られた三角波の形状を有するものにした。更に、
（４）上記同期整流方式スイッチングレギュレータ制御回路を含む半導体集積回路とした。
本発明では電源投入時に、デューティーが０％から始まるのではなく、設定されたＭＩＮデューティーから除々にデューティーを大きくさせる。その結果、電源投入時の出力電圧の電位に関わらず、安定した電源供給をおこなえる効果がある。
本発明は、電源投入時に、デューティーが０％から始まるのではなく、設定されたＭＩＮデューティーから除々にデューティーを大きくさせる。以下、実施例に基づいて具体的に説明する。
以下に、本発明を図面に基づいて説明する。図１は本発明の実施例を示すソフトスタート回路内蔵の同期整流方式スイッチングレギュレータ回路の内部回路を示したものである。発振回路３から出力されるＶｏｓｃと誤差増幅回路から出力されるＶｅｒｒは比較回路１に入力され、Ｖｃｏｍｐとして外付けスイッチを制御する制御信号が出力される。ここでＶｅｒｒは、従来例図３で示したスタート回路１０７、基準電圧回路１０６、出力電圧の分割回路１００、１０２、誤差増幅回路１０２から構成される回路部における誤差増幅回路１０２からの出力信号を使用することができる。さらに、前記Ｖｅｒｒと基準電圧Ｖｒｅｆ２とを比較回路２で比較し、ＮＡＮＤ回路７とＡＮＤ回路５と同期整流回路６を用いて、Ｖｅｒｒの波形とソフトスタート信号Ｓｏｆｔ＿Ｓにより、電源投入時のＭＩＮデューティーを制限する。
次に、本発明の動作を詳細に図２にて説明する。図２において発振回路３より出力された三角波とエラーアンプから出力されたＶｅｒｒとを比較回路１にて比較し出力される波形はＶｃｏｍｐとなる。電源投入時にＶｅｒｒは除々に上昇するため、Ｖｃｏｍｐ波形はＬＯＷ状態から小さいデューティーを出力し、その後大きいデューティーを出力していることが解る。また、Ｖｒｅｆ２とＶｅｒｒを比較回路２によって比較しており、電源投入時にＶｅｒｒが三角波の中程に上昇するまでＶｒｅｆ２と交わらないため、ＥＲＲｃｏｍｐ信号はＨＩを出力することとなる。また、電源投入時にＳｏｆｔ＿Ｓ信号はＨＩを出力するため。ＮＡＮＤ回路７はＬＯＷを出力し、ＡＮＤ回路５によりＶｃｏｍｐ２信号はＬＯＷを出力することとなる。
次にＶｅｒｒが上昇し、Ｖｒｅｆ２と交わるとＥＲＲｃｏｍｐはＬＯＷを出力することでＮＡＮＤ回路７はＨＩを出力するため、Ｖｃｏｍｐ２信号はＶｃｏｍｐ信号と同じ波形を出力し、通常動作をおこなうこととなる。また、図２には記述していないが、ソフトスタート時間終了後には、Ｓｏｆｔ＿Ｓ信号はＬＯＷを出力する。そのためソフトスタート時間終了後は、ＶｅｒｒがＶｒｅｆ２以下のレベルになってもＶｃｏｍｐ２はＶｃｏｍｐと同じ波形を出力することとなり、０％デューティーからＭＡＸデューティーまで可変し出力電圧を所望の一定電圧が出力するように制御する通常動作をおこなうこととなる。
つまり、電源投入時のソフトスタート時間中は、Ｖｅｒｒが三角波のあるレベルにまで達しない限り矩形波は出力しないこととなり、電源投入時に、ＭＩＮデューティーを制限していることがわかる。そしてソフトスタート時間後は、デューティーを制限することがない通常動作をおこなうことがわかる。
また、本発明の実施例ではある基準電圧を設け、その基準電圧を比較することによりデューティーの大小を判断し、ＭＩＮデューティーの制限をおこなっているが、基準電圧を設けるのではなく、三角波の下側を凸にするのを止めＶｃｏｍｐ自体にＭＩＮデューティーが出力されないように制限をかけることもできる。他の論理回路構成でも本発明と同等の結果が得られることは明白であり、図１の回路構成に限定したものではない。
本発明の第１の実施例であるソフトスタート回路を内蔵する同期整流方式スイッチングレギュレータ制御回路図の説明図である。 図１に示すソフトスタート回路を内蔵する同期整流方式スイッチングレギュレータ制御回路の動作説明図である。 従来のソフトスタート回路を内蔵する同期整流方式スイッチングレギュレータ制御回路の説明図である。
符号の説明
１、２、１０３ 比較回路
３、１０４ 発振回路
６、１０５ 同期整流回路
５ ＡＮＤ回路
７ ＮＡＮＤ回路
１００、１０１ 分割抵抗
１０２ 誤差増幅器
１０７ ソフトスタート回路
１０８ 外付け容量
４、１０６ 基準電圧回路

Claims (6)

  1. ソフトスタート回路を含む回路部と、発振器と、比較回路と、同期整流回路を備え、前記比較回路は前記回路部からの出力信号と前記発振器からの出力信号とを比較してパルス幅が制御された出力パルスを出力し、前記同期整流回路は前記出力パルスを入力してスイッチング素子を駆動するための駆動信号を供給する同期整流方式スイッチングレギュレータ制御回路において、
    電源投入後であって前記出力パルスが所定のデューティー比に達したときに、前記出力パルスを前記同期整流回路へ出力することを特徴とする同期整流方式スイッチングレギュレータ制御回路。
  2. 前記回路部からの出力信号と基準電圧とを比較する第２の比較回路と、前記第２の比較回路からの出力信号に応じて前記出力パルスを前記同期整流回路へ出力する論理回路とを更に備え、前記回路部からの出力信号の電圧レベルが前記基準電圧よりも低いときは、前記出力パルスが前記同期整流回路へ供給されないことを特徴とする請求項１に記載の同期整流方式スイッチングレギュレータ制御回路。
  3. 前記発振器からの出力信号は、所定の電圧レベルにおいて切り取られた三角波の形状を有することを特徴とする請求項１に記載の同期整流方式スイッチングレギュレータ制御回路。
  4. 前記基準電圧の電圧レベルは、前記発振器の出力信号の最大電圧レベルと最小電圧レベルとの間であることを特徴とする請求項２に記載の同期整流方式スイッチングレギュレータ制御回路。
  5. 前記論理回路はスタート終了信号を入力し、前記スタート終了信号を入力したときは前記第２の比較回路からの出力信号にかかわらず、前記出力パルスが前記同期整流回路へ供給されることを特徴とする請求項２に記載の同期整流方式スイッチングレギュレータ制御回路。
  6. 請求項１乃至５に記載した同期整流方式スイッチングレギュレータ制御回路を有する半導体集積回路。
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