JP2005150459A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 複数の半導体チップをずらして積層する場合に、半導体チップのはみ出し部分の電極と金属配線との接続を向上させるとともに、樹脂封止の際の応力による半導体チップの劣化を抑制することができる半導体装置を提供することを目的とする。
【解決手段】 ダイパッド部２００と、第１電極部４７が形成された表面４１とダイパッド部２００に固定された裏面４２とを有する第１半導体チップ４と、第２電極部５７が形成された表面５１と第１半導体チップ４の表面４１に固定された裏面５２とを有する第２半導体チップ５と、第２半導体チップ５の裏面に固定された表面３０１とダイパッド部２００に固定された裏面３０２とを有する支持部材３００と、第１及び第２電極部４７，５７に電気的に接続されたリード端子部２１０，２２０と、ダイパッド部２００、第１及び第２半導体チップ４，５、及び支持部材３００を封止した樹脂封止体１０とを備えた半導体装置。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法、特に、複数の半導体チップを積層する半導体チップ積層型の半導体装置及びその製造方法に関する。
金属配線のボンディング処理を改善することを目的とした従来のボンディング装置及び半導体装置が、それぞれ特許文献１及び２に記載されている。特許文献１には、ヒートコマのリード端子載置面を傾斜させたボンディング装置が記載されている。このボンディング装置では、ウィンドクランパによりリード端子をヒートコマの載置面に固定した際に、リード端子が反りを有していたとしても、リード端子がヒートコマの載置面に良好に接触するため、ヒートコマからの熱がリード端子に良好に伝達される。
特許文献２には、４枚の半導体チップが積層された半導体装置が記載されている。この半導体装置では、最上層の半導体チップがリード端子に固定され、他の半導体チップは順に各半導体チップの電極が露出されるようにずらされて上層の半導体チップに固定されている。この半導体装置では、最下層の半導体チップが直接ヒートコマに載置されるので、各半導体チップに熱が伝達しやすい。
特開平７−５８１４３号公報（第４−５頁、第１図） 特開２００１−２９８１５０号公報（第１２−１４頁、第７図）
特許文献１に記載のボンディング装置では、リード端子に反りがある場合にもリード端子を確実にヒートコマに接触させることができるが、複数の半導体チップをずらして積層する場合の問題点については記載されていない。
複数の半導体チップをずらして積層する場合には、半導体チップのはみ出し部分とリードフレームとの間に空間が生じる。はみ出し部分に電極が配置されていると、ワイヤーボンディングの際、リードフレームからの熱がはみ出し部に伝わり難く、金属配線及び電極に加える超音波も上記空間に逃げてしまい金属配線及び電極に良好に伝達されない。この結果、はみ出し部の電極と金属配線との接続状態が悪化する虞がある。また、樹脂封止の際には、はみ出し部とリードフレームとの間の空間に樹脂が流れ込んで、はみ出し部が応力を受けて上側の半導体チップにクラックが生じる虞がある。
特許文献２に記載の半導体装置では、最下層の半導体チップを直接ヒートコマに接触させて熱伝導を向上させる効果はあるものの、樹脂封止の際に、各半導体チップのはみ出し部分に応力が加わり、これらの半導体チップにクラックが発生する虞がある。
従って、複数の半導体チップをずらして積層する場合に、半導体チップのはみ出し部分の電極と金属配線との接続を向上させるとともに、樹脂封止の際の応力による半導体チップの劣化を抑制することができる半導体装置を提供する必要がある。
本発明に係る半導体装置は、ダイパッド部と、第１及び第２半導体チップと、支持部材と、リード端子部と、樹脂封止体とを備えている。第１半導体チップは、第１電極部が形成された表面と、ダイパッド部に固定された裏面とを有している。第２半導体チップは、第２電極部が形成された表面と、第１半導体チップの表面に固定された裏面とを有している。支持部材は、第２半導体チップの裏面に固定された表面と、ダイパッド部の表面に固定された裏面とを有している。リード端子部は、第１及び第２電極部に電気的に接続されている。樹脂封止体は、ダイパッド部、第１及び第２半導体チップ、及び支持部材を封止している。
本発明に係る半導体装置では、第２半導体チップ（積層側）が第１半導体チップ（被積層側）に固定されているとともに、支持部材にも固定されている。即ち、第２半導体チップが第１半導体チップからはみ出す部分（はみ出し部分）を支持部材に固定することにより、第２半導体チップのはみ出し部分が支持部材によって支持されている。第２半導体チップのはみ出し部とリードフレーム（ダイパッド部及びリード端子部）との間の空間に支持部材が存在するので、はみ出し部に電極が配置されている場合にも、ヒートコマからの熱がリードフレームから支持部材を介して第２半導体チップのはみ出し部に良好に伝達される。また、第２半導体チップのはみ出し部とリードフレームとの間に支持部材が存在するので、金属配線に超音波を良好に伝達することができる。この結果、はみ出し部の電極と金属配線とを確実に接続することができる。
また、はみ出し部とリードフレームとの間の空間に支持部材が存在するので、樹脂封止の工程において、はみ出し部とリードフレームとの間の空間に樹脂が流れこむことを抑制できる。この結果、樹脂封止工程においてはみ出し部に過剰な応力が加わり、第２半導体チップにクラックが生じることを防止できる。
（１）第１実施形態
〔構造〕
図１は、本発明の第１実施形態に係る半導体装置１の上面透視図（上部の樹脂封止体を取り除いた図）であり、図２は、図１のＡ−Ａにおける断面図である。半導体装置１は、例えば、半導体メモリ装置である。
この半導体装置１は、ダイパッド部２００及びリード端子部２１０，２２０を有するリードフレーム２と、半導体チップ４及び５と、支持部材３００と、複数の金属配線からなる配線部８及び９とを備えている。
リードフレーム２は、ダイパッド部２００と、ダイパッド部２００の両側に所定の間隔（例えば０．５ｍｍ）を持って配置されたリード端子部２１０及び２２０と、ダイパッド部２００を支持する支持部２３０及び２４０とを備えている。ダイパッド部２００は、平面視略矩形に形成されており、互いに対向する面２０１及び２０２を有している。面２０１は、互いに対向する辺２０３及び２０４と、辺２０３及び２０４と隣り合うと共に互いに対向する辺２０５及び２０６とを有している。ダイパッド部２００は、支持部２３０及び２４０に固定されている。リード端子部２１０は、複数のリード端子からなる。リード端子部２１０の複数のリード端子は、ダイパッド部２００の辺２０３の側において、辺２０３と所定の間隔（例えば０．５ｍｍ）を持って、辺２０３に沿って配置されている。リード端子部２１０は、樹脂封止体１０の内部に配置されるインナー部２１１と、樹脂封止体１０の外部に配置されるアウター部２１２とを有している。アウター部２１２は、外部の端子の配置に合わせて折り曲げられている。リード端子部２２０は、複数のリード端子からなる。リード端子部２２０の複数のリード端子は、ダイパッド部２００の辺２０４の側において、辺２０４と所定の間隔（例えば０．５ｍｍ）を持って、辺２０４に沿って配置されている。リード端子部２２０は、樹脂封止体１０の内部に配置されたインナー部２２１と、樹脂封止体１０の外部に配置されたアウター部２２２とを有している。アウター部２２２は、外部の端子の配置に合わせて折り曲げられている。リード端子部２１０とリード端子部２２０とは、ダイパッド部２００を挟んで互いに対向するように配置されている。
半導体チップ４は、平面視略矩形であり、互いに対向する面４１及び４２と、互いに対向する辺４３及び４４と、互いに対向する辺４５及び４６とを有している。ここでは、半導体チップ４の短辺である辺４３及び辺４４の長さは７．８ｍｍ、長辺である辺４５及び４６の長さは１１．４ｍｍである。また、半導体チップ４のチップ厚は、１５０〜２００μｍである。半導体チップ４は、メモリ回路等の所定の機能を有する電気回路と、電気回路をリード端子部２１０と電気的に接続するための電極部４７とを有している。電極部４７は、半導体チップ４の面４１の辺４３側に配置されている。電極部４７は、複数の電極からなり、辺４３に沿って配置されている。半導体チップ４は、辺４３がダイパッド部２００の辺２０３側に配置されるように、面４２の全面で接着用シート６によってダイパッド部２００の面２０１に固定されている。ここでは、半導体チップ４の辺４３とダイパッド部２００の辺２０３との間の長さは０．５ｍｍである。
支持部材３００は、後述する半導体チップ５の半導体チップ４よりも外側にはみ出す部分であるはみ出し部を支持するための部材である。支持部材３００は、平面視略矩形であり、互いに対向する面３０１及び３０２と、互いに対向する辺３０３及び辺３０４と、互いに対向する辺３０５及び辺３０６とを有している。ここでは、支持部材３００の辺３０５及び辺３０６の長さは１．１ｍｍ、辺３０３及び辺３０４の長さは半導体チップ４の短辺の長さと等しく７．８ｍｍである。なお、辺３０５及び辺３０６の長さは、後述する半導体チップ５の半導体チップ４よりも外側にはみ出す部分であるはみ出し部の長さ（図１及び図２において辺４４と辺５４との間の長さ）以上であれば良い。本実施形態では、はみ出し部の長さは１．０ｍｍ、辺３０５及び３０６の長さは１．０ｍｍ以上である。また、支持部材３００の厚さは、半導体チップ４と同様に１５０〜２００μｍである。支持部材３００の辺３０３は、半導体チップ４の辺４４と完全に密着して配置されることが好ましいが、数十μｍ程度の隙間が生じても問題ない。
支持部材３００は、絶縁体でも導電体でも良い。支持部材３００は、例えば、導電性を有しないシリコンで形成することができる。支持部材３００をシリコンで形成する場合には、シリコンからなる半導体ウエハ上に形成することができる。
半導体チップ５は、互いに対向する面５１及び面５２と、互いに対向する辺５３及び辺５４と、互いに対向する辺５５及び辺５６とを有している。半導体チップ５は、半導体チップ４と同一の形状及び大きさを有する。即ち、半導体チップ５の短辺である辺５３及び辺５４の長さは７．８ｍｍであり、長辺である辺５５及び辺５６の長さは１１．４ｍｍである。また、半導体チップ５のチップ厚は、１５０〜２００μｍである。半導体チップ５は、半導体チップ４の電気回路と同一の機能を有する電気回路を有するとともに、その電気回路をリード端子部２２０と電気的に接続するための電極部４８を有している。電極部５７は、面５１の辺５４側に配置されている。電極部５７は、複数の電極からなり、辺５４に沿って配置されている。
半導体チップ５は、面５２を半導体チップ４の面４１に向けた状態で接着用シート７によって半導体チップ４に固定されている。より詳細には、半導体チップ５の辺５３が半導体チップ４の辺４３よりも内側に位置するとともに、半導体チップ５の辺５４が半導体チップ４の辺４４よりも外側かつ支持部材３００の辺３０４と略同一の位置又は内側に位置するように半導体チップ４に固定されている。即ち、図１に示すように、半導体チップ５の半導体チップ４からはみ出すはみ出し部分は、支持部材３００に支持されている。
配線部８は、電極部４７を、電極部４７から近い側にあるリード端子部２１０に電気的に接続している。配線部８は、複数の金属配線からなる。配線部８の各金属配線は、電極部４７の各電極とリード端子部２１０の各リード端子とに、ワイヤボンディングによって圧着されている。配線部９は、電極部５７を、電極部５７から近い側にあるリード端子部２２０に電気的に接続している。配線部９は、複数の金属配線からなる。配線部９の各金属配線は、電極部５７の各電極とリード端子部２２０の各リード端子とにワイヤボンディングによって圧着されている。
樹脂封止体１０は、各部を保護する目的で、リードフレーム２、半導体チップ４及び５、支持部材３００、並びに、配線部８及び９を封止している。より詳細には、リード端子部２１０及び２２０のインナー部２１１及び２２１は樹脂封止体１０により封止されるが、リード端子部２１０及び２２０のアウター部２１２及び２２２は樹脂封止体１０から外部に露出している。
〔製造方法〕
図３から図７は、本実施形態に係る半導体装置１の製造方法を説明する断面図である。
図３に示すように、ダイパッド２００の面２０１及びリード端子部２２０の上面に接着用シート６を接着する。次に、半導体チップ４の面４２をダイパッド部２００の面２０１に向けて、辺４３が辺２０３側に位置するように、半導体チップ４を接着用シート６によってダイパッド部２００及びリード端子部２２０に接着する。このとき、半導体チップ４の辺４３がダイパッド部２００の辺２０３から０．５ｍｍ内側に位置する。
次に、図４に示すように、支持部材３００を辺３０３が半導体チップ４の辺４４に向かうように配置し、支持部材３００を半導体チップ４に並べて接着用シート６に接着する。このとき、支持部材３００は、面３０２が接着用シート６に接触し、面３０１が半導体チップ４の面４１に沿うように配置される。また、支持部材３００の辺３０３は、半導体チップ４の辺４４と密着することが好ましいが、辺４４との間に数十μｍ程度の隙間があってもよい。
次に、図５に示すように、半導体チップ４の面４１及び支持部材３００の面３０１上に接着用シート７を接着する。次に、半導体チップ５を接着用シート７によって半導体チップ４及び支持部材３００に接着する。このとき、半導体チップ５の面５２を半導体チップ４の面４１に向けた状態で、辺５３が辺４３よりも内側に位置するとともに、辺５４が辺４４よりも外側、かつ、支持部材３００の辺３０４よりも内側に位置するように、半導体チップ５を半導体チップ４及び支持部材３００に固定する。はみ出し部分の長さ（半導体チップ５の辺５４が半導体チップ４の辺４４より外側にはみ出すの長さ）は、半導体チップ５の辺５３が半導体チップ４の辺４３よりも内側にずれる長さである。はみ出し部分の長さは、半導体チップ４の電極部４７が露出されて、電極部４７とリード端子部２１０とが配線可能となるような長さであれば良い。ここでは、はみ出し部分の長さを１．０ｍｍとする。なお、ここでは、半導体チップ５の辺５４がリード端子部２２０の上方まで延びるように配置されるが、半導体チップ５を半導体チップ４からずらす量によっては、辺５４がリード端子部２２０の上方まで到達しない場合もある。
次に、図６に示すように、リードフレーム２をボンディング装置に装着し、ワイヤボンディングを行う。ボンディング装置は、リードフレーム２、半導体チップ４及び５等を加熱するための加熱器としてのヒートコマ４００と、金属配線に超音波を印加するための超音波圧着機としてのキャピラリ４０１とから構成されている。リードフレーム２をヒートコマ４００の上に載置し、配線部８及び配線部９の各金属配線を、電極部４７及び電極部５７の各電極に接続するとともに、リード端子部２１０及びリード端子部２２０の各リード端子に圧着する。具体的には、ヒートコマ４００によって半導体チップ４及び半導体チップ５を加熱しつつ、キャピラリ４０１から金属配線に超音波を加えて金属配線を電極及びリード端子に圧着する。
このとき、半導体チップ５のはみ出し部とリードフレーム２との間には支持部材３００が配置されているため、ヒートコマ４００からの熱はダイパッド部２００及びリード端子部２２０から半導体チップ４及び支持部材３００を介して半導体チップ５に良好に伝達し、はみ出し部の電極（電極部５７）が適切に加熱される。はみ出し部とリードフレーム２との間に空間がある場合には、はみ出し部の電極（電極部５７）に金属配線（配線部９）を圧着する際に金属配線に加えた超音波が上記空間から逃げる問題があるが、上記空間に支持部材３００を配置することによってキャピラリ４０１からの超音波が金属配線に良好に伝達される。この結果、はみ出し部の電極と金属配線との接続を確実に行うことができる。
図７に示すように、リードフレーム２のリード端子部２１０及び２２０をそれぞれピン１０３及び１０４により金型１０１及び１０２に固定し、トランスファーモールディング法により樹脂を封止して樹脂封止体１０を形成する。このとき、リード端子部２１０及び２２０のインナー部２１１及び２２１が金型１０１及び１０２内部に収納されるとともに、リード端子部２１０及び２２０のアウター部２１２及び２２２が金型１０１及び１０２の外部に配置されるように、リードフレーム２を金型１０１及び１０２に固定する。
はみ出し部とリードフレーム２との間に空間がある場合には、樹脂封止の際に、この空間に樹脂が流れ込み、はみ出し部がリードフレーム２から離れる方向（上方に持ち上げられる方向）の応力を受ける。特に、はみ出し部の半導体チップ４との境界部分（半導体チップ４の辺４４の上方の部分）に応力が集中し、半導体チップ５にクラックが発生するおそれがある。これに対して、本実施形態では、はみ出し部とリードフレーム２との間の空間に支持部材３００が配置されているため、樹脂封止の際に、はみ出し部とリードフレーム２との間の空間に樹脂が流れ込むことを防止し、半導体チップ５にクラックが発生することを防止できる。
樹脂封止体１０で固定されたリードフレーム２を金型１０１及び１０２から取り外した後、リード端子部２１０及び２２０のアウター部２１２及び２２２の余分な部分を切断し、リード端子部２１０及び２２０のアウター部２１２及び２２２を外部の端子の配置に合わせて折り曲げて完成する。
〔作用効果〕
本実施形態では、半導体チップ４及び半導体チップ５をダイパッド部２００に積層して固定するとともに、半導体チップ５が半導体チップ４よりも外側にはみ出すはみ出し部分とリードフレーム２との間に支持部材３００を介装した。これにより、はみ出し部の電極部（電極部５７）に金属配線（配線部９）をボンディングする際に、ヒートコマ４００からの熱が支持部材３００を介してはみ出し部の電極に良好に伝達される。また、はみ出し部とリードフレーム２との間の空間に支持部材３００が存在するため、キャピラリ４０１からの超音波が金属配線に良好に伝達される。この結果、はみ出し部の電極に金属配線を確実に接続することができる。
また、はみ出し部とリードフレーム２との間に空間がある場合には、この空間に樹脂が流れ込み、はみ出し部がリードフレーム２から離れる方向（上方に持ち上げられる方向）の応力を受け、特に、はみ出し部の半導体チップ４との境界部分（半導体チップ４の辺４４の上方の部分）に応力が集中し、半導体チップ５にクラックが発生するおそれがある。これに対して、本実施形態では、はみ出し部とリードフレーム２との間の空間に支持部材３００が存在しているため、樹脂封止の際に、はみ出し部とリードフレーム２との間の空間に樹脂が流れ込むことを防止し、半導体チップ５にクラックが発生することを防止できる。
支持部材３００は、半導体チップ５のはみ出し部分の全体を支持するように形成することが好ましいが、半導体チップ５のはみ出し部分の一部を支持するように形成しても良い。即ち、支持部材３００が半導体チップ５のはみ出し部分よりも小さく、はみ出し部分の一部を支持する場合にも、金属配線のボンディングの際に熱及び超音波の伝導を良好にすることができ、はみ出し部分とリードフレーム２との間の空間に樹脂が流れ込むことを抑制することができる。
（２）第２実施形態
図８は、第２実施形態に係る半導体装置１の断面図である。図８において第１実施形態と同様の構成には同一符号を付し説明を省略する。第２実施形態に係る半導体装置１の平面図も第１実施形態に係る図１と同様である。本実施形態が第１実施形態と異なる点は、半導体チップ４と支持部材３００とが一体に形成される点である。
本実施形態に係る半導体チップ４及び支持部材３００は、図９（ａ）に示すような半導体ウエハＷ上に形成される。半導体チップ４及び支持部材３００は、同図（ｂ）に示すように、半導体ウエハＷを各チップに分離するためのスクライブ線ｘｉ（ｉ＝１，・・・ｎ・・・）及びｙｊ（ｊ＝１，・・・ｎ・・・）によって区分されて形成されている。
半導体チップ４及び支持部材３の形成は、素子が形成されていない半導体ウエハＷを準備し、スクライブ線ｘｉ及びｙｊによって区画される回路形成領域及び回路非形成領域の回路形成領域に半導体チップ４の電気回路を形成し、スクライブ線ｘｉ及びｙｊに沿ってウエハＷを切断する。ただし、半導体チップ４及び支持部材３００となる回路形成領域及び回路非形成領域を一体の状態で分離するために、スクライブ線ｙｊについては隣接するスクライブ線を切断せず、１本おきに切断する。例えば、図９（ｂ）において、スクライブ線ｘｎ、ｘｎ＋１に沿って切断するとともに、スクライブ線ｙｎ−１、ｙｎ＋１に沿って切断するが、スクライブ線ｙｎに沿っては切断せずにスクライブ線ｙｎを残す。このようにして、回路形成領域及び回路非形成領域をそれぞれ半導体チップ４及び支持部材３００として一体に分離することができる。
半導体チップ５は、半導体チップ４の電気回路と同一機能を有する電気回路を有しており、同一の形状及び大きさを有するので、図９に示した半導体ウエハＷにおいて回路形成領域と回路非形成領域とを別々に分離し、回路非形成領域とは別に分離された回路形成領域を半導体チップ５として使用しても良い。この場合には、隣接するスクライブ線ｙｊを含め１本ごとに切断することにより、回路形成領域を半導体チップ５として使用する。例えば、図９（ｂ）において、スクライブ線ｘｎ、ｘｎ＋１及びｙｎ−１、ｙｎ、ｙｎ＋１を切断し、回路形成領域と回路非形成領域とを別々に分離する。なお、半導体チップ５を得るために、回路形成領域のみを形成した半導体ウエハを使用して半導体チップ５を形成しても良い。
次に、上述した半導体チップ４、支持部材３００及び半導体チップ５を用いて半導体装置１を製造する方法を図１０及び図１１を参照して説明する。
図１０に示すように、リードフレーム２のダイパッド部２００及びリード端子部２２０に接着用シート６を接着し、一体で形成された半導体チップ４及び支持部材３００を接着用シート６によってダイパッド部２００及びリード端子部２２０に固定する。このとき、半導体チップ４の面４２がダイパッド部２００の面２００に向かい、かつ、辺４３がダイパッド部２００の辺２０３側に配置されるようにする。
次に、図１１に示すように、半導体チップ４及び支持部材３００の面４１及び面３０１に接着用シート７を接着し、接着用シート７によって半導体チップ５を面４１及び面３０１に接着する。このとき、半導体チップ５の面５２を半導体チップ４の面４１に向けた状態で、辺５３が辺４３よりも内側に位置するとともに、辺５４が、辺４４よりも外側かつ辺３０４よりも内側に位置するように、半導体チップ５を半導体チップ４及び支持部材３００に固定する。半導体チップ５のはみ出し部分の長さ（半導体チップ５の辺５４が半導体チップ４の辺４４より外側にはみ出すの長さ）は、半導体チップ５の辺５３が半導体チップ４の辺４３よりも内側にずれる長さである。はみ出し部分の長さは、半導体チップ４の電極部４７が露出されて、電極部４７とリード端子部２１０とが配線可能となるような長さであれば良い。ここでは、はみ出し部分の長さを１．０ｍｍとする。なお、ここでは、半導体チップ５の辺５４がリード端子部２２０の上方まで延びるように配置されるが、半導体チップ５を半導体チップ４からずらす量によっては、辺５４がリード端子部２２０の上方まで到達しない場合もある。ここでは、接着用シート７を使用したが、接着剤を半導体チップ４及び支持部材３００の面４１及び面３０１に塗布しても良い。半導体チップ４及び支持部材３００を一体で形成されており、半導体チップ４の辺４４と支持部材３００の辺３０３との間に隙間がないので、半導体チップ４の面４１及び支持部材３００の面３０１上に接着剤を塗布しても問題がない。
以下の工程は、第１実施形態における図６及び図７と同様である。
〔作用効果〕
支持部材３００と半導体チップ４とを別々に形成する場合、支持部材３００と半導体チップ４との膜厚がばらつくおそれがあり、半導体チップ４及び支持部材３００の面４１及び面３０１の間に段差が生じる場合がある。半導体チップ４及び支持部材３００に段差がある場合に面４１及び面３０１に半導体チップ５を固定すると、半導体チップ５がダイパッド部２００及び半導体チップ４に対して傾いて固定されるおそれがある。半導体チップ５が傾いて配置されていると、半導体チップ５の電極（電極部５７）に金属配線（配線部９）を圧着させる際に、キャピラリ４０１から金属配線に超音波が良好に伝達されず、金属配線と電極との接続が悪化する虞がある。
これに対して、本実施形態に係る半導体装置１では、半導体チップ４及び支持部材３００を同一の半導体ウエハＷに形成し、一体の状態で分離するため、半導体チップ４と支持部材３００との間に段差が生じることを防止することができる。
また、半導体チップ５は、半導体チップ４の電気回路と同一機能を有する電気回路を有しており、同一の形状及び大きさを有するので、図９に示した半導体ウエハＷにおいて回路形成領域と回路非形成領域とを別々に分離し、回路非形成領域と別に分離された回路形成領域を半導体チップ５として使用することができる。すなわち、同一の工程で製造した半導体ウエハＷから回路形成領域と回路非形成領域とを一体の状態で分離すれば一体で形成された半導体チップ４及び支持部材３００を得ることができ、回路形成領域と回路非形成領域とを別々に分離すれば半導体チップ５を得ることができるので、製造工程が簡略化され、コストダウンも図ることができる。
また、支持部材３００を半導体チップ４と別体で形成した場合には、半導体チップ４をリードフレーム２に位置決めして接着する工程に加えて、支持部材３００をリードフレーム２上に位置決めして接着する工程が必要であったが、本実施形態のように半導体チップ４及び支持部材３００を一体形成すれば、一回の工程で半導体チップ４及び支持部材３００をリードフレーム２に位置決め及び接着することができる。
（３）第３実施形態
図１２及び図１３は、第３実施形態に係る半導体装置１の平面図及び断面図である。第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
本実施形態では、リード端子部２２０は、ダイパッド部２００側において折り曲げ部２２０ａを有しており、折り曲げ部２２０ａが支持部材として機能する。折り曲げ部２２０ａは、リード端子部２００のダイパッド部２００側において半導体チップ５の方向に向かって折り曲げられており、半導体チップ４の面４１と同一の高さの位置において半導体チップ５の面５２に沿って延びている。半導体チップ５は、半導体チップ４の面４１及び折り曲げ部２２０ａ上に接着用シート７によって接着されている。
ワイヤボンディングの際には、図１４に示すように、折り曲げ部２２０ａに接触するように突起した突起部４０２を有するヒートコマ４００ａにリードフレーム２を載置する。すなわち、折り曲げ部２２０ａの下面にヒートコマ４００ａの突起部４０２が接触するように配置する。この状態で、ワイヤボンディングを行えば、ヒートコマ４００ａの突起部４０２からの熱が折り曲げ部２２０ａを介して半導体チップ５のはみ出し部に良好に伝達される。また、半導体チップ５のはみ出し部の下面（面５２）には折り曲げ部２２０ａが接触しているので、キャピラリからの超音波が金属配線（配線部９）に良好に伝達する。この結果、はみ出し部において電極と金属配線との接続を確実に行うことができる。
また、樹脂封止の際には、はみ出し部の下方に樹脂が流れ込んではみ出し部を上方に押し上げる力が加わったとしても、半導体チップ５のはみ出し部がリード端子部２２０の折り曲げ部２２０ａによって固定されているため、半導体チップ５の上方への移動が規制され、半導体チップ５に過剰な応力が加わってクラックが発生することを防止できる。
また、リードフレームのリード端子部２２０の折り曲げ部２２０ａを支持部材として使用するため、別途支持部材を設ける必要がなく、支持部材を半導体チップ４とともに半導体ウエハに作り込む必要もない。さらに、リード端子部２２０を折り曲げるという簡易な加工によって支持部材を得ることができるので、半導体装置１のコストダウンを図ることができる。
（４）他の実施形態
上記実施形態では、半導体チップ４及び５が同一の形状及び大きさを有する場合であったが、図１５に示すように、下側の半導体チップ４ａの短辺４３ａ及び４４ａが上側の半導体チップ５の短辺５３及び５４よりも長い場合にも適用することができる。
図１５において、半導体チップ４ａの短辺４３ａ及び４４ａは半導体チップ５の短辺５３及び５４よりも長く、長辺４５ａ及び４６ａは半導体チップ５の長辺５５及び５６と同一の長さである。また、半導体チップ４ａの辺４５ａ及び４６ａに沿って電極部４８及び４９がそれぞれ配置されており、ダイパッド部２００の辺２０５及び辺２０６に沿ってリード端子部２１０ａ及び２２０ａが配置されている。電極部４８及び４９の各電極は、配線部８ａ及び９ａの各金属配線によってそれぞれリード端子部２１０ａ及び２２０ａの各リード端子に接続されている。このように下側の半導体チップ４の３辺（辺４３，４５，４６）に沿って電極（電極部４７，４８，４９）が配置されている場合も、半導体チップ５の辺５４が半導体チップ４の辺４４からはみ出すはみ出し部分とリードフレーム２との間に支持部材３００を介装することにより、上記第１及び第２実施形態と同様の作用効果を得ることができる。また、図１５の半導体装置１において、第３実施形態と同様にリード端子部２２０に折り曲げ部２２０ａを設けて、折り曲げ部２２０ａによってはみ出し部を支持するようにしても良い。
第１実施形態に係る半導体装置１の平面図。 第１実施形態に係る半導体装置１の断面図。 第１実施形態に係る半導体装置１の製造工程を説明する断面図。 第１実施形態に係る半導体装置１の製造工程を説明する断面図。 第１実施形態に係る半導体装置１の製造工程を説明する断面図。 第１実施形態に係る半導体装置１の製造工程を説明する断面図。 第１実施形態に係る半導体装置１の製造工程を説明する断面図。 第２実施形態に係る半導体装置１の断面図。 半導体チップ及び支持部材が形成された半導体ウエハ。 第２実施形態に係る半導体装置１の製造工程を説明する断面図。 第２実施形態に係る半導体装置１の製造工程を説明する断面図。 第３実施形態に係る半導体装置１の平面図。 第３実施形態に係る半導体装置１の断面図。 第３実施形態に係る半導体装置１におけるワイヤボンディングを説明する図。 他の実施形態に係る半導体装置１の平面図。
符号の説明
１ 半導体装置
２ リードフレーム
２００ ダイパッド部
２１０，２２０ リード端子部
３００ 支持部材
４００ ヒートコマ
４０１ キャピラリ
４０２ ヒートコマの突起部
４，５ 半導体チップ
４７，５７ 電極部
８，９ 配線部
１０ 樹脂封止体

Claims (11)

  1. ダイパッド部と、
    第１電極部が形成された表面と、前記ダイパッド部に固定された裏面とを有する第１半導体チップと、
    第２電極部が形成された表面と、前記第１半導体チップの表面に固定された裏面とを有する第２半導体チップと、
    前記第２半導体チップの裏面に固定された表面と、前記ダイパッド部に固定された裏面とを有する支持部材と、
    前記第１及び第２電極部に電気的に接続されたリード端子部と、
    前記ダイパッド部、前記第１及び第２半導体チップ、及び前記支持部材を封止した樹脂封止体と、を備えた半導体装置。
  2. 前記第１半導体チップと前記第２半導体チップとは、同一機能を有する電気回路を有することを特徴とする、請求項１に記載の半導体装置。
  3. 前記第１半導体チップと前記第２半導体チップとは、同一形状及び大きさを有することを特徴とする、請求項１に記載の半導体装置。
  4. 前記支持部材は、前記第１半導体チップと別体で形成されていることを特徴とする、請求項１に記載の半導体装置。
  5. 前記支持部材は、前記第１半導体チップと一体に形成されていることを特徴とする、請求項１に記載の半導体装置。
  6. 前記第１半導体チップ及び前記支持部材は、半導体ウエハに形成された後に、一体の状態で分離されて形成されていることを特徴とする、請求項５に記載の半導体装置。
  7. 前記第１半導体チップの表面は互いに対向する第１及び第２の辺を有し、
    前記第２半導体チップの表面は互いに対向する第３及び第４の辺を有し、
    前記第２半導体チップの前記第４辺が前記第１半導体チップの前記第２辺から突出しており、前記第４辺が前記支持部材の上方に位置していることを特徴とする、請求項１に記載の半導体装置。
  8. ダイパッド部と、第１電極部が形成された表面と前記表面と対向する裏面とを有する第１半導体チップと、第２電極部が形成された表面と前記表面と対向する裏面とを有する第２半導体チップと、表面及び裏面を有する支持部材と、リード端子部と、樹脂封止体とを備える半導体装置を製造する方法であって、
    前記第１半導体チップの裏面及び前記支持部材の裏面を前記ダイパッド部に固定するステップと、
    前記第２半導体チップの裏面を前記第１半導体チップの表面及び前記支持部材の表面に固定するステップと、
    前記第１及び第２電極部を前記リード端子部に電気的に接続するステップと、
    前記ダイパッド部、前記第１及び第２半導体チップ、及び前記支持部材を樹脂で封止するステップと、を含む半導体装置の製造方法。
  9. 回路形成領域及び回路非形成領域を有する第１半導体ウエハを準備するステップと、
    前記第１半導体ウエハの前記回路形成領域に電気回路を形成するステップと、
    前記第１半導体ウエハの前記回路形成領域及び前記回路非形成領域をそれぞれ第１半導体チップ及び支持部材として一体の状態で分離するステップと、をさらに含む半導体装置の製造方法。
  10. 回路形成領域及び回路非形成領域を有する第２半導体ウエハを準備するステップと、
    前記第２半導体ウエハの回路形成領域に電気回路を形成するステップと、
    前記第２半導体ウエハの回路形成領域及び回路非形成領域を別々に分離し、回路形成領域を第２半導体チップとするステップと、をさらに含む請求項９に記載の半導体装置の製造方法。
  11. 前記第１及び第２電極部と前記リード端子部との接続では、前記第１及び第２電極部に金属配線を超音波振動によって接着することを特徴とする、請求項８に記載の半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745932B2 (en) 2007-06-20 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package module including the semiconductor package, and methods of fabricating the same
JP2011211150A (ja) * 2009-08-13 2011-10-20 Sk Link:Kk 半導体装置及びその製造方法
JP2011211149A (ja) * 2009-08-13 2011-10-20 Sk Link:Kk 半導体装置及びその製造方法
US8193626B2 (en) 2007-06-20 2012-06-05 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US8643175B2 (en) 2011-07-21 2014-02-04 Samsung Electronics Co., Ltd. Multi-channel package and electronic system including the same
US8674494B2 (en) 2011-08-31 2014-03-18 Samsung Electronics Co., Ltd. Semiconductor package having supporting plate and method of forming the same
US9502345B2 (en) 2008-05-21 2016-11-22 Samsung Electronics Co., Ltd. Ball-grid-array package, electronic system and method of manufacture

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151263B2 (en) * 2000-05-19 2006-12-19 Hamamatsu Photonics K.K. Radiation detector and method of manufacture thereof
US7617229B2 (en) * 2004-12-20 2009-11-10 Microsoft Corporation Management and use of data in a computer-generated document
US20070031630A1 (en) * 2005-08-08 2007-02-08 Patrick Chu Bamboo building components
DE102005062344B4 (de) * 2005-12-23 2010-08-19 Infineon Technologies Ag Halbleiterbauteil für Hochfrequenzanwendungen und Verfahren zur Herstellung eines derartigen Halbleiterbauteils
FR2901637B1 (fr) * 2006-05-24 2008-09-05 St Microelectronics Sa Boitier semi-conducteur a pattes fonctionnelles et auxiliaires et procede pour sa fabrication
US7727816B2 (en) 2006-07-21 2010-06-01 Stats Chippac Ltd. Integrated circuit package system with offset stacked die
US7618848B2 (en) * 2006-08-09 2009-11-17 Stats Chippac Ltd. Integrated circuit package system with supported stacked die
US20100171201A1 (en) * 2009-01-06 2010-07-08 Wyant M Todd Chip on lead with small power pad design
KR101668444B1 (ko) * 2010-01-28 2016-10-21 삼성전자 주식회사 프레임 인터포저를 갖는 멀티 칩 패키지
CN103021997B (zh) * 2012-12-28 2015-08-19 日月光封装测试(上海)有限公司 导线架框条及封装体与封胶方法
JP6507779B2 (ja) * 2015-03-26 2019-05-08 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、および電子機器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3096721B2 (ja) 1989-05-19 2000-10-10 工業技術院長 円盤積層固体電解質型燃料電池
FR2670322B1 (fr) * 1990-12-05 1997-07-04 Matra Espace Modules de memoire a l'etat solide et dispositifs de memoire comportant de tels modules
JPH0758143A (ja) 1993-08-13 1995-03-03 Fujitsu Ltd ワイヤボンディング装置
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
SG93192A1 (en) * 1999-01-28 2002-12-17 United Microelectronics Corp Face-to-face multi chip package
JP3510520B2 (ja) 1999-03-26 2004-03-29 Ｎｅｃエレクトロニクス株式会社 半導体パッケージ及びその製造方法
US6443421B1 (en) * 1999-08-03 2002-09-03 David Lowell Wolfe Poppet valve with sleeve
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
JP3813788B2 (ja) 2000-04-14 2006-08-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6230366B1 (en) * 2000-05-02 2001-05-15 Chang-Ming Lin Multicolored handle
JP2002217356A (ja) 2001-01-19 2002-08-02 Nec Corp 半導体装置及びその製造方法
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
JP4449258B2 (ja) 2001-06-15 2010-04-14 ソニー株式会社 電子回路装置およびその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745932B2 (en) 2007-06-20 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package module including the semiconductor package, and methods of fabricating the same
US8193626B2 (en) 2007-06-20 2012-06-05 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US9455217B2 (en) 2008-05-21 2016-09-27 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US9502345B2 (en) 2008-05-21 2016-11-22 Samsung Electronics Co., Ltd. Ball-grid-array package, electronic system and method of manufacture
US8723333B2 (en) 2009-03-17 2014-05-13 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US8901750B2 (en) 2009-03-17 2014-12-02 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
JP2011211150A (ja) * 2009-08-13 2011-10-20 Sk Link:Kk 半導体装置及びその製造方法
JP2011211149A (ja) * 2009-08-13 2011-10-20 Sk Link:Kk 半導体装置及びその製造方法
US8643175B2 (en) 2011-07-21 2014-02-04 Samsung Electronics Co., Ltd. Multi-channel package and electronic system including the same
US8674494B2 (en) 2011-08-31 2014-03-18 Samsung Electronics Co., Ltd. Semiconductor package having supporting plate and method of forming the same
US9412720B2 (en) 2011-08-31 2016-08-09 Samsung Electronics Co., Ltd. Semiconductor package having supporting plate and method of forming the same

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