JP2005150178A

JP2005150178A - 半導体装置の製造方法

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Publication number: JP2005150178A
Application number: JP2003381947A
Authority: JP
Inventors: Tsutomu Ohara; 務大原
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 2003-11-12
Filing date: 2003-11-12
Publication date: 2005-06-09

Abstract

【課題】サリサイド技術を用いたＭＩＳ型トランジスタを有する半導体装置では、半導体装置の高集積化に対応できる微細で高抵抗な抵抗素子を形成することができなかった。
【解決手段】半導体装置の上部に高融点金属層と酸化防止層とを設け、抵抗素子を形成する領域の酸化防止層を開口させて高融点金属層を露出させた状態で、酸素を含む雰囲気内で熱処理を行い、高融点金属の酸化物による抵抗素子の形成とＭＩＳ型トランジスタのゲート、ソース、ドレインの各電極や配線などのシリサイド化とを同時に行う。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、さらに詳しくはサリサイド技術を用いた半導体装置の製造方法に関するものである。

近年の半導体装置における高集積化や高速応答性への要求に伴い、ＭＩＳ（Ｍｅｔａｌ
ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタの構造も微細化が急速に進んでいる。
ＭＩＳ型トランジスタの微細化に伴って、不純物拡散層およびゲート電極層の配線抵抗の影響が無視できなくなってきている。配線抵抗の増大はトランジスタの応答速度を低下させる大きな要因の一つであり、半導体装置の微細化にとって深刻な課題である。そこで配線抵抗を低減する手法としてサリサイド技術が考案され、一般的に広く用いられている。

サリサイド技術とは、ＭＩＳ型トランジスタなどの各電極にシリサイド（金属とシリコンとの合金）を用いることで抵抗成分を下げる構造のことである。サリサイド技術を用いることでゲート、ソース、ドレインの各電極や多結晶シリコンの配線などを同時に低抵抗化することができるため、将来の微細化対応技術として大変注目されている技術の一つである。

半導体装置においては、高抵抗を必要とする回路がある。例えば、外部から印加する高い静電気などから半導体装置を保護する入力保護回路や、定電流回路の基準電圧発生回路などである。これらの回路は、拡散層や多結晶シリコンなどを高抵抗の抵抗素子として用いている。
サリサイド技術を用いると、半導体装置における拡散層や多結晶シリコンなどが全て低抵抗化してしまい、高抵抗を必要とする回路が作成できないという問題があった。

このような問題を解決するため、サリサイド技術を用いながらも高い抵抗領域を作る方法が提案されている。すなわち、抵抗素子のシリサイド層に選択的にイオン注入を行うことによって、抵抗素子のシート抵抗を上昇させる手法である（例えば、特許文献１）。

以下図面を用いて、従来技術によるサリサイド技術を用いた抵抗素子の形成方法について説明する。

図１１に示すように、選択酸化法によって半導体基板１１上にフィールド酸化膜１３を形成する。フィールド酸化膜１３の無い部分が素子領域１０となる。この素子領域１０に後の工程によりＭＩＳ型トランジスタを形成する。このフィールド酸化膜１３によって素子領域１０に設けるＭＩＳ型トランジスタが絶縁分離される。

次に図１２に示すように、半導体基板１１上に多結晶シリコン層１７（図示せず）を形成し、ホトリソグラフィによってパターンニングを行う。このようにして、ＭＩＳ型トランジスタのゲート電極１７ａおよび抵抗素子２７を形成する。
抵抗素子２７は、多結晶シリコン層１７のホトリソグラフィによるパターニングの際に、その形状や線幅を自由に選ぶことができる。

次に図１３に示すように、ホトリソグラフィによってイオン注入マスク５１を形成する。イオン注入マスク５１は、イオン注入を行いたい部分、すなわち、ゲート電極１７ａの
周辺領域と抵抗素子２７の周辺領域とを開口するように形成する。
その後、イオン注入マスク５１をマスクとして用いて、例えば、５×１０¹⁵ｃｍ²の条件でボロンのイオンをゲート電極１７ａの周辺領域および抵抗素子２７の周辺領域にイオン注入する。
ボロンのイオンは素子領域１０（図１３には図示せず）の全面にイオン注入されるため、素子領域１０のゲート電極１７ａの周辺領域の半導体基板１１に注入され、この部分がＭＩＳ型トランジスタのソースおよびドレイン領域であるｐ型不純物領域１９（図示せず）となる。

次に図１４に示すように、イオン注入マスク５１を除去したのち、半導体基板１１の表面全面にチタン２３を形成する。その後に熱処理を施すことでＭＩＳ型トランジスタのゲート電極１７ａやｐ型不純物領域１９の表面、および抵抗素子２７の表面にチタンシリサイド３１が形成される。

ここで、イオン注入を行った抵抗素子２７はイオン注入を行っていない他の抵抗素子よりも高い抵抗値を示す。これはチタンシリサイドは線幅が細くなるにしたがってシート抵抗値が上昇するためである（細線効果と呼ぶ）。よって、抵抗素子を形成する部分の線幅を最小線幅より細くすることで、高抵抗の抵抗素子を形成することができる。

特開２００３−３７１７５号公報（図５、図６）

従来技術によれば、半導体装置に選択的に高抵抗の抵抗素子を形成できるという利点がある。しかし、従来技術によって抵抗素子を形成する場合、高い抵抗値を得るためには、半導体装置における抵抗素子の占有面積をより大きくする必要があった。
その理由は、特許文献１に示した従来技術では、イオン注入を行ったチタンシリサイドの抵抗素子は線幅を２００ｎｍ以下としても、イオン注入を行っていないチタンシリサイドの抵抗素子に対して、最大で約３倍までしか抵抗を大きくすることはできないからである。
線幅１５０ｎｍ配線の場合、イオン注入を行っていないチタンシリサイドのシート抵抗は約３０Ω／□である。一方、ＢＦ₂をイオン注入したチタンシリサイドのシート抵抗は約９０Ω／□である。
抵抗素子はホトリソグラフィによるパターニングの際に、その線幅を自由に選ぶことができるため、その形状により高い抵抗値を得ることができる。しかしながら、抵抗体自体のシート抵抗が低いと、高い抵抗値を得るためにより大きな面積を必要としてしまう。例えば、前述のように、定電流回路の基準電圧発生回路などに用いられる抵抗素子は数ＭΩの抵抗値が必要である。従来技術でこれらの抵抗を得るためには、抵抗素子の抵抗長が数１００μｍ程度必要になってしまう。

従来技術では、シート抵抗を大きくすることができないため、高抵抗の抵抗素子を得るためには半導体装置のチップサイズが大きくなってしまうという問題があった。半導体装置においては、一般に高集積化によりコストダウンを行う流れがあるが、素子の大面積化はこの流れに逆行するために好ましくない。また、小型携帯機器などに用いられるチップサイズを大きくできない用途の半導体装置においては、高抵抗の抵抗素子を必要とする回路を搭載できないという大きな問題があった。

そこで本発明の目的は、より微小な面積でより高抵抗な抵抗体を、大幅に製造工程を増加させることなく形成することのできるサリサイド技術を用いた半導体装置の製造方法を提供することである。

上記目的を達成するために、本発明の半導体装置の製造方法は下記記載の方法を採用する。

本発明の半導体装置の製造方法は、半導体装置の製造方法において、半導体基板の素子面全面に高融点金属を形成する工程と、抵抗素子を形成する領域が露出するように開口部を有する酸化防止膜を高融点金属の表面に形成する工程と、酸素を含んだ雰囲気中で熱処理を行い開口部内の領域に高融点金属と酸素とが反応して金属酸化層を形成するとともに高融点金属を形成した半導体基板の特定の領域にサリサイドを形成する工程とからなることを特徴とする。

本発明の半導体装置の製造方法は、半導体基板の特定の領域が拡散層や多結晶シリコン層であることを特徴とする。

本発明の半導体装置の製造方法は、酸化防止層としてチタン窒化膜を用いることを特徴とする。

本発明の半導体装置の製造方法は、金属酸化層を形成する工程の後に、酸化防止層を除去する工程を有することを特徴とする。

本発明の半導体装置の製造方法は、高融点金属としてＴｉ（チタン）、Ｃｏ（コバルト）、Ｎｂ（ニオブ）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｈｆ（ハフニウム）のいずれかを用いたことを特徴とする。

本発明の半導体装置の製造方法を用いることで、微小面積で高抵抗な抵抗素子を、従来の工程を大きく変更することなく形成することができる。
本発明の半導体装置の製造方法は、サリサイド技術と共存できるため、微細化に伴って抵抗値を下げたい配線は高融点金属のシリサイドを用いることによって従来の多結晶シリコンの配線よりも格段に低抵抗な配線を形成することができる。
また一方で、高抵抗を形成したい領域では高融点金属の酸化膜を形成することで従来よりも微小な面積で高抵抗な抵抗素子を形成することが可能である。

本発明の半導体装置の製造方法は、高融点金属のシリサイド化と高融点金属の酸化とを同時に形成することができる。すなわち、ＭＩＳ型トランジスタなどの回路素子の低抵抗化を行う製造工程と高抵抗な抵抗素子を形成する製造工程とを同時に行うことができるため、製造工程数を短縮しコストダウンを行うことができるという優れた効果を有する。

以下、本発明の半導体装置の製造方法について詳細に図面に基づいて説明する。図１から図７は実施例１に基づく半導体装置の製造方法を説明するための工程断面図である。以下、実施例１ではＭＩＳ型トランジスタの絶縁膜にシリコン酸化膜を用い、高融点金属にチタンを、酸化防止層にチタン窒化膜を用いた場合を例にとって説明する。なお、従来技術を説明する図に記載の番号と同一の番号は同一の構成を示し、その説明を省略する。

図１は、素子領域１０（図１には図示せず）にＭＩＳ型トランジスタを形成し、フィールド酸化膜１３上にチタン酸化膜２９を形成した場合を示す断面図である。チタン酸化膜
２９は高抵抗な抵抗素子として用いることができる。以下、図２から図７を用いて詳細に説明する。

まず図２に示すように、ｎ型の半導体基板１１上に選択酸化法を用いてフィールド酸化膜１３を５００ｎｍの膜厚で形成する。このフィールド酸化膜１３の形成は、成膜速度の速いウェット酸化法を用いる。
フィールド酸化膜１３の無い部分が素子領域１０となる。この素子領域１０に後の工程によりＭＩＳ型トランジスタを形成する。フィールド酸化膜１３によって素子領域１０内に形成された素子と、例えば、フィールド酸化膜１３の上部に形成された素子とを分離する。また、半導体基板１１には素子領域１０が複数形成する場合があり、このフィールド酸化膜１３によって素子領域１０同士が絶縁分離される。さらに素子領域１０の半導体基板１１の表面にゲート酸化膜１５を２０ｎｍの膜厚で形成する。

次に図３に示すように、半導体基板１１上の全面に多結晶シリコン層１７（図示せず）を形成する。多結晶シリコン層１７はＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法にて３００ｎｍの膜厚で形成する。
続いて多結晶シリコン層１７上の全面にホトレジスト（図示せず）を形成し、ホトリソグラフィによってゲート酸化膜１５および多結晶シリコン層１７を所定の形状にパターンニングし、ゲート電極１７ａを形成する。その後、ホトレジストを除去する。

次に図４に示すように、半導体基板１１上の全面にボロンなどのｐ型不純物イオンをドーズ量１×１０¹³／ｃｍ²程度でイオン注入する。
フィールド酸化膜１３が形成されている領域は、フィールド酸化膜１３がマスクとなって不純物イオンが半導体基板１１へ到達しない。また素子領域１０（図４には図示せず）は、ゲート電極１７ａがマスクとなってゲート電極１７ａ以外の半導体基板１１の表面に不純物イオンがイオン注入される。このイオン注入と熱処理工程とによって、半導体基板１１の表面に低濃度のｐ型不純物領域１９を形成する。

次に図５に示すように、シリコン酸化膜２１（図示せず）を半導体基板１１上の全面に２００ｎｍの膜厚で形成し、反応性異方性エッチング法を用いてエッチング処理を行うことでゲート電極１７ａの側壁にサイドウォールスペーサ２１ａを形成する。

次に図６に示すように、半導体基板１１の上部に高融点金属としてチタン２３と酸化防止層としてチタン窒化膜２５とを成膜する。例えば、チタン２３は１００ｎｍ、チタン窒化膜２５は５０ｎｍの膜厚で形成する。チタン２３およびチタン窒化膜２５の成膜にはスパッタリング法を用い、真空中で連続成膜を行う。
なお、チタン２３は、半導体基板１１の素子を設ける領域においてチタンシリサイドを形成したい特定の部分の上部にのみ選択的に形成してもよい。

次に図７に示すように、半導体基板１１の全面にホトレジスト（図示せず）を形成してホトリソグラフィによって、抵抗形成領域２７０のホトレジストを開口させる。
さらにエッチング処理を行うことで、抵抗形成領域２７０のチタン窒化膜２５を除去し開口部を設ける。この開口部内はチタン２３が露出している。
チタン窒化膜２５のエッチングはドライエッチングで行う。反応性ガスとしてＣＣｌ₄、ＣＦ₄、ＢＣｌ₃もしくはこれらの混合ガスを用いる。チタン窒化膜２５のエッチング処理を行った後、ホトレジストを除去する。

次に、酸素を含んだ雰囲気で半導体基板１１を加熱することで、抵抗形成領域２７０のチタン２３を酸化させて金属酸化層であるチタン酸化膜２９（図７には図示せず）を形成する。このときの条件は、例えば、温度７００℃、ガス流量比は窒素と酸素とを２対８と
し、時間を３０分とした。
この酸素を含んだ雰囲気下での加熱処理の時、抵抗形成領域２７０以外の領域はチタン窒化膜２５で覆われているためにチタン２３が酸化することはない。
また、チタン２３はこの半導体基板１１の加熱により下地のゲート電極１７ａもしくは低濃度のｐ型不純物領域１９と反応するため、この部分には低抵抗のチタンシリサイド３１が形成される。このような工程により、図１に示すような構成の半導体装置を製造することができる。

本発明の特徴としては、この酸素を含んだ雰囲気を用いた加熱処理により、チタン２３の酸化によるチタン酸化膜２９の形成とチタンシリサイド３１の形成とを同時に行うことである。

チタン酸化膜２９は抵抗値がとても高い。常温付近での抵抗率の値は、チタンが５．５Ｅ−５（Ω・ｃｍ）に対してチタン酸化膜は１．２Ｅ＋１０（Ω・ｃｍ）である。つまり、チタン酸化膜を用いれば、チタンを用いる場合に比べて抵抗素子の面積を格段に小さくすることができる。

また、チタン酸化膜２９だけで抵抗素子を形成すると抵抗値が大きすぎる場合がある。このようなときには、例えば、既知の方法で多結晶シリコン層の抵抗素子を形成し、チタン酸化膜２９とこの多結晶シリコン層の抵抗素子とを組み合わせて接続し、所望の抵抗値の抵抗素子を形成することができる。もちろん、チタン酸化膜２９と多結晶シリコン層の抵抗素子との長さの割合を変えることも自由にできる。

また、上記の実施例１では高融点金属としてチタンを例に説明を行ったが、チタン以外でもＺｒ（ジルコニウム）やＨｂ（ハフニウム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｎ（ニッケル）を用いても同様の効果を得ることができる。周知のように、上記の金属の酸化物はいずれも抵抗率が１Ｅ＋４（Ω・ｃｍ）以上と高抵抗であり、微小な面積で高抵抗の抵抗素子を形成することができるからである。

以上の説明で明らかなように、実施例１に示した本発明の半導体装置の製造方法を用いれば、従来の工程をほとんど変更することなく、抵抗値を下げたい部分はチタンサリサイドを形成することで配線抵抗を格段に下げることができ、抵抗素子を形成したい部分はチタン酸化膜を形成することで微小面積ながら高抵抗な抵抗素子を作成することができる。チタン酸化膜はチタンの約４００倍という高い抵抗率を持つため、微小な面積で高抵抗の抵抗素子を形成することが可能である。
また、本発明と多結晶シリコン層の抵抗素子や多結晶シリコン層上にシリサイドを形成した抵抗素子などの既知の抵抗素子形成方法とを併用し組み合わせることで、低抵抗の抵抗素子から高抵抗の抵抗素子まで所望の抵抗値の抵抗素子を自由に作成することができる。
さらにまた、本発明の半導体装置の製造方法によれば、ＭＩＳ型トランジスタのゲート、ソース、ドレインの各電極の低抵抗化を行う製造工程と高抵抗な抵抗素子を形成する製造工程とを同時に行うことができる。これは、製造工程数を短縮しコストダウンを行うことができるという効果を有する。

以下、図面を用いて本発明の半導体装置の製造方法における実施例２を説明する。本実施例２が先に説明した実施例１と異なっている点は、加熱処理を行った後で半導体基板上に形成した酸化防止層であるチタン窒化膜を除去したことである。

図８は、実施例２に基づく半導体装置の製造方法を説明するための工程断面図である。
なお、半導体基板１１上にチタン２３およびチタン窒化膜２５を形成し、酸素を含んだ雰囲気下での加熱処理によってチタン酸化膜２９を形成する工程（第１図から第７図）までは、実施例１と同様であるので説明を省略する。

図８に示すように、実施例１に示した工程を経た図１に示す構成から、チタン窒化膜２５をエッチング処理にて除去する。エッチング方法はドライエッチングでもウェットエッチングでも可能である。ドライエッチングの場合は、反応性ガスとしてＣＣｌ₄、ＣＦ₄、ＢＣｌ₃もしくはこれらの混合ガスを用いる。ウェットエッチングの場合は、エッチング液としてＮＨ４ＯＨ＋Ｈ₂Ｏ₂、Ｈ₂ＳＯ₄＋Ｈ₂Ｏ₂、希釈した低濃度のＨＦ溶液、などを用いる。

酸化防止層であるチタン窒化膜２５を除去することで半導体基板１１表面はほとんどチタン２３で覆われている。チタン２３は各種の金属膜や絶縁膜との密着力に優れているため、チタン窒化膜２５を除去してチタン２３を露出させることで、チタン２３とこの後の工程で成膜する層間絶縁膜などとの密着力を向上させることができる。膜間の密着力を向上させることで、膜はがれや不純物の進入などを防止することができる。

以上の説明で明らかなように、本実施例の半導体装置の製造方法により、実施例１と同様に微小面積で高抵抗な抵抗素子を、従来工程をほとんど変更することなく作成可能である。また、膜の密着力を向上させることができるため、半導体装置の信頼性を向上させることができるという効果を有する。

つぎに、図面を用いて本発明の半導体装置の製造方法における実施例３を説明する。本実施例３が先に説明した実施例１および実施例２と異なる点は、２種類以上の高融点金属を用いたことである。

すなわち、半導体装置において、シリサイドを形成したい特定の領域の上部には、例えば、タンタルを形成し、高抵抗の抵抗素子を形成したい領域の上部には、例えば、チタンなどタンタルとは異なる高融点金属を形成する。
高融点金属を２種類以上用いる理由は、特定の高融点金属を１種類のみ用いる場合に比べ、高抵抗の抵抗素子の形成がしやすいためである。
なぜならば、２種類以上の高融点金属を用いることにより、シリサイドと高抵抗の抵抗素子との膜の特性（高温強度や電気伝導率、熱伝導率、耐腐食性など）をどちらか一方の特性に合わせる必要がないために、幅広い抵抗値や特性の抵抗素子を形成することができるからである。それはすなわち、高抵抗の抵抗素子の形状をより自由に設計できるという意味を持ち、先に説明した実施例１および実施例２にはない利点がある。

製造方法を説明する。以下の説明では、高融点金属をタンタルとチタンとの２種類を用いた場合を例にして説明する。まず、実施例１で説明した図２から図５の製造工程を経て、ゲート電極１７ａの側壁にシリコン酸化膜２１のサイドウォールスペーサ２１ａを形成する。

次に図９に示すように、半導体基板１１表面にタンタル３３とチタン２３とを形成する。成膜に際しては、半導体基板の上部の所望の領域をマスク（図示せず）し、これらの高融点金属を形成すればよく、通常知られている成膜技術を用いることができる。

酸化防止層として、例えば、チタン窒化膜２５を成膜する。これらの膜厚は、例えば、タンタル３３とチタン２３とは１００ｎｍ、チタン窒化膜２５は５０ｎｍで形成する。もちろん、タンタル３３とチタン２３とは同一の膜厚である必要はなく自由に選択すること
ができるが、半導体装置の平坦化を行う際にはこれらの膜厚を同一にする方が好ましい。
さらに抵抗形成領域２７０のチタン窒化膜２５をホトリソグラフィで除去し開口部を設ける。この開口部内にはチタン２３が露出している。

次に図１０に示すように、酸素を含んだ雰囲気下で半導体基板１１を加熱することで、抵抗形成領域２７０（図１０には図示せず）のチタン２３を酸化させてチタン酸化膜２９を形成する。
この酸素を含んだ雰囲気下での加熱処理の時、抵抗形成領域２７０以外の領域はチタン窒化膜２５で覆われているためにタンタル３３が酸化することはない。また、タンタル３３は下地のゲート電極１７ａもしくは低濃度のｐ型不純物領域１９と反応して、タンタルシリサイド３７を形成するため、これらの部分は低抵抗の配線を形成することができる。

以上の説明で明らかなように、本実施例の半導体装置の製造方法により、実施例１および実施例２と同様に、微小面積で高抵抗な抵抗素子を従来工程をほとんど変更することなく作成可能である。しかも、所望の領域のみ所望の高融点金属を用いることで、高抵抗の抵抗素子を所望の特性にすることができるという実施例１および実施例２にはない利点がある。

また、以上の説明では高融点金属としてタンタルとチタンとを用いて説明を行ったが、ジルコニウムやハフニウム、バナジウム、ニオブ、クロム、ニッケルなどを用いてもよいことは言うまでもない。所望の膜質や特性に応じて自由に選択することができる。

図１０を用いた説明ではチタン酸化膜２９を生成した後、酸化防止層であるチタン窒化膜２５を半導体基板１１上に残しているが、チタン窒化膜２５を除去しても同様の効果が得られることは実施例２の説明から明白である。

本発明の半導体装置の製造方法の特徴は、酸素を含んだ雰囲気を用いた加熱処理により、高融点金属の酸化による高抵抗の抵抗素子の形成と高融点金属の熱処理によるＭＩＳ型トランジスタのゲート、ソース、ドレインの各電極や配線などのシリサイド化とを同時に行うことができるという点である。
本発明の実施例では、この酸素を含んだ雰囲気の加熱処理の条件の一例として、温度７００℃、ガス流量比は窒素と酸素とを２対８とし、時間を３０分と説明した。もちろん、これに限定されるものではない。高融点金属の酸化とＭＩＳ型トランジスタの各電極などのシリサイド化とを正常に行うことができる条件であれば、本発明の主旨を逸脱しない範囲において自由に変更が可能である。

本発明の実施の形態を示す断面図である。本発明の実施の形態を示す工程断面図である。本発明の実施の形態を示す工程断面図である。本発明の実施の形態を示す工程断面図である。本発明の実施の形態を示す工程断面図である。本発明の実施の形態を示す工程断面図である。本発明の実施の形態を示す工程断面図である。本発明の実施の形態を示す断面図である。本発明の実施の形態を示す工程断面図である。本発明の実施の形態を示す断面図である。従来技術を示す工程断面図である。従来技術を示す工程断面図である。従来技術を示す工程断面図である。従来技術を示す断面図である。

符号の説明

１０素子領域
１１半導体基板
１３フィールド酸化膜
１５ゲート酸化膜
１７多結晶シリコン層
１７ａゲート電極
１９ｐ型不純物領域
２１シリコン酸化膜
２１ａサイドウォールスペーサ
２３チタン
２５チタン窒化膜
２７抵抗素子
２９チタン酸化膜
３１チタンシリサイド
３３タンタル
３７タンタルシリサイド

Claims

半導体装置の製造方法において、半導体基板の素子面全面に高融点金属を形成する工程と、抵抗素子を形成する領域が露出するように開口部を有する酸化防止膜を前記高融点金属の表面に形成する工程と、酸素を含んだ雰囲気中で熱処理を行い前記開口部内の領域に前記高融点金属と酸素とが反応して金属酸化層を形成するとともに前記高融点金属を形成した前記半導体基板の特定の領域にサリサイドを形成する工程とからなる半導体装置の製造方法。
前記半導体基板の特定の領域が、拡散層や多結晶シリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記酸化防止層としてチタン窒化膜を用いることを特徴とする請求項１または２のいずれか１つに記載の半導体装置の製造方法。
前記金属酸化層を形成する工程の後に、前記酸化防止層を除去する工程を有することを特徴とする請求項１または３のいずれか１つに記載の半導体装置の製造方法。
前記高融点金属として、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｂ（ニオブ）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｈｆ（ハフニウム）のいずれかを用いたことを特徴とする請求項１または４のいずれか１つに記載の半導体装置の製造方法。