JP2005128205A - 容量性発光素子の駆動装置 - Google Patents

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Abstract

【課題】小型化及び低消費電力化を図ることができる容量性発光素子の駆動装置を提供することを目的とする。
【解決手段】駆動データに応じた電圧を複数の容量性発光素子に夫々供給する複数の出力バッファと、出力バッファの各々に高電圧を供給する複数のスイッチング素子と、スイッチング素子各々と出力バッファ各々との各接続点に共通に接続されている外部端子と、を半導体集積装置化し、この半導体集積装置の外部端子に上記容量性発光素子に蓄積された電荷を回収する電荷回収回路を接続する。
【選択図】 図３

Description

本発明は、容量性の発光素子を駆動する駆動装置に関する。
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
図１は、このような容量性の表示パネルに対して各種の駆動パルスを印加することにより表示パネルを発光駆動させる駆動装置の一部を示す図である（例えば、特許文献１の図５参照)。
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０には複数の行電極（図示せぬ）及び列電極Ｚ1〜Ｚmが互いに交叉して配列されており、行電極及び列電極の各交叉部に各画素に対応した放電セル（図示せぬ）が形成されている。
駆動装置としての列電極駆動回路２０は、スイッチング信号ＳＷ１〜ＳＷ３に応じて共振パルス電源電圧を発生する電源回路２１と、この共振パルス電源電圧に基づいて上記列電極Ｚ1〜Ｚm各々に印加すべき画素データパルスを発生する画素データパルス発生回路２２と、から構成される。画素データパルス発生回路２２は、各放電セルの状態（点灯又は消灯）を指定する１表示ライン分(ｍ個)の画素データビットＤＢ1〜ＤＢmに応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOを備える。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが例えば論理レベル１である場合にオン状態となり、電源ライン２上の共振パルス電源電圧を列電極Ｚ1〜Ｚmに印加する。一方、画素データビットＤＢが論理レベル０である場合にはスイッチング素子ＳＷＺ1O〜ＳＷＺmOがオン状態となり、接地電位を列電極Ｚ1〜Ｚmに印加する。つまり、共振パルス電源電圧が列電極Ｚに印加された場合には高電圧の画素データパルス、一方、接地電位が列電極Ｚに印加された場合には低電圧の画素データパルスが生成され、これが列電極Ｚに供給されることになる。
以下に、かかる共振パルス電源電圧を発生する電源回路２１の内部動作について説明する。
かかる電源回路２１を動作させるべく、スイッチング素子Ｓ１、Ｓ３、Ｓ２の順に、且つ繰り返しこれらスイッチング素子Ｓ１〜Ｓ３各々を択一的にオン状態に設定するスイッチング信号ＳＷ１〜ＳＷ３が供給される。
先ず、スイッチング信号ＳＷ１に応じてスイッチング素子Ｓ１のみがオン状態になるとコンデンサＣ１が放電し、この放電電流がコイルＬ１及びダイオードＤ１を介して電源ライン２上に送出される。この際、画素データパルス発生回路２２のスイッチング素子ＳＷＺiがオン状態にあると、上記放電電流はスイッチング素子ＳＷＺiを介してＰＤＰ１０の列電極Ｚiに流れ込み、列電極Ｚiに寄生する負荷容量Ｃ0が充電され、この負荷容量Ｃ0内に電荷の蓄積が為される。従って、この間、コイルＬ１及び負荷容量Ｃ0による共振作用により電源ライン２上の電位は徐々に上昇する。この電圧の上昇区間が上記の如き高電圧の画素データパルスにおける立ち上がりエッジ部となる。
次に、スイッチング信号ＳＷ３に応じてスイッチング素子Ｓ３のみがオン状態になると、直流電源Ｂ１が発生した電源電圧Ｖaが電源ライン２上に印加される。この電源電圧Ｖaが、上記の如き高電圧の画素データパルスにおける最大電圧となる。
そして、スイッチング信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態になると、ＰＤＰ１０の列電極Ｚiに寄生する負荷容量Ｃ0が放電する。かかる放電電流が列電極Ｚi、スイッチング素子ＳＷＺi、電源ライン２、コイルＬ２、ダイオードＤ２、及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ込み、コンデンサＣ１を充電させる。すなわち、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷が、電源回路２１内に形成されているコンデンサＣ１に回収されて行くのである。この際、コイルＬ２及び負荷容量Ｃ0で決まる時定数により、電源ライン２上の電圧は徐々に低下する。この電圧の下降区間が上記の如き高電圧の画素データパルスにおける立ち下がりエッジ部となる。
以上の如き一連の動作により、立ち上がり及び立ち下がりエッジ部の電圧変化が緩やかな共振パルス電源電圧が生成され、これが電源ライン２を介して画素データパルス発生回路２２に供給される。ここで、論理レベル１の画素データビットＤＢに応じてスイッチング素子ＳＷＺ1〜ＳＷＺmがオン状態となると、上記共振パルス電源電圧がそのまま高電圧の画素データパルスとして、列電極Ｚ1〜Ｚmに印加されることになる。
このように、上記列電極駆動回路２０では、容量性負荷としてのＰＤＰ１０内に蓄積されてしまった電荷を回収し、これを画素データパルスの立ち上がりエッジ部を生成する際に再利用することにより、低消費電力化を実現している。
ここで、列電極駆動回路２０における画素データパルス発生回路２２及び電源回路２１の内、画素データパルス発生回路２２は単一のＩＣチップにて構築される。ところが、電源回路２１に関しては、スイッチング素子Ｓ１〜Ｓ３、コンデンサＣ１、ダイオードＤＩ及びＤ２、コイルＬ１及びＬ２各々が比較的大電流を扱う素子であることから、夫々ディスクリート部品となってしまう。従って、画素データパルス発生回路２２の構築されたＩＣチップの外部に、スイッチング素子Ｓ１〜Ｓ３、コンデンサＣ１、ダイオードＤ１及びＤ２、コイルＬ１及びＬ２各々に対応した８個のディスクリート部品を配置しなければならなくなる。これにより、電力消費量及び実装面積が大になるという問題があった。
特開２００２−１５６９４１号公報
本発明は、かかる問題を解決すべく為されたものであり、小型化及び低消費電力化を図ることができる容量性発光素子の駆動装置を提供することを目的とする。
請求項１記載による容量性発光素子の駆動装置は、駆動データに応じた電圧を複数の容量性発光素子に夫々供給する容量性発光素子の駆動装置であって、前記容量性発光素子の各々に対応して設けられており前記駆動データに応じて所定の高電圧又は低電圧の内の一方を前記容量性発光素子に印加する複数の出力バッファと、前記出力バッファの各々に前記高電圧を有する電源電圧を供給する複数の電源供給スイッチング素子と、前記電源供給スイッチング素子各々と前記出力バッファ各々との各接続点に共通に接続されている外部端子と、が形成されている半導体集積装置と、前記外部端子に接続されており前記外部端子を介して前記容量性発光素子に蓄積された電荷を回収すると共に回収した前記電荷を前記外部端子に送出する電荷回収回路と、を備える。
駆動データに応じた電圧を複数の容量性発光素子に夫々供給する複数の出力バッファと、出力バッファの各々に高電圧を供給する複数のスイッチング素子と、スイッチング素子各々と出力バッファ各々との各接続点に共通に接続されている外部端子と、を半導体集積装置化し、この半導体集積装置の外部端子に上記容量性発光素子に蓄積された電荷を回収する電荷回収回路を接続する。
図２は、容量性発光素子を備えた表示パネルとしてＰＤＰを採用したディスプレイ装置の概略構成を示す図である。
図２において、プラズマディスプレイパネルとしてのＰＤＰ１０には、画面の行方向に伸長して配列された複数の行電極Ｙ〜Ｙn及びＸ〜Ｘnと、各行電極に直交し且つ図示せぬ放電空間を挟んで列方向に伸長して配列された複数の列電極Ｚ1〜Ｚmが形成されている。そして、互いに隣接する１対の行電極Ｘ及びＹからなる行電極対と列電極Ｚとの交叉部に画素を担う放電セルが形成される構造となっている。
行電極駆動回路３０は、壁電荷の残留する放電セルのみを放電させる維持パルスを生成してＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。行電極駆動回路４０は、全放電セルの状態を初期化するリセットパルス、画素データの書込対象とすべき表示ラインを順次選択する走査パルス、壁電荷の残留する放電セルのみを放電させる維持パルスを生成して上記行電極Ｙ1〜Ｙnに印加する。
駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットＤＢを得る。そして、駆動制御回路５０は、各表示ライン毎に、その表示ラインに属する第１列〜第ｍ列各々に対応した画素データビットＤＢ1〜ＤＢmを列電極駆動回路２００に供給する。更に、駆動制御回路５０は、列電極駆動回路２００を動作させるべきスイッチング信号ＳＷ１〜ＳＷ３を生成して列電極駆動回路２００に供給する。
列電極駆動回路２００は、上記画素データビットＤＢ1〜ＤＢm各々に対応したｍ個の画素データパルスを生成し、夫々ＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。この際、上記行電極駆動回路４０によって走査パルスの印加された行電極Ｙに属する１表示ライン分の放電セル各々が上記画素データパルスに応じて選択的に放電する。かかる放電の有無によって、各放電セルは壁電荷の存在しない状態又は壁電荷の残留する状態のいずれか一方に設定される。そして、上記行電極駆動回路３０及び４０によって維持パルスが印加される度に、電荷の残留する放電セルのみが放電発光する。
図３は、本発明による駆動装置としての列電極駆動回路２００の内部構成を示す図である。
図３に示すように、列電極駆動回路２００は、電荷回収回路２１０と、画素データパルス発生回路２２０から構成される。
電荷回収回路２１０は、コンデンサＣ１、スイッチング素子Ｓ１及びＳ２、ダイオードＤ１及びＤ２、並びにインダクタンスとしてのコイルＬから構成される。
ダイオードＤ１のカソード電極及びダイオードＤ２のアノード電極は共にコイルＬの一方の電極に接続されており、このコイルＬの他方の電極には充放電ラインＤＣＬが接続されている。コンデンサＣ１は、その一方の電極がＰＤＰ１０の接地電位Ｖｓに接地されている。スイッチング素子Ｓ１は駆動制御回路５０から供給されたスイッチング信号ＳＷ１に応じてオンオフ制御される。スイッチング素子Ｓ１がオン状態になると、上記コンデンサＣ１が放電し、このコンデンサＣ１の他方の電極に生じた電圧がダイオードＤ１及びコイルＬを介して充放電ラインＤＣＬ上に印加される。スイッチング素子Ｓ２は駆動制御回路５０から供給されたスイッチング信号ＳＷ２に応じてオンオフ制御される。スイッチング素子Ｓ２がオン状態になると、充放電ラインＤＣＬ上の電圧がコイルＬ及びダイオードＤ２を介して上記コンデンサＣ１の他方の電極に印加され、コンデンサＣ１が充電される。すなわち、上記スイッチング素子Ｓ１及びダイオードＤ１からなる電流路がコンデンサＣ１に対する放電電流路となり、上記スイッチング素子Ｓ２及びダイオードＤ２からなる電流路が充電電流路となる。
画素データパルス発生回路２２０は、ＰＤＰ１０の列電極Ｚ1〜Ｚm各々に対応したｍ個の相補型バッファＢ1〜Ｂmと、相補型バッファＢ1〜Ｂm各々に対応したｍ個のｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ３1〜Ｑ３m（以下、単にトランジスタＱ３1〜Ｑ３mと称する）とを備える。
トランジスタＱ３1〜Ｑ３m各々は、駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ３が供給された場合に限りオン状態となり、直流の電源電圧Ｖaを相補型バッファＢ1〜Ｂmの各々に供給する。相補型バッファＢ1〜Ｂm各々は、駆動制御回路５０から供給された画素データビットＤＢ1〜ＤＢm各々の論理レベルに応じた電圧を有する画素データパルスを夫々生成してＰＤＰ１０の列電極Ｚ1〜Ｚm各々に印加する。
相補型バッファＢ1〜Ｂm各々は、ｐチャネル型ＭＯＳトランジスタＱＰ（以下、単にトランジスタＱＰと称する）及びｎチャネル型ＭＯＳトランジスタＱＮ（以下、単にトランジスタＱＮと称する）から構成される。図３に示すように、各相補型バッファＢ内において、トランジスタＱＰ及びＱＮ各々のゲート電極は互いに接続されており、更に両者のドレイン電極も互いに接続されている。又、相補型バッファＢ1〜Ｂm各々のトランジスタＱＮのソース電極は接地電位Ｖｓに接地されていると共に、トランジスタＱＰのソース電極はその相補型バッファＢに対応したトランジスタＱ３のドレイン電極に夫々接続されている。ここで、トランジスタＱＰ及びＱＮ各々のゲート電極に論理レベル１の画素データビットＤＢが供給されると、トランジスタＱＰ及びＱＮの内のＱＮのみがオン状態となる。これにより、接地電位Ｖｓに対応した０ボルトの電圧を有する画素データパルスが列電極Ｚ上に印加される。一方、トランジスタＱＰ及びＱＮ各々のゲート電極に論理レベル０の画素データビットＤＢが供給されると、トランジスタＱＰ及びＱＮの内のＱＰのみがオン状態となる。論理レベル０のスイッチング信号ＳＷ３が供給されている間、電源電圧Ｖaを最大電圧とする画素データパルスが列電極Ｚ上に印加される。
尚、図３に示すように、相補型バッファＢ1〜Ｂm各々のトランジスタＱＰのソース電極は充放電端子ＴＭに共通に接続されている。この充放電端子ＴＭに接続されている充放電ラインＤＣＬによって、電荷回収回路２１０と画素データパルス発生回路２２０とが電気的に接続されている。
次に、電荷回収回路２１０及び画素データパルス発生回路２２０による実際の動作について図４を参照しつつ説明する。
駆動制御回路５０は、図４に示す如きシーケンスにてスイッチング素子Ｓ１及びＳ２の各々をオン状態又はオフ状態に設定させるべきスイッチング信号ＳＷ１及びＳＷ２を電荷回収回路２１０に供給する。更に、駆動制御回路５０は、図４に示す如きシーケンス（駆動行程Ｇ１〜Ｇ３）にてトランジスタＱ３1〜Ｑ３mの各々をオン状態又はオフ状態に設定させるべきスイッチング信号ＳＷ３を画素データパルス発生回路２２０に供給する。
先ず、図４に示す駆動行程Ｇ１では、スイッチング信号ＳＷ１に応じてスイッチング素子Ｓ１のみがオン状態になる。すると、コンデンサＣ１が放電し、その放電電流がダイオードＤ１、コイルＬ、充放電ラインＤＣＬ及び充放電端子ＴＭを介して画素データパルス発生回路２２０に流れ込む。この際、画素データビットＤＢに応じてトランジスタＱＰがオン状態に設定されていると、上記放電電流はトランジスタＱＰを介してＰＤＰ１０の列電極Ｚに流れ込み、列電極Ｚに寄生する負荷容量Ｃ0が充電される。従って、この間、コイルＬ及び負荷容量Ｃ0による共振作用により、図４に示す如く、充放電ラインＤＣＬ及び列電極Ｚ上の電圧が徐々に上昇する。この電圧の上昇区間が画素データパルスの立ち上がりエッジ部となる。
次に、図４に示す駆動行程Ｇ２では、スイッチング信号ＳＷ３に応じてトランジスタＱ３1〜Ｑ３m各々がオン状態になる。すると、トランジスタＱ３1〜Ｑ３m各々を介して直流の電源電圧Ｖaが相補型バッファＢ1〜Ｂm各々のトランジスタＱＰのソース電極に印加される。この際、画素データビットＤＢに応じてトランジスタＱＰがオン状態に設定されていると、トランジスタＱＰを介して電源電圧Ｖaが列電極Ｚに印加される。従って、この間、かかる電源電圧Ｖaの印加によって、列電極Ｚに寄生する負荷容量Ｃ0が引き続き充電され、図４に示すように、充放電ラインＤＣＬ及び列電極Ｚ上の電圧が電源電圧Ｖaに固定される。この電源電圧Ｖaが画素データパルスの最高電圧値となる。
そして、図４に示す駆動行程Ｇ３では、スイッチング信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態になる。すると、ＰＤＰ１０の列電極Ｚiに寄生する負荷容量Ｃ0が放電し、その放電電流が列電極Ｚ、相補型バッファＢのトランジスタＱＰ、充放電端子ＴＭ、充放電ラインＤＣＬ、コイルＬ、ダイオードＤ２、及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ込み、コンデンサＣ１を充電させる。すなわち、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷がコンデンサＣ１に回収されて行くのである。この際、コイルＬ及び負荷容量Ｃ0で決まる時定数により、図４に示す如く、充放電ラインＤＣＬ及び列電極Ｚ上の電圧が徐々に下降する。この電圧の下降区間が画素データパルスの立ち下がりエッジ部となる。
以上の如きシーケンス（駆動行程Ｇ１〜Ｇ３）により、図４に示す如き電源電圧Ｖaを最大電圧とする共振振幅Ｖ1の共振パルス電源電圧が充放電ラインＤＣＬ上に生成される。この際、論理レベル０の画素データビットＤＢに応じてトランジスタＱＰがオン状態になると、図４に示すように、上記共振パルス電源電圧を有する画素データパルスＤＰ1がＰＤＰ１０の列電極Ｚ上に印加される。一方、論理レベル１の画素データビットＤＢに応じてトランジスタＱＮがオン状態になると、図４に示すように、０ボルトの画素データパルスＤＰ2がＰＤＰ１０の列電極Ｚ上に印加される。
ここで、図３に示す画素データパルス発生回路２２０においては、相補型バッファＢ1〜Ｂm、及び直流の電源電圧Ｖaを相補型バッファＢ1〜Ｂm各々に供給するトランジスタＱ３1〜Ｑ３mの各々を、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のＩＣにて構築している。これら相補型バッファＢ1〜Ｂm及びスイッチング素子Ｑ３1〜Ｑ３m各々が構築されているＩＣパッケージには充放電端子ＴＭが設けられている。そして、このＩＣパッケージの充放電端子ＴＭに、コンデンサＣ１、スイッチング素子Ｓ１及びＳ２、ダイオードＤ１及びＤ２、並びにコイルＬ各々に対応した６つのディスクリート部品からなる電荷回収回路２１０が接続されている。
すなわち、画素データパルスの最大電圧を担う電源電圧Ｖaを供給するスイッチング素子Ｓ３（図１に示す）に代わり、図３に示す如きｍ個のトランジスタＱ３1〜Ｑ３mを採用することにより、相補型バッファＢ1〜Ｂm各々に対して個別に電源電圧Ｖaの供給を行うようにしたのである。これにより、単一のトランジスタＱ３に流れる電流量は図１に示すスイッチング素子Ｓ３の１／ｍ（ｍは列電極の数）となる。よって、上述した如く、相補型バッファＢ1〜Ｂm、及び画素データパルスの最大電圧を担う電源電圧Ｖaを供給するトランジスタＱ３1〜Ｑ３mを共に、比較的電力消費量の少ないＣＭＯＳ構造のＩＣにて１チップ化することが可能になるのである。
従って、図１に示すスイッチング素子Ｓ３の如き単一のディスクリート部品にて、画素データパルスの最大電圧を担う電源電圧Ｖaを供給するようにした構成に比して、外部接続するディスクリート部品の点数が少なくなるので、実装面積及びその消費電力を低下させることが可能になる。
尚、図３に示す如き画素データパルス発生回路２２０内に、ＰＤＰ１０の負荷容量Ｃ0に蓄積された余剰分の電荷を消去させる為のスイッチング素子を搭載して、トランジスタＱ３1〜Ｑ３m及び相補型バッファＢ1〜Ｂmと共に１チップＩＣ化しても良い。
図５は、かかる点に鑑みて為された画素データパルス発生回路２２０の内部構成の他の一例を示す図である。
図５に示される画素データパルス発生回路２２０内には、図３に示す相補型バッファＢ1〜Ｂm及びトランジスタＱ３1〜Ｑ３mの他に、ｎチャネルＭＯＳ型のトランジスタＱ４1〜Ｑ４mが設けられている。トランジスタＱ４1〜Ｑ４m各々のドレイン電極は、相補型バッファＢ1〜Ｂm各々とトランジスタＱ３1〜Ｑ３m各々との各接続点に接続されている。トランジスタＱ４1〜Ｑ４mの各々は、駆動制御回路５０から論理レベル１のスイッチング信号ＳＷ４が供給されるとオン状態になり、相補型バッファＢ1〜Ｂm各々とトランジスタＱ３1〜Ｑ３m各々との各接続点を接地する。これにより、ＰＤＰ１０の負荷容量Ｃ0に蓄積された余剰分の電荷が、相補型バッファＢ1〜Ｂm各々のトランジスタＱＰ及びトランジスタＱ４1〜Ｑ４m各々を介して放電される。
又、電荷回収回路２１０としては、図３に示す回路構成を例えば図６に示す如き回路構成に変形させても良い。
図６に示す電荷回収回路２１０では、スイッチング素子Ｓ１及びＳ２各々の一方の電極端が直接接地されている。スイッチング素子Ｓ１の他方の電極端はダイオードＤ１のアノード電極に接続され、スイッチング素子Ｓ２の他方の電極端はダイオードＤ２のカソード電極に接続されている。ダイオードＤ１のカソード電極及びダイオードＤ２のアノード電極が共にコンデンサＣ１の一方の電極に接続されており、コンデンサＣ１の他方の電極にはコイルＬの一方の電極が接続されている。コイルＬの他方の電極は充放電ラインＤＣＬに接続されている。図６に示す電荷回収回路２１０においても、図３に示すものと同様に、スイッチング素子Ｓ１及びダイオードＤ１からなる電流路がコンデンサＣ１に対する放電電流路となり、上記スイッチング素子Ｓ２及びダイオードＤ２からなる電流路が充電電流路となる。
尚、図６に示す電荷回収回路２１０のスイッチング素子Ｓ１又はＳ２を画素データパルス発生回路２２０側に設けてトランジスタＱ３1〜Ｑ３m及び相補型バッファＢ1〜Ｂmと共に１チップＩＣ化しても良い。
図７は、かかる点に鑑みて為された電荷回収回路２１０及び画素データパルス発生回路２２０各々の内部構成の他の一例を示す図である。
図７に示される電荷回収回路２１０では、スイッチング素子Ｓ１の一方の電極端が接地されており、その他方の電極端はダイオードＤ１のアノード電極に接続されている。ダイオードＤ１のカソード電極及びダイオードＤ２のアノード電極が共にコンデンサＣ１の一方の電極に接続されている。コンデンサＣ１の他方の電極にはコイルＬの一方の電極が接続されている。コイルＬの他方の電極は充放電ラインＤＣＬを介して画素データパルス発生回路２２０の充放電端子ＴＭに接続されている。又、ダイオードＤ２のカソード電極は、充電ラインＣＬを介して画素データパルス発生回路２２０の充放電端子ＴＭ１に接続されている。
図７に示す画素データパルス発生回路２２０は、図３に示す如きトランジスタＱ３1〜Ｑ３m及び相補型バッファＢ1〜Ｂmと、ｎチャネル型のＭＯＳトランジスタＱ２とからなる。トランジスタＱ２のドレイン電極は上記充放電端子ＴＭ１に接続されており、そのドレイン電極は接地されている。ここで、トランジスタＱ２は、図３に示す電荷回収回路２１０のスイッチング素子Ｓ２と同一動作を行う。すなわち、図４に示す駆動行程Ｇ３において駆動制御回路５０から供給されたスイッチング信号ＳＷ２に応じてオン状態となる。これにより、ＰＤＰ１０の負荷容量Ｃ0に蓄積された電荷が放電し、その放電に伴う電流が相補型バッファＢ1〜Ｂm各々のトランジスタＱＰ、充放電ラインＤＣＬ、及びコイルＬを介してコンデンサＣ１に流れ込み、このコンデンサＣ１を充電させる。つまり、コンデンサＣ１において電荷の回収が為されるのである。
このように、図７に示す回路構成では、スイッチング素子Ｓ１及びダイオードＤ１からなる電流路がコンデンサＣ１に対する放電電流路となり、ダイオードＤ２、充電ラインＣＬ及び画素データパルス発生回路２２０のトランジスタＱ２からなる電流路が充電電流路となる。
図７に示す如き回路構成によれば、相補型バッファＢ1〜Ｂm、及びトランジスタＱ３1〜Ｑ３mと共に、上記充電電流路の一部を担うトランジスタＱ２が１チップＩＣ化される。
又、電荷回収回路２１０としては、図６に示される電荷回収回路２１０からスイッチング素子Ｓ１、ダイオードＤ１及びＤ２各々を削除した図８に示す如き回路構成を採用しても良い。この際、画素データパルス発生回路２２０の相補型バッファＢ1〜Ｂm各々のトランジスタＱＰは、画素データビットＤＢ1〜ＤＢm各々に対応したスイッチング信号ＳＷＨ1〜ＳＷＨmに応じてオンオフ制御される。又、相補型バッファＢ1〜Ｂm各々のトランジスタＱＮは、画素データビットＤＢ1〜ＤＢm各々に対応したスイッチング信号ＳＷＬ1〜ＳＷＬmに応じてオンオフ制御される。
図９は、図８に示される電荷回収回路２１０及び画素データパルス発生回路２２０による動作の一例を示す図である。
駆動制御回路５０は、先ず、スイッチング素子Ｓ２、トランジスタＱ３1〜Ｑ３mの各々をオフ状態に設定させる（駆動行程Ｇ１）。次に、駆動制御回路５０は、スイッチング素子Ｓ２をオフ状態、トランジスタＱ３1〜Ｑ３mの各々をオン状態に設定させる（駆動行程Ｇ２）。次に、駆動制御回路５０は、スイッチング素子Ｓ２をオン状態、トランジスタＱ３1〜Ｑ３mの各々をオフ状態に設定させる（駆動行程Ｇ３）。駆動制御回路５０は、上記駆動行程Ｇ１〜Ｇ３なる一連のスイッチングシーケンスＣＹＣを、画素データビットＤＢによるビット系列中の各ビットに対応させて繰り返し実行する。この間、例えば列電極Ｚ1に対応した画素データビットＤＢ1が論理レベル１であると、駆動制御回路５０は、図９のＣＹＣ１にて示す如くトランジスタＱＰを上記駆動行程Ｇ１及びＧ２の実行期間に亘りオン状態、Ｇ３の実行期間にはオフ状態に設定すべきスイッチング信号ＳＷＨ1を相補型バッファＢ1に送出する。すると、駆動行程Ｇ１の実行期間中は、コンデンサＣ１が放電し、その放電電流がコイルＬ、充放電ラインＤＣＬ、相補型バッファＢ1のトランジスタＱＰを介してＰＤＰ１０の列電極Ｚ1に流れ込み、列電極Ｚに寄生する負荷容量Ｃ0が充電される。従って、この間、コイルＬ及び負荷容量Ｃ0による共振作用により、列電極Ｚ1上の電圧が徐々に上昇する。この電圧の上昇区間が画素データパルスの立ち上がりエッジ部となる。次に、駆動行程Ｇ２の実行期間中は、トランジスタＱ３1がオン状態になるので、このトランジスタＱ３1及び相補型バッファＢ1のトランジスタＱＰを介して電源電圧Ｖaが列電極Ｚ1に印加される。この電源電圧Ｖaが画素データパルスの最高電圧値となる。そして、駆動行程Ｇ３の実行期間中は、スイッチング素子Ｓ２がオン状態、相補型バッファＢ1のトランジスタＱＰ及びトランジスタＱ３1が共にオフ状態に切り替わることにより、ＰＤＰ１０の負荷容量Ｃ0が放電し、その放電に伴う放電電流が列電極Ｚ1を介して相補型バッファＢ1に送出される。この際、相補型バッファＢ1のトランジスタＱＰはオフ状態にあるが、このトランジスタＱＰに寄生する寄生ダイオード、充放電ラインＤＣＬ及びコイルＬを介してコンデンサＣ１に流れ込み、コンデンサＣ１を充電させる。すなわち、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷がコンデンサＣ１に回収されて行くのである。この際、コイルＬ及び負荷容量Ｃ0で決まる時定数により、図９に示す如く列電極Ｚ1上の電圧が徐々に下降する。この電圧の下降区間が画素データパルスの立ち下がりエッジ部となる。
以上の如く、図８に示される構成においては、相補型バッファＢのトランジスタＱＰが図３の電荷回収回路２１０のスイッチング素子Ｓ１と同様な動作を行い、コンデンサＣ１の放電路を制御するスイッチとして機能するのである。
又、上記実施例においては、直流の電源電圧Ｖaを供給するトランジスタＱ３を相補型バッファＢ1〜Ｂmの各々毎に設けるようにしているが、必ずしも１つの相補型バッファＢに１つのトランジスタＱ３を設ける必要はない。例えば図９に示す如く、２つの相補型バッファＢ毎に１つのトランジスタＱ３を設けるようにしても良く、又、３つの相補型バッファＢ毎に１つのトランジスタＱ３を設けるようにしても良い。すなわち、相補型バッファＢのＫ個（Ｋは自然数）毎に、直流の電源電圧Ｖaを供給するトランジスタＱ３を１つ設けるようにしても良い。要するに、電流供給能力に応じてトランジスタＱ３の個数を最適化すれば良いのである。
又、上述の各実施例においては、画素データパルスを各列電極Ｚ上に印加する出力バッファとして相補型バッファＢを用いたが、この相補型バッファＢ内に形成されているトランジスタＱＰ及びＱＮを共にｎチャネル型のＭＯＳトランジスタで構築しても良い。
又、図８における電荷回収回路２１０内のスイッチング素子Ｓ２を、図７のトランジスタＱ２と同様に、画素データパルス発生回路２２０と共に集積回路化するようにしても良い。
容量性の表示パネルに対して各種駆動パルスを印加することにより表示パネルを発光させる駆動装置の一部を示す図である。 容量性発光素子を備えた表示パネルとしてＰＤＰを採用したディスプレイ装置の概略構成を示す図である。 図２に示される列電極駆動回路２００の内部構成を示す図である。 スイッチング素子Ｓ１、Ｓ２及びトランジスタＱ３1〜Ｑ３mの駆動シーケンスを示す図である。 画素データパルス発生回路２２０の他の構成を示す図である。 電荷回収回路２１０の他の構成を示す図である。 電荷回収回路２１０及び画素データパルス発生回路２２０の他の構成を示す図である。 電荷回収回路２１０及び画素データパルス発生回路２２０の他の構成を示す図である。 図８に示される電荷回収回路２１０及び画素データパルス発生回路２２０による動作の一例を示す図である。 画素データパルス発生回路２２０の他の構成を示す図である。
符号の説明
50 駆動制御回路
200 列電極駆動回路
210 電荷回収回路
220 画素データパルス発生回路



Claims (8)

  1. 駆動データに応じた電圧を複数の容量性発光素子に夫々供給する容量性発光素子の駆動装置であって、
    前記容量性発光素子の各々に対応して設けられており前記駆動データに応じて所定の高電圧又は低電圧の内の一方を前記容量性発光素子に印加する複数の出力バッファと、前記出力バッファの各々に前記高電圧を有する電源電圧を供給する複数の電源供給スイッチング素子と、前記電源供給スイッチング素子各々と前記出力バッファ各々との各接続点に共通に接続されている外部端子と、が形成されている半導体集積装置と、
    前記外部端子に接続されており前記外部端子を介して前記容量性発光素子に蓄積された電荷を回収すると共に回収した前記電荷を前記外部端子に送出する電荷回収回路と、を備えたことを特徴とする容量性発光素子の駆動装置。
  2. 前記出力バッファの各々に個別に前記電源供給スイッチング素子の各々が接続されていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
  3. Ｋ個（Ｋは２以上の整数）の前記出力バッファ毎に１つの前記電源供給スイッチング素子が接続されていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
  4. 前記電荷回収回路は、前記容量性発光素子に蓄積された電荷を回収するコンデンサと、前記コンデンサに蓄積された電荷に対応した電流を前記外部端子に供給する第１スイッチング素子と、前記容量性発光素子に蓄積された電荷に対応した電流を前記外部端子を介して取り込み前記コンデンサに供給する第２スイッチング素子と、を含むことを特徴とする請求項１記載の容量性発光素子の駆動装置。
  5. 前記第１スイッチング素子、前記電源供給スイッチング素子、前記第２スイッチング素子の順に択一的に各スイッチング素子をオン状態に設定するスイッチングシーケンスを繰り返し実行する駆動制御回路を更に備えたことを特徴とする請求項４記載の容量性発光素子の駆動装置。
  6. 前記半導体集積装置内には、前記電源供給スイッチング素子各々と前記出力バッファ各々との各接続点を接地せしめる複数の接地スイッチング素子が更に設けられていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
  7. 前記第１及び第２スイッチング素子はオン状態時に前記コンデンサの一方の電極を接地することを特徴とする請求項４記載の容量性発光素子の駆動装置。
  8. 前記電荷回収回路は、前記容量性発光素子に蓄積された電荷を回収するコンデンサを含み、
    前記コンデンサに蓄積された電荷に対応した電流を前記容量性発光素子に供給する第１スイッチング素子、又は前記容量性発光素子に蓄積された電荷に対応した電流を前記コンデンサに供給する第２スイッチング素子の内の一方が前記半導体装置内に形成されていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
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