JP2007052423A - プラズマ表示装置及びその駆動方法 - Google Patents

Abstract

【課題】電力回収効率が向上されたプラズマ表示装置及びその駆動方法を提供する。
【解決手段】プラズマ表示装置で、電力回収回路の電圧上昇時電力回収用キャパシタＣｒの電圧を維持放電電圧の中間電圧よりも高く設定し、電圧降下時キャパシタＣｆの電圧を維持放電電圧の中間電圧よりも低く設定する。
【選択図】図２Ａ

Description

本発明はプラズマ表示装置及びその駆動方法に係り、特に、プラズマ表示装置の電力回収回路に関するものである。

プラズマ表示装置は気体放電によって、生成されたプラズマを利用して、文字または映像を表示する平面表示装置であって、その大きさにより数十から数百万個以上の画素がマトリックス形態に配列されている。

このようなプラズマ表示装置のパネルでは、一つのフィールド（１ＴＶフィールド）がそれぞれの加重値を有する複数のサブフィールドに分割されて駆動され、複数のサブフィールドのうち表示動作が起すサブフィールドの加重値の組み合わせによって、階調が表示される。

そして、各サブフィールドは、複数の放電セルの中で発光する放電セルと発光しない放電セルを選別するためのアドレッシング動作を行うアドレス期間と、アドレス期間で選択された放電セルでサブフィールドの加重値に対応する期間維持放電が起こって、表示動作が遂行される維持期間とを含む。

この時、維持放電パルスが印加される電極は、他の電極と共に容量性負荷として作用する。したがって、維持放電パルスを電極に印加するためには、維持放電のための電力以外に電荷注入用無効電力が必要である。したがって、維持放電回路には、無効電力を回収して、再使用する電力回収回路が使用される。

ところで、一般的な電力回収回路では、電力を回収する過程でスイッチの電力損失及び回路自体の電力消費によって、エネルギーを１００％回収するのが現実的に不可能であり、したがって電力回収動作時に維持放電電圧を維持放電パルスのハイレベル電圧まで上昇させることができないか、或いは維持放電パルスのローレベル電圧まで降下させることができない。この状態で維持放電パルスのハイレベル電圧またはローレベル電圧を供給するスイッチを導通させれば、スイッチがハードスイッチング（端子間に電圧が掛かった状態での導通化、または、通電中の遮断化）をして、スイッチング損失が発生するだけではなく、ＥＭＩにも良くない影響を与える。

本発明は、上記の問題点を解決するためになされたものである。したがって、本発明の目的は、電力回収回路でのスイッチング損失を低減するプラズマ表示装置及びその駆動方法を提供することにある。

上記課題を解決するために、本発明の観点によるプラズマ表示装置は、複数の第１電極と、第１電圧を供給する第１電源と前記複数の第１電極との間に連結されている第１トランジスタと、前記第１電圧よりも低い第２電圧を供給する第２電源と前記複数の第１電極との間に連結されている第２トランジスタと、前記複数の第１電極に第１端が連結されている少なくとも一つのインダクタと、第３電源の正極と負極との間に連結して、前記第１電圧と前記第２電圧の差の半分に相当する第３電圧よりも高い第４電圧を供給する第４電源と、前記少なくとも一つのインダクタのうち一つのインダクタの第２端と前記第４電源との間に連結されている第３トランジスタと、前記第３電源の正極と負極との間に連結して、前記第３電圧よりも低い第５電圧を供給する第５電源と、前記少なくとも一つのインダクタのうち一つのインダクタの第２端と前記第５電源との間に連結されている第４トランジスタと、を含む。

上記課題を解決するために、本発明の別の観点によるプラズマ表示装置の駆動方法は、第１印加電圧を供給する第１印加電源を用いて、前記第１印加電圧の半分よりも高い第２印加電圧を供給する第２印加電源を生成する段階と、前記第１印加電源を用いて、前記第１印加電圧の半分よりも低い第３印加電圧を供給する第３印加電源を生成する段階と、前記第２印加電源と前記第２印加電源に連結された第１インダクタを通じて、複数の第１電極の電圧を増加させる段階と、前記複数の第１電極に第４印加電圧を印加する段階と、前記第３印加電源と前記第３印加電源に連結された第２インダクタを通じて、前記複数の第１電極の電圧を減少させる段階と、前記複数の第１電極に第５印加電圧を印加する段階と、を含む。

本発明によるプラズマ表示装置及びその駆動方法によれば、電力回収回路で電圧上昇時の電力回収用キャパシタの電圧を維持放電電圧の中間電圧よりも高く設定し、電圧降下時のキャパシタの電圧を維持放電電圧の中間電圧よりも低く設定する。すなわち、電力回収動作を通じて、パネルキャパシタの電圧をＶｓ電圧近傍まで高めるか、或いは０Ｖ近傍まで低めた後維持放電パルス電圧（Ｖｓまたは０Ｖ）を供給するスイッチを導通に遷移するので、スイッチがハードスイッチングして発生するサージ電流及びスイッチのストレス問題を解決できる。

以下、添付した図面を参照して、本発明の好ましい実施の形態について当業者が容易に実施することができるように詳細に説明する。しかしながら、本発明は多様に異なる形態で実現できるので、ここで説明する実施の形態に限定されるものではない。図面で本発明を明確に説明するために説明と無関係な部分は省略した。明細書全体を通じて類似した部分については同一な図面符号で示すものとする。

明細書全体において、どんな部分が他の部分と“連結”されているという時、これは“直接的に連結”されている場合だけではなく、その中間に他の素子を挟んで“電気的に連結”されている場合も含む。また、ある部分がある構成要素を“含む”という時、これは特別に反対する記載がない限り他の構成要素を除くものではなく、他の構成要素をさらに包含できることを意味する。

まず、本発明の実施の形態によるプラズマ表示装置の概略的な構造に対して図１を参照して詳細に説明する。

図１は、本発明の第１の実施の形態によるプラズマ表示装置を示す図面である。

図１に示すように、本実施の形態によるプラズマ表示装置は、プラズマ表示パネル１００、アドレス駆動部２００、走査電極駆動部３２０、維持電極駆動部３４０、及び制御部４００を含む。

プラズマ表示パネル１００は、列方向に伸びて配置されている多数のアドレス電極（以下、“Ａ電極”と称する）Ａ１〜Ａｍと、行方向に伸びて交代に配置されている多数の走査電極（以下、“Ｙ電極”と称する）Ｙ１〜Ｙｎ及び多数の維持電極（以下、“Ｘ電極”と称する）Ｘ１〜Ｘｎとを含む。

アドレス駆動部２００は、制御部４００からアドレス駆動制御信号ＳＡを受信して表示のために放電させようとする放電セルを選択するための表示データ信号を各Ａ電極Ａｉ（ｉ＝１〜ｍ）に印加する。

走査電極駆動部３２０及び維持電極駆動部３４０は、制御部４００からそれぞれ走査電極駆動信号ＳＹと維持電極駆動信号ＳＸとを受信してＹ電極とＸ電極に印加する。

制御部４００は、外部から映像信号を受信して、アドレス駆動制御信号ＳＡ、走査電極駆動信号ＳＹ、及び維持電極駆動信号ＳＸを生成して、それぞれアドレス駆動部２００、走査電極駆動部３２０、及び維持電極駆動部３４０に伝達する。

以下、本実施の形態による走査電極駆動部３２０の回路構造及び動作に関して図面を参照して詳細に説明する。

図２Ａは本発明の第１の実施の形態による走査電極駆動部３２０の回路図である。走査電極駆動部３２０は、全てのＹ電極Ｙ１〜Ｙｎまたは一部のＹ電極に共通に連結できる。

図２Ａに示すように、本実施の形態による走査電極駆動部３２０は、電圧Ｖｓ（第１電圧または第４印加電圧）を印加される電源配線Ｖｓ（第１電源）にドレーンが連結されており、パネルキャパシタＣｐの左側Ｙ電極（第１電極）にソースが連結されているトランジスタＹｓ（第１トランジスタ）と、Ｙ電極にドレーンが連結されており、接地配線（第２電源）にソースが連結されているトランジスタＹｇ（第２トランジスタ）と、電源配線ＶｓとインダクタＬとの間に連結して、インダクタＬの一端電圧をＶｓ電圧にクランピングして過大な電圧上昇を防止するダイオードＤｓと、インダクタＬと接地配線との間に連結されて、インダクタＬの一端電圧を０Ｖにクランピングして過大な電圧降下を防止するダイオードＤｇと、を含む。また、電力を回収して、再使用する電力回収回路としてインダクタＬ、トランジスタＹｒ，Ｙｆ、ダイオードＤｒ，Ｄｆ、キャパシタＣｅｒ，Ｃｒ，Ｃｆ、及び抵抗器Ｒｒ１，Ｒｒ２，Ｒｆ１，Ｒｆ２を含む。

パネルキャパシタＣｐは、Ｘ電極とＹ電極との間のキャパシタンス成分を等価的に示したものであり、便宜上パネルキャパシタＣｐのＸ電極は接地端子に連結した状態として表示した。

キャパシタＣｅｒ（第７キャパシタ）の負極は、接地配線に連結されており、キャパシタＣｅｒの正極と負極との間には、第１分配抵抗器群及び第２分配抵抗器群がそれぞれ並列に連結されている。第１分配抵抗器群は、抵抗値Ｒｒ１の抵抗器Ｒｒ１（第１抵抗器）と抵抗値Ｒｒ２の抵抗器Ｒｒ２（第２抵抗器）とが直列連結されて構成され、第２分配抵抗器群は、抵抗値Ｒｆ１の抵抗器Ｒｆ１（第３抵抗器）と抵抗値Ｒｆ２の抵抗器Ｒｆ２（第４抵抗器）とが直列連結されて構成される。負極側の抵抗器Ｒｒ２にはキャパシタＣｒ（第１キャパシタ）が並列に連結され、抵抗器Ｒｆ２にはキャパシタＣｆ（第２キャパシタ）が並列に連結される。キャパシタＣｅｒにはＶｓ電圧（第１印加電圧）が充電されていると仮定し、抵抗器Ｒｒ１，Ｒｒ２によって分配された電圧、つまり抵抗器Ｒｒ２にかかる電圧（第４電圧または第２印加電圧）がキャパシタＣｒに充電され、同様に抵抗器Ｒｆ１，Ｒｆ２によって分配された電圧、つまり抵抗器Ｒｆ２にかかる電圧（第５電圧または第３印加電圧）がキャパシタＣｆに充電される。また、キャパシタＣｅｒに充電された電圧を常にＶｓ電圧に維持するためにキャパシタＣｅｒの正極を電源Ｖｓに連結できる。

また、抵抗器Ｒｒ１と抵抗器Ｒｒ２の接続点にトランジスタＹｒ（第３トランジスタ）のドレーンが連結され、抵抗器Ｒｆ１と抵抗器Ｒｆ２の接続点にトランジスタＹｆ（第４トランジスタ）のソースが連結される。また、トランジスタＹｒ，Ｙｆにはそれぞれアノードがソースに連結され、カソードがドレーンに連結されるボディーダイオードが形成でき、このようなバイダイオードによる電流流れを遮断する方向にダイオードＤｒ（第１ダイオード）とダイオードＤｆ（第２ダイオード）が連結してもよい。

また、それぞれのトランジスタは、複数のトランジスタを並列に連結して構成してもよい。

次に、図２Ａ及び図２Ｂを参照して本発明の第１の実施の形態による駆動回路の維持区間での時系列的動作変化を説明する。ここで、動作変化は４個のモード（Ｍ１〜Ｍ４）で一巡し、モード変化はトランジスタの操作によって生ずる。そして、ここで共振と称している現象は、連続的発振ではなく、トランジスタＹｒ，Ｙｆが遮断から導通に遷移した時に生ずるインダクタＬとパネルキャパシタＣｐの組み合わせによる電圧及び電流の変化現象である。下記では、放電電圧に比べて半導体素子（トランジスタ、ダイオード）のスレッショルド電圧が非常に低いので、スレッショルド電圧を０Ｖと看做して近似処理する。

図２Ｂは、本発明の第１の実施の形態によるＹ電極駆動部の各モードでの電流経路を示す図面である。

本実施の形態では、モード１（Ｍ１）が始まる前にキャパシタＣｅｒには、Ｖｓ電圧が充電され、パネルキャパシタＣｐのＹ電極電圧は０Ｖになっていると仮定する。したがって、キャパシタＣｒには、抵抗器Ｒｒ１，Ｒｒ２によって分配された電圧、つまり抵抗器Ｒｒ２にかかる電圧が充電される。したがって、キャパシタＣｒにかかる電圧Ｖｃｒは、Ｖｓ×Ｒｒ２／（Ｒｒ１＋Ｒｒ２）である。

＜モード１（Ｍ１）＞
モード１区間では、トランジスタＹｒが導通になる。そうすれば、図２Ｂに示したように、キャパシタＣｒ−トランジスタＹｒ−ダイオードＤｒ−インダクタＬ−パネルキャパシタＣｐに電流経路（図面符号は、１の丸付き数字）が形成されてインダクタＬとパネルキャパシタＣｐとの間で共振が発生する。この共振によって、キャパシタＣｒに充電された電荷がパネルキャパシタＣｐに移動しながらパネルキャパシタＣｐが充電され、パネルキャパシタＣｐのＹ電極電圧は０Ｖから徐々に上昇する。

ところで、それぞれの素子に形成されている寄生成分によってＹ電極の電圧が、すぐにはＶｓ電圧まで上昇することができない。したがって、本実施の形態では、キャパシタＣｒに充電された電圧をＶｓ／２（電圧Ｖｓの半分に相当する第３電圧）よりも高い電圧に設定してＹ電極の電圧をＶｓ近傍まで高める。すなわち、キャパシタＣｒに充電された電圧はＶｃｒ＝Ｖｓ×Ｒｒ２／（Ｒｒ１＋Ｒｒ２）であるため、Ｖｓ×Ｒｒ２／（Ｒｒ１＋Ｒｒ２）＞Ｖｓ／２を満足しなければならない。したがって、抵抗器Ｒｒ２の抵抗値Ｒｒ２を抵抗器Ｒｒ１の抵抗値Ｒｒ１よりも大きく設定する。

＜モード２（Ｍ２）＞
モード２区間では、トランジスタＹｒを遮断し、トランジスタＹｓを導通にする。そうすれば、図２Ｂに示したように電源Ｖｓ−トランジスタＹｓ−パネルキャパシタＣｐに電流経路（図面符号は、２の丸付き数字）が形成され、電源Ｖｓから供給されるＶｓ電圧がトランジスタＹｓを通じて、パネルキャパシタＣｐのＹ電極に印加される。

ところで、モード１区間でＹ電極の電圧がＶｓ電圧近傍まで上昇したので、モード２区間でトランジスタＹｓが導通に遷移する時、ソース／ドレーン間に電圧が掛かった状態でのスイッチングは起こらない。

＜モード３（Ｍ３）＞
モード３区間では、トランジスタＹｓが遮断され、トランジスタＹｆが導通にされ、図２Ｂに示したようにパネルキャパシタＣｐ−インダクタＬ−ダイオードＤｆ−トランジスタＹｆ−キャパシタＣｆに電流経路（図面符号は、３の丸付き数字）が形成されてインダクタＬとパネルキャパシタＣｐとの間で共振が発生する。この共振によって、パネルキャパシタＣｐに充電された電荷がキャパシタＣｆに移動しながらキャパシタＣｆが充電され、パネルキャパシタＣｐのＹ電極電圧はＶｓ電圧から徐々に下降する。

ところで、前述したように、それぞれの素子に形成されている寄生成分によってＹ電極の電圧が０Ｖまで下降することができない。したがって、本実施の形態では、キャパシタＣｆに充電された電圧をＶｓ／２よりも低い電圧に設定してＹ電極の電圧を０Ｖ近傍まで低める。すなわち、キャパシタＣｆに充電された電圧は、Ｖｃｆ＝Ｖｓ×Ｒｆ２／（Ｒｆ１＋Ｒｆ２）であるため、Ｖｓ×Ｒｆ２／（Ｒｆ１＋Ｒｆ２）＜Ｖｓ／２を満足しなければならない。したがって、抵抗器Ｒｆ２の抵抗値Ｒｆ２を抵抗器Ｒｆ１の抵抗値Ｒｆ１よりも小さく設定する。

＜モード４（Ｍ４）＞
モード４区間では、トランジスタＹｆを遮断し、トランジスタＹｇを導通させる。そうすれば、図２Ｂに示したようにキャパシタＣｐ−トランジスタＹｇ−接地配線に電流経路（図面符号は、４の丸付き数字）が形成され、パネルキャパシタＣｐのＹ電極には接地電圧（第２電圧または第５印加電圧）が印加される。

ところで、モード３区間でＹ電極の電圧が０Ｖ近傍まで下降するので、モード４区間でトランジスタＹｇが遮断から導通に遷移する時、ソース／ドレーン間に電圧が掛かった状態でのスイッチングが起こらない。

このように、本実施の形態による電力回収回路は、電圧（Ｖｓ／２）よりも高い電位で上昇動作を行い、電圧（Ｖｓ／２）よりも低い電位で下降動作を行うので、電力回収動作でＹ電極の電圧をＶｓ電圧まで完全に上昇するようにし、０Ｖまで完全に下降するようにできる。

モード１〜４（Ｍ１〜Ｍ４）の過程を通じてＹ電極の電圧は、０ＶからＶｓの間を振動することができる。そして、モード４（Ｍ４）以後では再びモード１〜４の動作を繰り返す。

一方、本発明の第１の実施の形態ではキャパシタＣｅｒに直列連結された抵抗器を並列に連結し、直列連結された抵抗器のうちいずれか一つにそれぞれキャパシタを連結したが、これとは違って直列連結された全ての抵抗器にそれぞれキャパシタを連結しても良い。

図３は、本発明の第２の実施の形態によるＹ電極駆動部３２０の回路図である。

図３に示したように、本実施の形態によるＹ電極駆動部３２０は、キャパシタＣｒ１，Ｃｆ１が追加されることを除けば本発明の第１の実施の形態と同一である。

具体的に説明すれば、キャパシタＣｅｒに並列連結され、互いに直列連結された抵抗器Ｒｒ１と抵抗器Ｒｒ２にはキャパシタＣｒ１（第３キャパシタ）とキャパシタＣｒ２（第１キャパシタ）がそれぞれ並列連結される。同様に、キャパシタＣｅｒに並列連結され、互いに直列連結された抵抗器Ｒｆ１と抵抗器Ｒｆ２には、キャパシタＣｆ１（第４キャパシタ）とキャパシタＣｆ２（第２キャパシタ）がそれぞれ並列連結される。

この場合、本発明の第１の実施の形態と同様に電力回収動作中電圧上昇期間ではキャパシタＣｒ２に供給される電荷を通じてＹ電極の電圧を高め、電圧下降期間ではキャパシタＣｆ２に供給される電荷を通じてＹ電極の電圧を低める。

本発明の第２の実施の形態でも抵抗器Ｒｒ２の抵抗値が抵抗器Ｒｒ１の抵抗値よりも大きく設定され、キャパシタＣｒ２に充電される電圧Ｖｃｒ２がＶｓ／２よりも高いようにし、抵抗器Ｒｆ２の抵抗値が抵抗器Ｒｆ１の抵抗値よりも小さく設定され、キャパシタＣｆ２に充電される電圧Ｖｃｆ２がＶｓ／２よりも低いようにする。

これにより、電力回収動作を通じてＹ電極の電圧をＶｓ電圧まで高め、０Ｖまで低めることができる。したがって、トランジスタＹｓとトランジスタＹｇが導通に遷移される時に、ハードスイッチングが起こらない。また、キャパシタＣｅｒに充電された電荷がそれぞれ二つのキャパシタＣｒ１，Ｃｒ２とＣｆ１，Ｃｆ２に同時に充電されるので、本発明の第１の実施の形態に比べて、キャパシタＣｒ２，Ｃｆ２が充電される時間を短縮できる。

他方、キャパシタＣｅｒにツェナーダイオードとキャパシタとを連結して、電圧上昇時電源と電圧下降時電源の大きさを異なるようにしても良い。

図４は、本発明の第３の実施の形態によるＹ電極駆動部３２０の回路図である。

図４に図示したように、本実施の形態によるＹ電極駆動部は、抵抗器Ｒｒ−ツェナーダイオードＤｚｒ（第１ツェナーダイオード）−キャパシタＣｒ（第５キャパシタ）を直列連結し、抵抗器Ｒｆ−ツェナーダイオードＤｚｆ（第２ツェナーダイオード）−キャパシタＣｆ（第６キャパシタ）を直列連結する。そして、直列連結された抵抗器−ツェナーダイオード−キャパシタグループをそれぞれキャパシタＣｅｒに並列に連結する。キャパシタＣｒは、電力回収動作時Ｙ電極の電圧を上昇させる電源として動作し、キャパシタＣｆは電力回収動作時Ｙ電極の電圧を下降させる電源として動作する。

具体的に説明すれば、キャパシタＣｅｒにはＶｓ電圧が充電されているので、キャパシタＣｒにはＶｓ電圧でツェナーダイオードＤｚｒの降伏電圧Ｖｄｚｒほど電圧降下が起こった電圧（Ｖｓ−Ｖｄｚｒ）が充電され、キャパシタＣｆにはＶｓ電圧でツェナーダイオードＤｚｆの降伏電圧Ｖｄｚｆほど電圧降下が起こった電圧（Ｖｓ−Ｖｄｚｆ）が充電される。

この時、（Ｖｓ−Ｖｄｚｒ）電圧がＶｓ／２電圧よりも高くなるようにＶｄｚｒ電圧を設定し、（Ｖｓ−Ｖｄｚｆ）電圧がＶｓ／２電圧よりも低くなるようにＶｄｚｆ電圧を設定する。すなわち、Ｖｄｚｒ＜Ｖｓ／２とＶｄｚｆ＞Ｖｓ／２を満足するようにツェナーダイオードＤｚｒ，Ｄｚｆの降伏電圧を設定する。

これにより、電力回収動作を通じてＹ電極の電圧をＶｓ電圧まで高め、０Ｖまで低めることができるので、トランジスタＹｓとトランジスタＹｇが導通に遷移される時に、ハードスイッチングが起こらない。

一方、本発明の第１〜第３の実施の形態では、トランジスタＹｒ，Ｙｆ，Ｙｓ，Ｙｇとしてボディーダイオードが形成されるＮＭＯＳトランジスタを使用したが、他のトランジスタ、例えば、ＰＭＯＳトランジスタを使用し、同時に電源及びダイオードの極性を反転させても良い。

また、本発明の第１〜第３の実施の形態では、トランジスタＹｒとインダクタＬとの間にダイオードＤｒが連結され、トランジスタＹｆとインダクタＬとの間にダイオードＤｆが連結するものとして開示したが、トランジスタＹｒのドレーンにカソードが連結されるようにダイオードＤｒを連結し、トランジスタＹｆのソースにアノードが連結されるようにダイオードＤｆを連結しても良い。

また、本発明の第１〜第３の実施の形態では、Ｙ電極に一つのインダクタを連結し、このインダクタを通じて、充電経路と放電経路が交代で形成されるようにしたが、これとは違って二つのインダクタを使用して、充電経路と放電経路とを分離しても良い。そして、二つのインダクタを使用する場合にキャパシタＣｒとトランジスタＹｒとの間に一つのインダクタを連結し、キャパシタＣｆとトランジスタＹｆとの間に他の一つのインダクタを連結しても良い。この他、キャパシタＣｒ，Ｃｆの充電電圧を設定するために、ここでは抵抗分圧器を用いたが、スイッチド・キャパシタ回路を用いても差し支えない。この場合に、スイッチング・クロックとしてなるべくビットレートの高いクロック（変動誤差を１％程度にするため、維持放電周波数の１００倍位）を用いたいので、システムの多様化が進むＴＶ信号の利用より、内蔵発振器を使うことが動作の安定化のために便利である。

また、本発明の第１〜第３の実施の形態では、走査電極駆動部の電力回収回路について説明したが、本発明は維持電極駆動部及びアドレス電極駆動部の電力回収回路にも適用できる。

以上、本発明の好ましい実施の形態について説明したが、本発明はこれに限定されるものではなく、特許請求の範囲と発明の詳細な説明及び添付した図面の範囲内で多様に変形して実施するのが可能であり、これもまた本発明の範囲に属することは当然である。

本発明の第１の実施の形態によるプラズマ表示装置を示す図面である。 本発明の第１の実施の形態による走査電極駆動部の回路図である。 本発明の第１の実施の形態による走査電極駆動部の各モードでの電流経路を示す図面である。 本発明の第２の実施例の形態よる走査電極駆動部の回路図である。 本発明の第３の実施例の形態よる走査電極駆動部の回路図である。

符号の説明

３２０ 走査電極駆動部、
Ｃｅｒ，Ｃｆ，Ｃｒ キャパシタ、
Ｃｐ パネルキャパシタ、
Ｄｆ，Ｄｇ，Ｄｒ ダイオード、
Ｌ インダクタ、
Ｍ１〜Ｍ４ モード、
Ｒｒ１，Ｒｒ２，Ｒｆ１，Ｒｆ２ 抵抗器、
Ｙ１〜Ｙｎ Ｙ電極、
Ｙｆ，Ｙｇ，Ｙｒ，Ｙｓ トランジスタ、
Ｖｓ 電圧。

Claims (16)

1. 複数の第１電極と、
   第１電圧を供給する第１電源と前記複数の第１電極との間に連結されている第１トランジスタと、
   前記第１電圧よりも低い第２電圧を供給する第２電源と前記複数の第１電極との間に連結されている第２トランジスタと、
   前記複数の第１電極に第１端が連結されている少なくとも一つのインダクタと、
   第３電源の正極と負極との間に連結して、前記第１電圧と前記第２電圧の差の半分に相当する第３電圧よりも高い第４電圧を供給する第４電源と、
   前記少なくとも一つのインダクタのうち一つのインダクタの第２端と前記第４電源との間に連結されている第３トランジスタと、
   前記第３電源の正極と負極との間に連結して、前記第３電圧よりも低い第５電圧を供給する第５電源と、
   前記少なくとも一つのインダクタのうち一つのインダクタの第２端と前記第５電源との間に連結されている第４トランジスタと、
   を含むプラズマ表示装置。
2. 前記第４電源は、
   前記第３電源の正極と負極との間に直列に連結されている第１及び第２抵抗器と、
   前記第２抵抗器に並列に連結されており、前記第１及び第２抵抗器の接続点を通じて、前記第４電圧を供給する第１キャパシタと、
   を含み、
   前記第５電源は、
   前記第３電源の正極と負極との間に直列に連結されている第３及び第４抵抗器と、
   前記第４抵抗器に並列に連結されており、前記第３及び第４抵抗器の接続点を通じて、前記第５電圧を供給する第２キャパシタと、
   を含む、請求項１に記載のプラズマ表示装置。
3. 前記第２抵抗器の抵抗値が前記第１抵抗器の抵抗値よりも大きく、前記第４抵抗器の抵抗値が前記第３抵抗器の抵抗値よりも小さい、請求項２に記載のプラズマ表示装置。
4. 前記第４電源は、前記第１抵抗器に並列に連結されている第３キャパシタをさらに含み、
   前記第５電源は、前記第３抵抗器に並列に連結されている第４キャパシタをさらに含む、請求項２に記載のプラズマ表示装置。
5. 前記第４電源は、
   前記第３電源の正極と負極との間に直列に連結されている第１ツェナーダイオード及び第５キャパシタを含み、前記第５キャパシタと前記第１ツェナーダイオードの接続点を通じて、前記第４電圧を供給し、
   前記第５電源は、
   前記第３電源の正極と負極との間に直列に連結されている第２ツェナーダイオード及び第６キャパシタを含み、前記第６キャパシタと前記第２ツェナーダイオードの接続点を通じて、前記第５電圧を供給する、請求項１に記載のプラズマ表示装置。
6. 前記第１ツェナーダイオードの降伏電圧が前記第３電圧よりも低く、前記第２ツェナーダイオードの降伏電圧が前記第３電圧よりも高い、請求項５に記載のプラズマ表示装置。
7. 前記第３電源は、前記第１電圧と前記第２電圧の差に相当する電圧が充電されており、負極が前記第２電源に連結されている第７キャパシタを含む、請求項１〜請求項６のいずれか一つに記載のプラズマ表示装置。
8. 前記一つのインダクタと前記第３トランジスタとの間に電気的に連結して、前記第１電極が充電されるように電流の方向を決定する第１ダイオードと、
   前記インダクタと前記第４トランジスタとの間に電気的に連結して、前記第１電極が放電されるように電流の方向を決定する第２ダイオードと、
   をさらに含む、請求項１〜請求項６のいずれか一つに記載のプラズマ表示装置。
9. 前記第３トランジスタの遮断から導通への遷移で前記第１電極の電圧を上昇させ、
   前記第４トランジスタの遮断から導通への遷移で前記第１電極の電圧を前記第２電圧に下降させる、請求項１〜請求項６のいずれか一つに記載のプラズマ表示装置。
10. 前記第３トランジスタに連結する一つのインダクタと前記第４トランジスタに連結する一つのインダクタは同一である、請求項１〜請求項６のいずれか一つに記載のプラズマ表示装置。
11. 前記第３トランジスタに連結する一つのインダクタと前記第４トランジスタに連結する一つのインダクタは異なる、請求項１〜請求項６のいずれか一つに記載のプラズマ表示装置。
12. 複数の第１電極を含むプラズマ表示装置の駆動方法であって、
    第１印加電圧を供給する第１印加電源を用いて、前記第１印加電圧の半分よりも高い第２印加電圧を供給する第２印加電源を生成する段階と、
    前記第１印加電源を用いて、前記第１印加電圧の半分よりも低い第３印加電圧を供給する第３印加電源を生成する段階と、
    前記第２印加電源と前記第２印加電源に連結された第１インダクタを通じて、前記複数の第１電極の電圧を増加させる段階と、
    前記複数の第１電極に第４印加電圧を印加する段階と、
    前記第３印加電源と前記第３印加電源に連結された第２インダクタを通じて、前記複数の第１電極の電圧を減少させる段階と、
    前記複数の第１電極に第５印加電圧を印加する段階と、
    を含む、プラズマ表示装置の駆動方法。
13. 前記第２印加電源は、前記第１印加電源の一端に負極が連結された第１キャパシタを含み、前記第３印加電源は、前記第１印加電源の一端に負極が連結された第２キャパシタを含み、
    前記第２印加電源を生成する段階は、前記第１印加電源から供給される電荷を前記第１キャパシタに充電し、
    前記第３印加電源を生成する段階は、前記第１印加電源から供給される電荷を前記第２キャパシタに充電する、請求項１２に記載のプラズマ表示装置の駆動方法。
14. 前記第１印加電圧は、前記第４印加電圧と前記第５印加電圧の差に相当する電圧である、請求項１２に記載のプラズマ表示装置の駆動方法。
15. 前記第１インダクタと前記第２インダクタは同一のインダクタである、請求項１２に記載のプラズマ表示装置の駆動方法。
16. 前記第１インダクタと前記第２インダクタは異なるインダクタである、請求項１２に記載のプラズマ表示装置の駆動方法。

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