JP2005101530A - 多結晶シリコン層の製造方法及びこれを利用したスイッチング素子 - Google Patents

多結晶シリコン層の製造方法及びこれを利用したスイッチング素子 Download PDF

Info

Publication number
JP2005101530A
JP2005101530A JP2004189372A JP2004189372A JP2005101530A JP 2005101530 A JP2005101530 A JP 2005101530A JP 2004189372 A JP2004189372 A JP 2004189372A JP 2004189372 A JP2004189372 A JP 2004189372A JP 2005101530 A JP2005101530 A JP 2005101530A
Authority
JP
Japan
Prior art keywords
region
semiconductor layer
forming
alignment key
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004189372A
Other languages
English (en)
Inventor
Young-Joo Kim
ヨン−チュ キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Philips LCD Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Philips LCD Co Ltd filed Critical LG Philips LCD Co Ltd
Publication of JP2005101530A publication Critical patent/JP2005101530A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract


【課題】本発明では、不均一な結晶領域を減少させて、工程時間が短縮できる非晶質シリコンの結晶化工程及びこれを含むスイッチング素子用半導体層の製造方法を提供する。
【解決手段】アラインキーを基準に、非晶質シリコン層の結晶化工程を行うので、レーザービームの正確な位置制御を行う。さらに、完全鎔融領域帯のエネルギー密度より大きいエネルギー密度のレーザービームの照射を通じたアブレーション反応により、望む領域だけを選択的に除去して、陰刻形態の段差の特性があるアラインキーを製造する。アラインキーの製造のための別途のエッチング工程が省略でき、非晶質シリコン層の選択的結晶化及び後続の半導体層のフォトエッチング工程に利用することができ、別途のフォトエッチング工程用アラインキーの製造工程を省略することによって、工程数を減らし、生産収率を高める。
【選択図】図５Ｂ

Description

本発明は、非晶質シリコンの結晶化方法に係り、特に、アラインキー(align key)を利用した非晶質シリコンの結晶化方法及びこれを利用したスイッチング素子に関する。
最近、情報化社会へと時代が急発展することに応じて、薄型化、軽量化、低消費電力化等の優れた特性がある平板表示装置の必要性が台頭したが、その中でも、色の再現性等が優れた液晶表示装置が活発に開発されている。
一般的に、液晶表示装置は、電界生成電極が各々形成されている二つの基板を二つの電極が形成されている面が向かい合うように配置し、両基板の間に液晶物質を挿入した後、両電極に電圧を印加して生成される電場により液晶分子を動かせて、液晶分子の動きによる光の透過率の変化を利用して画像を表現する装置である。
前述した液晶表示装置としては、画面を表示する最小単位である画素別に電圧をオン／オフするスイッチング素子である薄膜トランジスタを備えているアクティブマトリックス型の液晶表示装置が主流であるが、最近には、多結晶シリコンを利用した薄膜トランジスタを採用する液晶表示装置が幅広く研究及び開発されている。多結晶シリコンを利用した液晶表示装置では、薄膜トランジスタと駆動回路を同じ基板上に形成することができ、薄膜トランジスタと駆動回路を連結する過程が不必要であるため、工程が簡単になる。また、多結晶シリコンは、非晶質シリコンと比べて、電界効果の移動度が１００ないし２００倍ほど大きいので、応答の速度が速く、温度と光に対する安定性も優れた長所がある。
多結晶シリコンを形成する結晶化工程は、レーザービームの照射を通じたレーザー熱処理工程が主流である。ところが、レーザービームが照射されたシリコン膜の表面の温度は、約１４００℃位になるので、シリコン膜の表面は酸化され易い。特に、このようなレーザー熱処理結晶化方法では、レーザービームが多数回行われるので、大気中でレーザー熱処理を実施する場合、レーザービームが照射されたシリコン膜の表面が酸化され、ＳｉＯ２が生成される。従って、レーザー熱処理は、約１０−７ないし１０−６トル(torr)ほどの真空で実施しなければならない。
このようなレーザー熱処理による結晶化方法の短所を補完するため、最近、レーザーを利用して、順次側面固相法(以下、ＳＬＳ法と称する)により結晶化する方法が提案され幅広く研究されている。
ＳＬＳ法は、シリコンのグレインがシリコン液相領域とシリコン固相領域の境界面で、その境界面に対して垂直に成長する事実を利用したものであって、レーザーエネルギーの大きさとレーザービームの照射範囲を適切に移動して、グレインを所定の長さほど側面成長させることによって、シリコングレインの大きさを向上させることができる非晶質シリコン薄膜の結晶化方法である。ＳＬＳ法は、基板上に、シリコングレインの大きさが画期的に大きいＳＬＳシリコン薄膜を形成して、単結晶シリコンチャンネル領域がある薄膜トランジスタが製造できる。
このようなＳＬＳ結晶化法は、以下、添付した図面を参照して説明する。
図１Ａは、ＳＬＳ結晶化時、使用されるマスクのパターンを示した平面図であって、図１Ｂは、図１Ａのマスクパターンにより結晶化されたシリコンを示した平面図である。
図１Ａに示したように、ＳＬＳ結晶化に使用されるマスク１０は、数μｍのスリットパターン１２があって、レーザービームが数μｍの幅でシリコン層に入射されるようにする。ここで、各スリットパターン１２間の間隔も数μｍになり、スリットパターン１２の幅は、２−３μｍくらいになる。
このようなマスク１０のスリットパターン１２を通じて、図１Ｂの非晶質シリコン層２０にレーザービームを照射すると、レーザービームが照射された非晶質シリコン層２２は、完全に鎔融された後、凝固することによって、結晶が成長されるが、この時、レーザービームが照射された領域２２の両端からグレイン２４ａ，２４ｂが側面へと成長され、グレイン２４ａ，２４ｂが会う部分で成長を止める。このような結晶が会う部分は、グレインバウンダリー２８ｂになる。ここで、マスク１０は、スリットパターン１２が多数あって、マスク１０の大きいさに対応して結晶化される領域が単位領域である。
この時、単位領域は、マスクパターンにより、レーザー１ビーム(Laser one beam)の照射時、形成される領域である。
結晶化された領域を含み、レーザービームをもう一度照射させることによって、同じ過程を繰り返し、非晶質シリコン層を全部結晶化する。
上記の方法により結晶化された結晶質シリコンの一部を、図２を参照して説明する。
図示したように、多結晶シリコン層は、多数の単位領域３０を含み、接する単位領域３０の間には、レーザービームの照射が重なる第１重畳領域４０及び第２重畳領域５０が形成される。第１重畳領域４０は、縦に接した単位領域３０の間に位置して、第２重畳領域５０は、横に接した単位領域３０の間に位置する。
ここで、第１重畳領域４０及び第２重畳領域５０は、レーザービームが何度も照射されるので、不均一な部分があり、このような領域が液晶表示装置の画素領域に位置する場合、画質が低下される問題がある。
本発明は、前述した従来の問題を解決するために案出されたものであって、本発明の目的は、不均一な結晶領域を減少させて、工程時間が短縮できる非晶質シリコンの結晶化法及びこれを利用したスイッチング素子を提供することである。
このために、本発明では、必要な部分だけを選択的に結晶化させるマスクを利用して、結晶化工程を行う。また、必要な領域だけを選択的に正確に結晶化するため、アラインキーを制作する。
本発明のもう一つの目的では、結晶化工程だけではなく、フォトエッチング工程用アラインキーとして兼用できるアラインキーの製造方法及びこのようなアラインキーを利用した結晶化工程及びフォトエッチング工程を提供することである。
前述した目的を達成するために、本発明は、第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と、前記基板の上部に、非晶質シリコンの半導体層を形成する段階と、前記第２領域の半導体層に、レーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と、前記少なくとも１つの陰刻形態のアラインキーを基準に、前記第１領域の半導体層を、結晶化する段階を含む結晶質シリコン層の形成方法を提供する。
前記レーザービームは、前記半導体層が、蒸発により除去されるアブレーシ
ョン領域帯に対応するエネルギー密度を有する。
さらに、前記レーザービームは、第１エネルギー密度を有して、前記第１エネルギー密度は、前記半導体層が完全に鎔融される完全鎔融領域帯に対応する第２エネルギー密度より大きくて、前記第１エネルギー密度は、前記レーザービームの境界から、前記少なくとも１つのアラインキーの境界までの距離であるＣＤが、約１μmである第３エネルギー密度より小さい。前記半導体層を結晶化する段階では、結晶質シリコンで構成されるスイッチング素子用アクティブ層が、選択的に形成される。
前記少なくとも１つのアラインキーは、前記第２領域の基板の角部に、各々形成されることを特徴とする。
前記基板と、前記半導体層間に、バッファ層を形成する段階をさらに含む。
前記基板は、前記少なくとも１つのアラインキーを通じて、露出される。
前記少なくとも１つのアラインキーは、相互に離隔される多数の陰刻形態のアラインキーパターンで構成される。
また、前記少なくとも１つのアラインキーの形成段階と、前記半導体層の結晶化段階は、同じレーザー装置を利用することを特徴とする。
一方、本発明は、第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と、前記基板の上部に、非晶質シリコン半導体層を形成する段階と、前記第２領域の半導体層に、レーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と、前記少なくとも１つの陰刻形態のアラインキーを利用して、前記第１領域の半導体層を結晶化する段階と、前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層をパターニングすることによって、結晶質シリコンで構成されたアクティブ層を形成する段階を含むスイッチング素子用アクティブ層の形成方法を提供する。
前記半導体層をパターニングする段階は、前記少なくとも１つのアラインキーをスキャニング方式で、認識する露光段階を含む。
また、本発明は、第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と、前記基板上に、非晶質シリコンで構成される半導体層を形成する段階と、第１マスクを利用して、前記第２領域上の半導体層に、レーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と、前記少なくとも１つのアラインキーと第２マスクを利用して、前記第１領域上の半導体層を結晶化する段階を含む結晶質シリコン層の形成方法を提供する。
前記第１マスクは、相互に離隔されて、各々四角刑状の多数の透過領域を含むことを特徴とする。
前記基板と半導体層間に、バッファ層を形成する段階をさらに含む。
前記基板は、前記少なくとも１つのアラインキーを通じて、露出される。
前記少なくとも１つのアラインキーは、前記第２領域の基板の角部に、各々形成される。
前記第２マスクは、前記レーザービームを遮断する第１マスク領域と、前記レーザービームを透過する第２マスク領域とで構成される。
前記第２マスク領域は、相互に離隔されて、一方向へと配置された多数のスリットを含む。
前記多数のスリットは、第１スリットと、前記第１スリットと交互に配置された第２スリットを含むことを特徴とする。
前記少なくとも１つのアラインキーを形成する段階と、前記半導体層を結晶化する段階は、前記基板を移動させる移動ステージと、前記レーザービームをフォーカシング(focusing)するプロジェクションレンズと、前記第１マスク及び第２マスクのうちの１つが配置されるマスクステージと、前記レーザービームの方向を変えるミラーを含む同じレーザー装置を利用する。
他の一方、本発明は、第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と、前記基板上に、非晶質シリコンで構成される半導体層を形成する段階と、第１マスクを利用して、前記第２領域の半導体層に、レーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と、前記少なくとも１つのアラインキーと第２マスクを利用して、前記第１領域の半導体層を結晶化する段階と、前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層をパターニングすることによって、結晶質シリコンで構成されるアクティブ層を形成する段階を含むスイッチング素子用アクティブ層の形成方法を提供する。
前記半導体層をパターニングする段階は、前記少なくとも１つのアラインキーをスキャニング方式で認識する露光段階を含む。
前記レーザービームは、前記半導体層が、蒸発により除去されるアブレーション領域帯に対応するエネルギー密度を有することを特徴とする。
さらに、前記レーザービームは、第１エネルギー密度を有して、前記第１エネルギー密度は、前記半導体層が完全に鎔融される完全鎔融領域帯に対応する第２エネルギー密度より大きくて、前記第１エネルギー密度は、前記レーザービームの境界から、前記少なくとも１つのアラインキーの境界までの距離であるＣＤが、約１μmである第３エネルギー密度より小さい。
さらに、本発明は、第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と、前記基板の上部に、非晶質シリコン半導体層を形成する段階と、前記第２領域の半導体層に、レーザービームを照射して、前記少なくとも１つの陰刻形態のアラインキーを形成する段階と、前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層を結晶化する段階と、前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層をパターニングすることによって、結晶質シリコンで構成されて、活性領域と、前記活性領域の両周辺部を構成するソース領域及びドレイン領域を含むアクティブ層を形成する段階と、前記アクティブ層の上部に、ゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部に、ゲート電極を形成する段階と、前記ゲート電極の上部に、各々前記ソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールのある層間絶縁膜を形成する段階と、前記層間絶縁膜の上部に、前記第１コンタクトホール及び第２コンタクトホールを通じて、前記ソース領域及びドレイン領域とに、各々連結されるソース電極及びドレイン電極を形成する段階を含むスイッチング素子の製造方法を提供する。
前記半導体層と基板間に、バッファ層を形成する段階を含む。
前記ソース電極及びドレイン電極の上部に、保護層を形成する段階をさらに含む。
前記ソース領域及びドレイン領域は、ｎ型または、ｐ型の不純物でドピングされる。
前記アクティブ層、ゲート電極、ソース電極及びドレイン電極は、実質的に、薄膜トランジスタを構成することを特徴とする。
また他の一方、本発明は、第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と、前記基板の上部に、非晶質シリコンの半導体層を形成する段階と、前記第２領域の半導体層をアブレーション(ablation：蒸発で除去)して、少なくとも１つの陰刻形態のアラインキーを形成する段階と、前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層を結晶化する段階を含む多結晶シリコン半導体層の形成方法を提供する。
前記半導体層をアブレーションする段階は、前記第２領域にある半導体層に、第１エネルギー密度のレーザービームを照射する段階を含む。
前記第１エネルギー密度は、前記半導体層が、完全に鎔融される完全鎔融領域帯に対応する第２エネルギー密度より大きくて、前記レーザービームの境界から、前記少なくとも１つのアラインキーの境界までの距離であるＣＤが、約１μmである第３エネルギー密度より小さい。
前記少なくとも１つのアラインキーは、前記基板に対して、段差のあることを特徴とする。
さらに、本発明は、第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板と、前記基板の上部の第２領域に形成された少なくとも１つの陰刻形態のアラインキーと、前記第１領域に、結晶質シリコンで形成されて、活性領域と、前記活性領域の両周辺部を構成するソース領域及びドレイン領域を含むアクティブ層と、前記アクティブ層の上部に形成された、ゲート絶縁膜と、前記ゲート絶縁膜の上部に形成された、ゲート電極と、前記ゲート電極の上部に形成されて、各々前記ソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールのある層間絶縁膜と、前記層間絶縁膜の上部に形成されて、前記第１コンタクトホール及び第２コンタクトホールを通じて、前記ソース領域及びドレイン領域とに、各々連結されるソース電極及びドレイン電極を形成する段階を含むスイッチング素子を提供する。
前記アクティブ層は、前記少なくとも１つのアラインキーに、整列されることを特徴とする。
以下、本発明による望ましい実施例を、図を参照して詳しく説明する。
本発明による非晶質シリコン層の結晶化工程によると、アラインキーを基準に、アクティブ領域だけを選択的に結晶化することによって、アラインキーを基準に、非晶質シリコン層の結晶化工程を行うので、レーザービームの正確な位置制御ができ、レーザービームのオーバーラップによる不均一性が解消でき、また、スイッチング素子チャンネル内のグレインバウンダリーの位置制御ができるので、素子の特性が優れたスイッチング素子の制作ができる。
完全鎔融領域帯のエネルギー密度より大きいエネルギー密度のレーザービームの照射を通じたアブレーション反応により、望む領域だけを選択的に除去して、陰刻形態の段差の特性があるアラインキーを製造することによって、アラインキー製造のための別途のエッチング工程が省略でき、非晶質シリコン層の選択的結晶化及び後続の半導体層のフォトエッチング工程に利用することができ、別途のフォトエッチング工程用アラインキーの製造工程を省略することによって、工程数を減らし、生産収率を高める。
［実施例］
図３Ａないし図３Ｃは、本発明の実施例１による結晶質シリコンの製造工程を段階別に示した平面図である。
図３Ａは、表示領域ＩＩＩａと、前記表示領域ＩＩＩａの周辺部を構成する位置に、非表示領域ＩＩＩｂが定義された絶縁基板１１０が配置されており、絶縁基板１１０全面に、バッファ層１１２、非晶質シリコン層１１４を順に、蒸着する段階である。
図３Ｂは、前記非表示領域ＩＩＩｂの４つの角部に位置する非晶質シリコン層１１４を選択的に結晶化処理して、結晶化されたシリコン領域をアラインキー１１６に形成する段階である。
例えば、図面には示してないが、前記アラインキー１１６は、¬状パターン構造に形成することができる。
前記¬状パターン構造以外にも、前記アラインキー１１６のパターン構造は、└、匚、己、□、＋、◇等のいろいろな形態に変更できる。
図３Ｃは、前記アラインキー１１６を基準に、前記表示領域ＩＩＩａの一部領域を選択的に結晶化する段階である。前記表示領域ＩＩＩａには、画面を具現する単位領域で定義される画素領域Ｐが、多数定義されており、画素領域Ｐ内には、半導体層形成部で定義されるアクティブ領域ＩＩＩｃが定義されている。本段階では、アクティブ領域ＩＩＩｃに位置する非晶質シリコン層１１４だけを選択的に結晶化する段階に当たる。
例えば、前記結晶化段階は、完全鎔融エネルギーを利用して、側面固相結晶化させるＳＬＳ結晶化工程により行われる。
このように、前記アラインキー１１６を基準に、結晶化工程を行うと、表示領域で、アクティブ領域だけを選択的に結晶化することによって、結晶化工程による画面具現領域での、画面染みを防げて、ポリシリコンのグレイン間の境界部に位置するグレインバウンダリーの位置制御ができて、素子の特性を向上させる。
以下、本実施例によるアラインキー形成部を図を参照して、より詳しく説明する。
図４Ａ、図４Ｂは、本発明の実施例１によるアラインキーの製造工程により形成されたアラインキー形成部の図である。図４Ａは、前記図３ＣのＩＶａ領域の拡大図であって、図４Ｂは、前記図４ＡのＩＶｂ-ＩＶＢ線に沿って、切断した断面を示したアラインキーの断面図である。
図４Ａに示したように、非晶質シリコン層１１４で構成された非表示領域ＩＩＩｂには、ポリシリコンで構成された多数のアラインキーパターン１１６ａが相互に離隔するように配置されて、全体的に、¬状パターン構造のアラインキーパターン１１６を構成する。前記アラインキー１１６と周辺部の断層構造を図４Ｂを通じて察すると、バッファ層１１２が形成された絶縁基板１１０上には、ポリシリコンで構成された多数のアラインキーパターン１１６ａが相互に離隔されるように位置して、アラインキーパターン１１６ａの離隔区間には、非晶質シリコン層１１４が位置している。前記アラインキーパターン１１６ａと非晶質シリコン層１１４間には、平坦性がある。
このような本実施例による非晶質シリコン層の結晶化方法によると、半導体層用フォトエッチング工程で、別途のアラインキーの製造工程が含まれる短所がある。その理由は、本実施例では、選択的結晶化方法によりアラインキーを形成するので、アラインキーと周辺領域との間に別途の段差がない。ところが、フォトエッチング工程では、段差の特性によりパターンを認識する露光工程が含まれているので、本実施例によるアラインキーをフォトエッチング工程で、利用できない。
以下、本発明の他の実施例は、段差の特性があるアラインキーの製造工程を含む非晶質シリコン層の結晶化工程に関する実施例である。
図５Ａないし図５Ｄは、本発明の実施例２による結晶質シリコンの製造工程を段階別に示した平面図である。
図５Ａは、表示領域ＩＩＩａと、前記表示領域ＩＩＩａの周辺部に位置する非表示領域ＩＩＩｂがある絶縁基板３１０を備える段階と、絶縁基板３１０上に、バッファ層３１２、非晶質シリコン層３１４を順に、蒸着する段階である
図５Ｂは、前記非表示領域ＩＩＩｂ上の非晶質シリコン層３１４の一部に、完全鎔融領域帯のエネルギー密度より大きいエネルギー密度のレーザービームの照射を通じたアブレーション(ablation)反応により、該当領域のシリコンを除去する段階と、前記シリコン物質が除去された領域に陽刻形態にアラインキー３１６を形成する段階である。
一般的に、レーザーを利用した結晶質シリコンの製造において、レーザーのエネルギー密度領域は、レーザーの照射直後の半導体層の状態により、４つの領域に分離することができる。
１)部分鎔融領域(partial melting regime)帯に対応する第１エネルギー密度のレーザーを照射した場合には、非晶質シリコン層の表面だけが鎔融され、小さい結晶粒が形成される。
２)完全鎔融近接領域(nearly complete melting regime)帯に対応する第２エネルギー密度のレーザーを照射した場合には、非晶質シリコン層の下部に位置するバッファ層と近接した領域まで、ほとんどの非晶質シリコン層が鎔融され、比較的大きい結晶粒を得ることができる。鎔融されてないシリコンは、結晶化過程のシード(seed)として作用する。前記第２エネルギー密度に結晶化する場合、たとえ結晶粒の大きさは、大きくても、シードが均一に分布せず、完全鎔融近接領域に対応するエネルギー密度帯が大変狹小であるという短所がある。
３)完全鎔融領域(complete melting regime)帯に対応する第３エネルギー密度のレーザーを照射した場合には、非晶質シリコン層が全て鎔融された後、均一な結晶核生成(homogeneous nucleation)が行われるが、均一に生成された結晶核は、相互に競争して成長するので、大きい結晶粒は形成されなく、微細な(fine)結晶粒が形成される。
４)アブレーション領域(ablation regime)帯に対応する第４エネルギー密度のレーザーを照射した場合には、非晶質シリコン層は、蒸発により除去される。このような第４エネルギー密度のレーザーは、切断または蒸着工程に使用される。
前記アブレーション領域帯に対応する第４エネルギー密度は、前記完全鎔融領域帯に対応する第３エネルギー密度より大きい。図５Ｂでは、前記アブレーション領域帯に対応するエネルギー密度のレーザービームを非晶質シリコン層３１４に照射して、前記照射された非晶質シリコン層３１４を蒸着により除去することによって、アラインキー３１６を形成する。
レーザービームが照射された非晶質シリコン層３１４が除去されるので、前記アラインキー３１６は陰刻形態であって、前記バッファ層３１２は前記アラインキー３１６を通じて露出される。前記アブレーションのためのレーザービームのエネルギー密度は、非晶質シリコン層の完全鎔融領域帯に対応するエネルギー密度より大きくて、約１μｍのＣＤ(Critical Distance)に対応するエネルギー密度より小さい。
第１サイズのレーザービームを半導体層に照射する場合、前記半導体層の鎔融領域は、第１サイズより大きい第２サイズがある。すなわち、前記第２サイズの境界は、前記第１サイズの境界を取り囲んで離隔されており、この時、両境界間の距離をＣＤで定義する。従って、アブレーション領域帯の多少大きいエネルギー密度のレーザービームを照射する場合、ＣＤは、約１μｍ以上の値を有することができる。
例えば、約５４９ｍＪ/pulseのエネルギー密度のレーザービームの照射により、望むアラインキーが製造できる。また、前記アラインキー３１６は、非表示領域ＶＩＩＩｂの４つの角部に、¬状のパターン構造に形成することができる。
¬状パターン構造以外にも、前記アラインキー３１６のパターン構造は、└、匚、己、□、＋、◇等のいろいろの形態に変更できる。
図５Ｃは、前記陰刻形態のアラインキー３１６を利用して、表示領域ＶＩＩＩａのアクティブ領域ＶＩＩＩｃだけを選択的に結晶化処理する段階である。
この段階では、前記図５で使用された結晶化装備を利用して、アクティブ領域ＶＩＩＩｃ上の非晶質シリコン層３１４を選択的に結晶化処理する段階であって、完全鎔融近接エネルギーを利用した結晶化工程または、完全鎔融領域帯のエネルギーを利用した側面固相結晶化させるＳＬＳ結晶化工程を利用することができる。
図５Ｄは、前記陰刻形態のアラインキー３１６を利用して、アクティブ領域ＶＩＩＩｃに位置する結晶質シリコンで構成された半導体層３１８を形成する段階である。
この段階では、図には提示してないが、感光性物質であるＰＲを塗布する段階と、一定パターンのマスクを配置して、前記ＰＲを露光、現像し、ＰＲパターンを形成する段階と、前記ＰＲパターンをマスクとして利用して露出された領域をエッチングする方法で半導体層３１８を形成し、この時、前述した陰刻形態のアラインキー３１６は、ＰＲパターンを形成するための露光工程で認識され、マスクの正確なアラインキーに利用される。
このように、本実施例では、アラインキーを基準に、非晶質シリコン層を結晶化する工程を提供することに応じて、別途のエッチング工程の追加なしに、非晶質シリコン層の結晶化装備を利用して、アラインキー形成部に高密度レーザーを照射する方法により、陰刻形態のアラインキーを制作することによって、結晶化工程だけではなく、後続のフォトエッチング工程用アラインキーとして兼用できるので、製造費用の節減、工程の単純化等により、生産収率が向上させることができる。
図６Ａ、図６Ｂは、本発明の実施例２によるアラインキーの拡大図である。図６Ａは、前記図５ＤのＩＸａ領域の拡大図であって、図６Ｂは、前記図６ＡのＩＸｂ-ＩＸｂ線に沿って、切断された断面を示した断面図である。
図６Ａは、非表示領域ＶＩＩＩｂに形成された非晶質シリコン層３１４には、相互に離隔されるように位置する多数のホール３１５が形成されており、前記多数のホール３１５は、全体的に、¬状パターン構造である。前記ホール３１５領域では、非晶質シリコン層３１４の下部に位置するバッファ層(前記図５Ｃの３１２)が露出されている。前記ホール３１５各々は、アラインキーパターン３１６ａを構成して、前記多数のアラインキーパターン３１６ａは、アラインキー３１６を構成する。前記アラインキー３１６の断層構造を図６Ｂを通じて察すると、バッファ層３１２の上部に、相互に離隔されるように位置する多数のホール３１５のある非晶質シリコン層３１４が形成されている。
前記ホール３１５の各々は、陰刻形態のアラインキーパターン３１６ａを構成して、多数のアラインキーパターン３１６ａは、１つのアラインキー３１６を構成する。
前記アラインキーパターン３１６ａの配置構造及びその数を図に提示した場合以外に、多様に変更できる。
図７は、前記図図５Ａないし図５Ｃの工程により製造されたアラインキーの平面写真の一例であって、ホールと対応した領域に位置する陰刻形態のアラインキーパターンと非晶質シリコン層間に、段差部で、明暗が異なる部分は、露光装備でパターンを認識する部分に当たる。このように、本実施例による陰刻形態のアラインキーは、露光装備で充分にパターン認識ができるパターン構造に当たる。
以下、パターニング工程のための露光工程で、本実施例による陰刻形態のアラインキーの認識方法の図を参照して詳しく説明する。
図８Ａ、図８Ｂは、本発明の実施例２による陰刻形態のアラインキーの認識方法の図である。図８Ａは、前記図５Ａないし図５Ｃの工程により製造されたアラインキーの認識過程を示した平面図であって、図８Ｂは、前記図８ＡのＸＩＩ-ＸＩＩ線に沿って、切断された断面に対応するアラインキーの認識結果を示しているグラフである。
図８Ａは、ホール状の多数のアラインキーパターン３３０ａが、相互に離隔するように配置された構造に、アラインキー３３０が構成されている。図面上で、アラインキーパターン３３０ａを経由する矢印３３２は、露光工程で、キー認識のためのスキャニング経由に当たる。
一般的に、露光機等の装備では、アラインキーの段差を認識して、位置を決定するが、光源から出る光をアラインキーに照射した後、反射された光を検出する。平面領域と段差領域との反射度は、相互に異なるので、これを認識することができる。
例えば、アラインキーパターン３３０ａの幅ｄ１を６０μｍ、隣接するアラインキーパターン３３０ａ間の距離ｄ２を４０μｍだと仮定した場合、図８に提示したグラフは、光源を利用してアラインキー部分をスキャニングし、段差のある部分で反射される光の強度が異なるように示されることを図である。ここで、ｙ軸は、検出された光の強度が異なることを示したものであって、ｘ軸は、光源がスキャニングする一次元的な距離を示したもので、ピーク(peak)とピーク間は、ポリシリコンが除去されたアラインキーパターンの内部のバッファの表面や隣接アラインキーパターン間のポリシリコンを示している。
本グラフ図でのように、本実施例による陰刻状のアラインキーパターン構造によると、露光装備で、キーを認識する工程が好ましく行われる。
図９Ａ、図９Ｂは、本発明の実施例２によるアラインキーを利用した結晶質シリコン層の製造工程を示した図であって、前記実施例２による陰刻形態のアラインキーを基準にした、結晶化工程及びフォトエッチング工程を中心に示した。
図９Ａは、アラインキー生成用マスクを利用してアラインキーを形成する工程の図であって、基板を移動させる移動ステージ４１０（moving stage)を備えており、移動ステージ４１０の上部には、表示領域ＸＩＩａと非表示領域ＸＩＩｂが定義されていて、非晶質シリコン層４１２が形成された基板４１４が配置されている。さらに、基板４１４と離隔された上部には、一定比率に、レーザービームの密度を調節するプロジェクトレンズ４３０が配置されており、プロジェクトレンズ４３０の上部には、マスクステージ４３２が配置されていて、マスクステージ４３２の上部には、アラインキー生成用パターン４３３があるアラインキー生成用マスク４３４が配置されており、アラインキー生成用マスク４３４の上部には、レーザービームを望む方向へと転換して、目的物に照射させるミラー(mirror)４３６が配置されている。
この段階で、非晶質シリコン層４１２に照射されるレーザーのエネルギー密度は、非晶質シリコン層４１２を完全鎔融させるエネルギー密度より大きい値であって、アブレーション反応により照射される非晶質シリコン層４１２を蒸発させる方法により除去することを特徴とする。また、前記エネルギー密度の最大値は、アラインキーのＣＤを１μｍ以内にする値から選択されることを特徴とする。
前記アラインキー生成用マスク４３４のパターン構造は、多様に変更できて、前記アラインキー生成用マスク４３４のアラインキー生成用パターン４３３を基板４１４の非表示領域ＸＩＩｂのどちらかの一角部と対応するように配置した後、対応するように位置する非晶質シリコン領域に、高密度レーザービームを照射して、該当非晶質シリコンを除去する方法により陰刻形態のアラインキー４１６を形成することを特徴とする。
この段階では、移動ステージ４１０を利用した基板４１４の移動により、基板４１４の他の３つの角部にも、順に、対応するように配置されアラインキー４１６を形成する。
本段階でのアラインキー生成のためのレーザー装備は、別途の結晶化装備を利用するのではなく、アクティブ領域の結晶化工程に利用されるレーザー装備が利用できるので、工程比率を減らせて、工程効率を高める。
また、本発明によるアラインキー４１６は、本図面の構造に限られるのではなく、結晶化工程及びフォトエッチング工程用アラインキーパターンで、適合なパターン構造だと、多様に変更することができる。
図９Ｂは、前記陰刻形態のアラインキー４１６を基準に、表示領域ＸＩＩａに定義された多数のアクティブ領域ＸＩＩｃだけを選択的に結晶化する段階であって、前記図９Ａと重複される部分の説明は簡略にして、特徴的な部分を中心に説明すると、基板４１４の４つの角部には、アラインキー４１６が各々形成されており、マスクステージ４３２の上部には、相互に離隔されるように位置して、一定パターンの第１領域ＸＩＩｄのある第２領域ＸＩＩｅが構成されたピクセルアレイ用マスク４４０が配置されている。例えば、前記第２領域ＸＩＩｅには、多数のスリットが構成されることができる。
本段階では、前記陰刻形態のアラインキー４１６を基準に、ピクセルアレイ用マスク４４０の第２領域ＸＩＩｅを、基板４１４のアクティブ領域ＸＩＩｃにアラインして、基板４１４のアクティブ領域ＸＩＩｃだけを選択的に結晶化することを特徴とする。
例えば、前記アクティブ領域ＸＩＩｃは、ＳＬＳ結晶化技術を利用して、結晶質シリコンが形成される。
このように、本実施例では、陰刻形態のアラインキーを基準に、選択位置に正確に結晶化が実施できるので、不均一な結晶化の特性を解消して、望む位置に、正確に結晶化領域が形成できて、グレインバウンダリーの位置制御を好ましくして、また、別途のエッチング工程なしに、完全鎔融領域帯のエネルギー密度より大きいエネルギー密度のレーザービームの照射を通じた段差の特性がある陰刻形態にアラインキーを形成するために、単純化された工程により、後続の工程であるフォトエッチング工程時、露光装備で、好ましく認識できるので、別途のエッチング工程を省略して、フォトエッチング工程用アラインキー製造工程が省略できる工程的長所がある。
以下、前述したピクセルアレイ用マスクのパターン構造の一例を、図を参照して詳しく説明する。
図１０Ａ、図１０Ｂは、前記図９Ｂの領域ＸＩＩＩの拡大平面図であって、第１マスク領域ＸＩＩｅの相互に異なる一例を示したものである。図１０Ａは、マルチスキャン(multi-scan)方式スリット部がある構造に関したものであって、図１０Ｂは、シングルスキャン(single-scan)方式２ブロック(two-block)構造のスリット部がある構造に関したものである。
図１０Ａのマルチスキャン方式のスリット部構造は、ピクセルアレイ用マスクの第１領域ＸＩＩｄに、多数のスリット４４２が一方向へと、相互に一定間隔離隔されるように多数形成された構造であって、マルチスキャン方式によりスキャンする工程用マスクであり、図１０Ｂのシングルスキャン方式の２ブロック構造は、第１ブロック４５０、第２ブロック４５２とに区分されて、第１ブロック４５０の第１スリット４５４と、第２ブロック４５２の第２スリット４５６が交互するように分布した構造であり、１度のスキャンでも２度のスキャンの効果を得る。
図１１は、本発明の実施例による結晶質シリコンの製造方法を段階別に示した工程のフローチャートである。
ＳＴ１では、結晶化工程用マスクを制作する工程であって、より詳しくは、
基板の非表示領域に、アラインキーを形成するためのアラインキー生成用マスクと、アラインキーを基準に、アクティブ領域だけを選択的に結晶化するためのピクセルアレイ用マスクを制作する段階である。さらに、駆動回路部用マスクの制作工程を含むことができて、一例として、駆動回路部用マスクは、ピクセルアレイ用マスクとは異なるように、既存の結晶化工程用マスク構造が適用できる。
例えば、前記アラインキー生成用マスクのアラインキーパターンは、相互に離隔して配置された多数の四角のパターンが、全体的に¬状を構成する構造から選択される。そして、ピクセルアレイ用マスクには、基板のアクティブ領域と対応した領域から結晶化パターン構造を選択的に有する。
ＳＴ２では、前記アラインキー生成用マスクを、基板のどちらかの一角部に配置した後、完全鎔融領域帯のエネルギー密度より大きいエネルギー密度のレーザービームの照射を通じたアブレーション反応により、前記マスクと対応した基板上の非晶質シリコン層を蒸発させる方法により除去する段階である。この段階を通じては、陰刻形態のアラインキーが形成される。
ＳＴ３では、前記陰刻形態で、基板面と段差を形成するアラインキーを基準に、ピクセルアレイ領域に、ピクセルアレイ用マスクを配置して、前記ピクセルアレイ用マスクの結晶化パターンと対応した基板領域を選択的に結晶化処理して、前記結晶化処理された基板領域をアクティブ領域で定義する段階である。
本段階では、アラインキーを基準に、ピクセルアレイ用マスクを配置した後、ピクセルアレイ領域で、必要な領域だけを選択的に結晶化処理するので、結晶化の特性を改善して、グレインバウンダリーの位置制御が好ましく、画面表示領域が結晶化処理されることを防いで、結晶化処理によるバッファ層または、ベース基板の表面の損傷による画面の染み現象を防ぐことができる。
前記ピクセルアレイ領域の結晶化段階では、シリコン物質を完全鎔融させるエネルギー密度のレーザービームの照射により、側面固相結晶化させるＳＬＳ結晶化技術が利用できる。
また、本段階では、前述したアラインキーを基準に、駆動回路部用マスクを配置した後、ピクセルアレイ領域の周辺部を構成する駆動回路部の非晶質シリコン層を結晶化する段階を含むことによって、スイッチング素子の素子の特性に頼る駆動回路部の特性上、アラインキーを基準に、マスクを配置した後、結晶化工程を行うので、グレインバウンダリーの位置制御が好ましく、素子の特性が向上されたスイッチング素子が提供できる工程的長所がある。
ＳＴ４では、前記陰刻形態のアラインキーを基準に、結晶化処理された基板を、フォトエッチング工程を行って、スイッチング素子用半導体層にパターニングする段階である。
前記フォトエッチング工程は、結晶化処理された基板上に、感光性物質であるＰＲを塗布する段階と、露光、現像段階を行い、一定パターンのＰＲパターンを形成する段階と、ＰＲパターンをマスクとして利用して露出された基板領域をエッチング処理する段階を含む。
前述した露光段階では、一定パターンのマスクを配置した後、露光装備を利用して露光処理する段階が含まれるが、この時、マスクは、基板に形成されたアラインキーを基準に配置される。既存には、フォトエッチング工程で、予め、基板にアラインキーを形成して、予め形成されたアラインキーを基準に、ＰＲを露光させる方法を利用したが、本実施例では、別途のフォトエッチング工程用アラインキーの製造工程を省略して、結晶化工程により形成された陰刻形態のアラインキーを兼用することができるので、工程効率を高める。
図１２は、本発明の実施例による結晶質シリコンで構成されたスイッチング素子の断面図であって、前記図１１による製造工程により形成された半導体層を含むスイッチング素子に関する。
図示したように、基板６１０上に、バッファ層６１２が形成されており、バッファ層６１２の上部には、結晶質シリコン物質で構成されて、活性領域ＸＶａと、活性領域ＸＶａの両周辺部を構成するソース領域ＸＶｂ及びドレイン領域ＸＶｃとで構成された半導体層６１４が形成されていて、半導体層６１４の上部の活性領域ＸＶａには、ゲート絶縁膜６１６及びゲート電極６１８が、順に形成されており、ゲート電極６１８を覆う基板全面には、前記ソース領域ＸＶｂ及びドレイン領域ＸＶｃを一部露出させる第１コンタクトホール６２０、第２コンタクトホール６２２のある層間絶縁膜６２４が形成されていて、層間絶縁膜６２４の上部には、第１コンタクトホール６２０、第２コンタクトホール６２２を通じて、半導体層６１４のソース領域ＸＶｂ及びドレイン領域ＸＢｃと接触するソース電極６２６及びドレイン電極６２８が形成されており、ソース電極６２６及びドレイン電極６２８を覆う基板全面には、保護層６３０が形成されている。
前記半導体層６１４のソース領域ＸＶｂ及びドレイン領域ＸＶｃは、ｎ型またはｐ型イオンでドピング処理された領域に対応する。
前記半導体層６１４を構成する結晶質シリコン物質は、前記実施例３ないし実施例５による陰刻形態のアラインキーを利用する非晶質シリコン層の結晶化工程により形成された結晶質シリコン物質に対応し、例えば、ＳＬＳ結晶化技術を利用した単結晶シリコン物質で構成できる。
前記半導体層６１４、ゲート電極６１８、ソース電極６２６及びドレイン電極６２８はスイッチング素子Ｔを構成し、前記スイッチング素子Ｔは、駆動回路部用スイッチング素子またはピクセルアレイ部スイッチング素子に対応する。
実質的に、前記スイッチング素子Ｔは薄膜トランジスタＴに対応する。
本発明は、前記実施例等に限らず、本発明の趣旨に反しない限度内で、多様に変更して実施することができる。
側面固相結晶化時、使用されるマスクのパターンを示した平面図である。 図１Ａのマスクパターンにより結晶化されたシリコンを示した平面図である。 側面固相結晶化法により結晶化されたシリコンの一部を示した平面図である。 本発明の実施例１による結晶質シリコンの製造工程を段階別に示した平面図である。 図３Ａに続く工程を示す図である。 図３Ｂに続く工程を示す図である。 前記図３ＣのＩＶａ領域の拡大図である。 前記図４ＡのＩＶｂ-ＩＶｂ線に沿って、切断された断面を示したアラインキーの断面図である。 本発明の実施例２による結晶質シリコンの製造工程を段階別に示した平面図である。 図５Ａに続く工程を示す図である。 図５Ｂに続く工程を示す図である。 図５Ｃに続く工程を示す図である。 前記図５Ｄの領域ＩＸａの拡大図である。 前記図６ＡのＩＸｂ-ＩＸｂ線に沿って、切断された断面の断面図である。 前記図５Ａないし図５Ｃの工程により製造されたアラインキーの平面写真の一例である。 前記図５Ａないし図５Ｃの工程により製造されたアラインキーの認識過程を示した平面図である。 前記図８ＡのＸＩＩ-ＸＩＩ線に沿って、切断された断面に対応するアラインキーの認識結果を示したグラフである。 本発明の実施例２によるアラインキーを利用した結晶質シリコンの製造工程を示した図である。 図９Ａに続く工程を示す図である。 前記図９ＢのＸＩＩＩ領域の拡大平面図であって、第１マスク領域ＸＩＩｅの一例を示した図である。 前記図９ＢのＸＩＩＩ領域の拡大平面図であって、第１マスク領域ＸＩＩｅのまた他の一例を示した図である。 本発明の実施例による結晶質シリコンの製造方法を段階別に示した工程フローチャートである。 本発明の実施例による結晶質シリコン物質で構成されたスイッチング素子の断面図である。
符号の説明
３１４：非晶質シリコン層
３１６：アラインキー
ＶＩＩＩｂ：アクティブ領域

Claims (35)

  1. 第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と；
    前記基板の上部に、非晶質シリコンの半導体層を形成する段階と；
    前記第２領域の半導体層にレーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と；
    前記少なくとも１つの陰刻形態のアラインキーを基準に、前記第１領域の半導体層を結晶化する段階を含む結晶質シリコン層の形成方法。
  2. 前記レーザービームは、前記半導体層が、蒸発により除去されるアブレーシ
    ョン領域帯に対応するエネルギー密度を有することを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  3. 前記レーザービームは、第１エネルギー密度を有し、前記第１エネルギー密度は、前記半導体層が完全に鎔融される完全鎔融領域帯に対応する第２エネルギー密度より大きく、前記第１エネルギー密度は、前記レーザービームの境界から前記少なくとも１つのアラインキーの境界までの距離であるＣＤが約１μmである第３エネルギー密度より小さいことを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  4. 前記半導体層を結晶化する段階は、結晶質シリコンで構成されるスイッチング素子用アクティブ層が選択的に形成されることを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  5. 前記少なくとも１つのアラインキーは、前記第２領域の基板の角部に各々形成されることを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  6. 前記基板と前記半導体層との間にバッファ層を形成する段階をさらに含むことを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  7. 前記基板は、前記少なくとも１つのアラインキーを通じて露出されることを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  8. 前記少なくとも１つのアラインキーは、相互に離隔される多数の陰刻形態のアラインキーパターンで構成されることを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  9. 前記少なくとも１つのアラインキーの形成段階と、前記半導体層の結晶化段階は、同じレーザー装置を利用することを特徴とする請求項１に記載の結晶質シリコン層の形成方法。
  10. 第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と；
    前記基板の上部に、非晶質シリコン半導体層を形成する段階と；
    前記第２領域の半導体層にレーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と；
    前記少なくとも１つの陰刻形態のアラインキーを利用して、前記第１領域の半導体層を結晶化する段階と；
    前記少なくとも１つのアラインキーを利用して前記第１領域の半導体層をパターニングすることによって、結晶質シリコンで構成されたアクティブ層を形成する段階を含むスイッチング素子用アクティブ層の形成方法。
  11. 前記半導体層をパターニングする段階は、前記少なくとも１つのアラインキーをスキャニングする方式で認識する露光段階を含むことを特徴とする請求項１０に記載のスイッチング素子用アクティブ層の形成方法。
  12. 第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と；
    前記基板上に、非晶質シリコンで構成される半導体層を形成する段階と；
    第１マスクを利用して、前記第２領域上の半導体層にレーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と；
    前記少なくとも１つのアラインキーと第２マスクを利用して、前記第１領域上の半導体層を結晶化する段階を含む結晶質シリコン層の形成方法。
  13. 前記第１マスクは、相互に離隔されて、各々四角刑状の多数の透過領域を含むことを特徴とする請求項１２に記載の結晶質シリコン層の形成方法。
  14. 前記基板と半導体層との間にバッファ層を形成する段階をさらに含むことを特徴とする請求項１２に記載の結晶質シリコン層の形成方法。
  15. 前記基板は、前記少なくとも１つのアラインキーを通じて露出されることを特徴とする請求項１２に記載の結晶質シリコン層の形成方法。
  16. 前記少なくとも１つのアラインキーは、前記第２領域の基板の角部に各々形成されることを特徴とする請求項１２に記載の結晶質シリコン層の形成方法。
  17. 前記第２マスクは、前記レーザービームを遮断する第１マスク領域と、前記レーザービームを透過する第２マスク領域とで構成されることを特徴とする請求項１２に記載の結晶質シリコン層の形成方法。
  18. 前記第２マスク領域は、相互に離隔されて、一方向へと配置された多数のスリットを含むことを特徴とする請求項１７に記載の結晶質シリコン層の形成方法。
  19. 前記多数のスリットは、第１スリットと、前記第１スリットと交互に配置された第２スリットを含むことを特徴とする請求項１８に記載の結晶質シリコン層の形成方法。
  20. 前記少なくとも１つのアラインキーを形成する段階と、前記半導体層を結晶化する段階は、前記基板を移動させる移動ステージと、前記レーザービームをフォーカシング(focusing)するプロジェクションレンズと、前記第１マスク及び第２マスクのうちの１つが配置されるマスクステージと、前記レーザービームの方向を変えるミラーを含む同じレーザー装置を利用することを特徴とする請求項１２に記載の結晶質シリコン層の形成方法。
  21. 第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と；
    前記基板上に、非晶質シリコンで構成される半導体層を形成する段階と；
    第１マスクを利用して、前記第２領域の半導体層にレーザービームを照射して、少なくとも１つの陰刻形態のアラインキーを形成する段階と；
    前記少なくとも１つのアラインキーと第２マスクを利用して、前記第１領域の半導体層を結晶化する段階と；
    前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層をパターニングすることによって、結晶質シリコンで構成されるアクティブ層を形成する段階を含むスイッチング素子用アクティブ層の形成方法。
  22. 前記半導体層をパターニングする段階は、前記少なくとも１つのアラインキーをスキャニングする方式で認識する露光段階を含むことを特徴とする請求項２１に記載のスイッチング素子用アクティブ層の形成方法。
  23. 前記レーザービームは、前記半導体層が蒸発により除去されるアブレーション領域帯に対応するエネルギー密度を有することを特徴とする請求項２２に記載のスイッチング素子用アクティブ層の形成方法。
  24. 前記レーザービームは第１エネルギー密度を有し、前記第１エネルギー密度は、前記半導体層が完全に鎔融される完全鎔融領域帯に対応する第２エネルギー密度より大きく、前記第１エネルギー密度は、前記レーザービームの境界から前記少なくとも１つのアラインキーの境界までの距離であるＣＤが約１μmである第３エネルギー密度より小さいことを特徴とする請求項２１に記載のスイッチング素子用アクティブ層の形成方法。
  25. 第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と；
    前記基板の上部に、非晶質シリコン半導体層を形成する段階と；
    前記第２領域の半導体層にレーザービームを照射して、前記少なくとも１つの陰刻形態のアラインキーを形成する段階と；
    前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層を結晶化する段階と；
    前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層をパターニングすることによって、結晶質シリコンで構成された活性領域と、前記活性領域の両周辺部を構成するソース領域及びドレイン領域を含むアクティブ層を形成する段階と；
    前記アクティブ層の上部に、ゲート絶縁膜を形成する段階と；
    前記ゲート絶縁膜の上部に、ゲート電極を形成する段階と；
    前記ゲート電極の上部に、各々前記ソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールのある層間絶縁膜を形成する段階と；
    前記層間絶縁膜の上部に、前記第１コンタクトホール及び第２コンタクトホールを通じて、前記ソース領域及びドレイン領域に、各々連結されるソース電極及びドレイン電極を形成する段階を含むスイッチング素子の製造方法。
  26. 前記半導体層と基板との間にバッファ層を形成する段階をさらに含むことを特徴とする請求項２５に記載のスイッチング素子の製造方法。
  27. 前記ソース電極及びドレイン電極の上部に保護層を形成する段階をさらに含むことを特徴とする請求項２５に記載のスイッチング素子の製造方法。
  28. 前記ソース領域及びドレイン領域は、ｎ型またはｐ型の不純物でドピングされたことを特徴とする請求項２５に記載のスイッチング素子の製造方法。
  29. 前記アクティブ層、ゲート電極、ソース電極及びドレイン電極は、実質的に薄膜トランジスタを構成することを特徴とする請求項２５に記載のスイッチング素子の製造方法。
  30. 第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板を備える段階と；
    前記基板の上部に、非晶質シリコンの半導体層を形成する段階と；
    前記第２領域の半導体層をアブレーションして、少なくとも１つの陰刻形態のアラインキーを形成する段階と；
    前記少なくとも１つのアラインキーを利用して、前記第１領域の半導体層を結晶化する段階を含む多結晶シリコン半導体層の形成方法。
  31. 前記半導体層をアブレーションする段階は、前記第２領域にある半導体層に、第１エネルギー密度のレーザービームを照射する段階を含むことを特徴とする請求項３０に記載の多結晶シリコン半導体層の形成方法。
  32. 前記第１エネルギー密度は、前記半導体層が、完全に鎔融される完全鎔融領域帯に対応する第２エネルギー密度より大きくて、前記レーザービームの境界から、前記少なくとも１つのアラインキーの境界までの距離であるＣＤが、約１μmである第３エネルギー密度より小さいことを特徴とする請求項３１に記載の多結晶シリコン半導体層の形成方法。
  33. 前記少なくとも１つのアラインキーは、前記基板に対して、段差のあることを特徴とする請求項３０に記載の多結晶シリコン半導体層の形成方法。
  34. 第１領域と、前記第１領域の周辺部に位置する第２領域が定義された基板と；
    前記基板の上部の第２領域に形成された少なくとも１つの陰刻形態のアラインキーと；
    前記第１領域に結晶質シリコンで形成された活性領域と、前記活性領域の両周辺部を構成するソース領域及びドレイン領域を含むアクティブ層と；
    前記アクティブ層の上部に形成されたゲート絶縁膜と；
    前記ゲート絶縁膜の上部に形成されたゲート電極と；
    前記ゲート電極の上部に形成された、各々前記ソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールのある層間絶縁膜と；
    前記層間絶縁膜の上部に形成された前記第１コンタクトホール及び第２コンタクトホールを通じて、前記ソース領域及びドレイン領域とに、各々連結されるソース電極及びドレイン電極を形成する段階を含むスイッチング素子。
  35. 前記アクティブ層は、前記少なくとも１つのアラインキーに整列されることを特徴とする請求項３４に記載のスイッチング素子。
JP2004189372A 2003-09-24 2004-06-28 多結晶シリコン層の製造方法及びこれを利用したスイッチング素子 Pending JP2005101530A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030066130A KR100573225B1 (ko) 2003-09-24 2003-09-24 비정질 실리콘층의 결정화 방법

Publications (1)

Publication Number Publication Date
JP2005101530A true JP2005101530A (ja) 2005-04-14

Family

ID=34309510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004189372A Pending JP2005101530A (ja) 2003-09-24 2004-06-28 多結晶シリコン層の製造方法及びこれを利用したスイッチング素子

Country Status (6)

Country Link
US (1) US7205203B2 (ja)
JP (1) JP2005101530A (ja)
KR (1) KR100573225B1 (ja)
CN (1) CN100343954C (ja)
DE (1) DE102004031441B4 (ja)
TW (1) TWI259541B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120010841A (ko) * 2010-07-27 2012-02-06 삼성모바일디스플레이주식회사 표시 장치 제조 방법
JPWO2016170571A1 (ja) * 2015-04-20 2018-02-22 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法及び表示パネル
KR20190043491A (ko) * 2017-10-18 2019-04-26 한양대학교 산학협력단 막 및 멀티레벨 소자
US10978561B2 (en) 2017-10-18 2021-04-13 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265897A (ja) * 2003-01-20 2004-09-24 Sharp Corp 結晶化半導体素子およびその製造方法ならびに結晶化装置
KR100546711B1 (ko) * 2003-08-18 2006-01-26 엘지.필립스 엘시디 주식회사 레이저 조사 장치 및 이를 이용한 실리콘 결정화 방법
US7528021B2 (en) * 2004-09-16 2009-05-05 Samsung Electronics Co., Ltd. Thin film transistor array panel and method of manufacturing the same
KR100717805B1 (ko) * 2006-06-16 2007-05-11 삼성에스디아이 주식회사 증착 마스크 조립체
US7749907B2 (en) * 2006-08-25 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5205042B2 (ja) * 2006-12-20 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101372036B1 (ko) * 2007-01-18 2014-03-10 엘지전자 주식회사 노광용 기준 마크를 형성하는 장치
JP2011135060A (ja) * 2009-11-26 2011-07-07 Sumitomo Chemical Co Ltd 半導体基板及び半導体基板の製造方法
CN102221792A (zh) * 2010-04-13 2011-10-19 中芯国际集成电路制造(上海)有限公司 在半导体光刻工艺中进行的对准方法
EP2387081B1 (en) * 2010-05-11 2015-09-30 Samsung Electronics Co., Ltd. Semiconductor light emitting device and method for fabricating the same
KR101135537B1 (ko) * 2010-07-16 2012-04-13 삼성모바일디스플레이주식회사 레이저 조사 장치
TWI447492B (zh) * 2011-07-29 2014-08-01 Au Optronics Corp 顯示面板
CN103037048A (zh) * 2012-12-29 2013-04-10 苏州市智诚光学科技有限公司 一种触感式手机盖板玻璃
CN105870198B (zh) 2016-05-11 2020-03-31 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置
KR102610026B1 (ko) * 2016-06-30 2023-12-06 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124136A (ja) * 2001-10-10 2003-04-25 Hitachi Ltd レーザアニール方法およびレーザアニール装置並びにｔｆｔ基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3236596B2 (ja) * 1991-03-19 2001-12-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001023918A (ja) * 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
JP3344418B2 (ja) 2000-11-10 2002-11-11 松下電器産業株式会社 露光装置、半導体薄膜、薄膜トランジスタ、液晶表示装置、ｅｌ表示装置およびその製造方法
US20020060322A1 (en) * 2000-11-20 2002-05-23 Hiroshi Tanabe Thin film transistor having high mobility and high on-current and method for manufacturing the same
US6656815B2 (en) * 2001-04-04 2003-12-02 International Business Machines Corporation Process for implanting a deep subcollector with self-aligned photo registration marks
TW487958B (en) * 2001-06-07 2002-05-21 Ind Tech Res Inst Manufacturing method of thin film transistor panel
KR100808466B1 (ko) * 2001-07-30 2008-03-03 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
JP4519400B2 (ja) 2001-12-27 2010-08-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003267862A (ja) * 2002-03-13 2003-09-25 Jo Cosmetics Kk 殺菌剤組成物

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124136A (ja) * 2001-10-10 2003-04-25 Hitachi Ltd レーザアニール方法およびレーザアニール装置並びにｔｆｔ基板

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120010841A (ko) * 2010-07-27 2012-02-06 삼성모바일디스플레이주식회사 표시 장치 제조 방법
KR101698511B1 (ko) 2010-07-27 2017-01-23 삼성디스플레이 주식회사 표시 장치 제조 방법
JPWO2016170571A1 (ja) * 2015-04-20 2018-02-22 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法及び表示パネル
KR20190043491A (ko) * 2017-10-18 2019-04-26 한양대학교 산학협력단 막 및 멀티레벨 소자
KR102196005B1 (ko) * 2017-10-18 2020-12-30 한양대학교 산학협력단 막 및 멀티레벨 소자
US10978561B2 (en) 2017-10-18 2021-04-13 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element
US10985247B2 (en) 2017-10-18 2021-04-20 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element
US10991831B2 (en) 2017-10-18 2021-04-27 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element

Also Published As

Publication number Publication date
DE102004031441B4 (de) 2010-08-19
CN100343954C (zh) 2007-10-17
TWI259541B (en) 2006-08-01
US20050064675A1 (en) 2005-03-24
US7205203B2 (en) 2007-04-17
KR100573225B1 (ko) 2006-04-24
DE102004031441A1 (de) 2005-05-04
CN1601700A (zh) 2005-03-30
TW200512844A (en) 2005-04-01
KR20050029877A (ko) 2005-03-29

Similar Documents

Publication Publication Date Title
JP4211967B2 (ja) マスクを利用したシリコンの結晶化方法
JP4403599B2 (ja) 半導体薄膜の結晶化方法、レーザ照射装置、薄膜トランジスタの製造方法及び表示装置の製造方法
JP2005101530A (ja) 多結晶シリコン層の製造方法及びこれを利用したスイッチング素子
US7015123B2 (en) Amorphous silicon crystallization method
KR100510934B1 (ko) 박막 트랜지스터 및 그 제조 방법
US8207050B2 (en) Laser mask and crystallization method using the same
JP4336246B2 (ja) 多結晶シリコンの製造方法
KR100816344B1 (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
KR100496139B1 (ko) 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법
JP4536345B2 (ja) 多結晶化用マスク及びこれを利用した薄膜トランジスタの製造方法
KR100303138B1 (ko) 실리콘박막을결정화하는방법과이를이용한박막트랜지스터제조방법
JP4237278B2 (ja) 核生成サイトを用いたシリコン単結晶の形成方法
JP2010034366A (ja) 半導体処理装置および半導体処理方法
JP2006504262A (ja) 多結晶化方法、多結晶シリコン薄膜トランジスタの製造方法、及びそのためのレーザー照射装置
KR100508001B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR100611040B1 (ko) 레이저 열처리 장치
JP2003077834A (ja) 結晶化半導体膜の形成方法およびその製造装置と薄膜トランジスタの製造方法およびそれらを用いた表示装置
KR100833956B1 (ko) 비정질 실리콘 결정화용 광학 마스크
JPH0566422A (ja) 液晶表示装置の製造方法及びセンサの製造方法
JP2006054223A (ja) 半導体薄膜の結晶化方法、結晶化された半導体薄膜を有する基板、そして半導体薄膜の結晶化装置
JP2005175257A (ja) 結晶性膜の製造方法
JP2011082545A (ja) 熱処理装置、熱処理方法、半導体装置の製造方法および表示装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080509

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090619

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090727

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090814