JP2005100471A - スーパースケーラマイクロプロセサに於て命令をリタイアさせるシステム及び方法 - Google Patents

スーパースケーラマイクロプロセサに於て命令をリタイアさせるシステム及び方法 Download PDF

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Abstract

【課題】 高速でコンパクトなスーパースケーラマイクロプロセッサを実現する。
【解決手段】 １つ以上の各命令に同時にアドレスを付与するスーパースカラーレジスタリネーミング回路と、命令をプログラム順序外で実行する複数の機能ユニットと、命令の実行結果をストアするバッファであって、各命令に付与されたアドレスが、実行結果をストアするバッファ内の位置を示すバッファと、リタイアされた命令の実行結果を提供するように参照される複数のアレイ位置を含むレジスタアレイと、実行された命令がリタイア可能か否かを決定するリタイアメント制御ブロックと、リタイア可能な命令群の各命令の実行結果をレジスタアレイ内のアレイ位置に同時に関連付けてリタイア可能な命令群を同時にリタイアさせる命令リタイアメントユニットを備えた１つ以上の命令をプログラム順序外で実行するように構成したものである。
【選択図】 図１

Description

本発明はスーパースケーラマイクロプロセサに関する。
関連ある特許申請
下記のものは、所有権を同じくし、係属中の特許申請である:
＊スパースケーラーRISC命令スケジューリング」、出願番号07/260,719、1991年3月31日に申請(Attorney Docket No.SPO35);
＊「高性能RISCマイクロプロセサアーキテクチャ」、出願番号07/817,810、1992年1月8日申請(Attorney Docket No.SPO15)。
上記特許申請の明細書は、参考文献として本申請に含める。
マイクロプロセサを基礎にしたシステムの性能を向上させるひとつの方法は、パイプラインと呼ばれる技術を用いて異なる命令のステップを重複させることである。パイプライン動作において、命令実行(取り出し、デコード、実行等)の多くのステップが、パイプライン・ステージと呼ばれる独立したユニットで行われる。ステップは多くのパイプライン・ステージで並列に行われるので、プロセサは一時に２つ以上の命令を取り扱うことができる。
パイプラインの結果、プロセサを基礎にしたシステムは、典型的に、クロックサイクル当り２つ以上の命令を実行することができる。
この方法によって命令実行速度がクロック速度を越えることが可能になる。１クロックサイクル当り多くの独立した命令を発したり、その実行を始めるプロセサはスーパースケーラープロセサとして知られている。
スーパースケーラープロセサは、１つの命令当りの平均サイクル数を通常のパイプラインシステムよりさらに減少さすことが可能である。
スーパースケーラーシステムではハードウェアは、１つのクロックサイクル中に独立した少数の命令を実行することが可能である。データ従属性、手続き従属性、又は資源に関する不一致がないかぎり１つのクロックサイクル中に複数の命令を実行することが可能である。そのような従属性又は不一致があるときには、命令列のうち最初のもののみが実行可能となる。その結果、スーパースケーラーアーキテクチャの複数の機能ユニットを十分に活用できなくなる。
スーパースケーラーアーキテクチャをより有効に用いるため、プロセサ設計者はプロセサ先読み機能を充実させてきた;それは、即時に実行可能な独立した命令を探し出すため、現実行ポイントより先の命令を検査するプロセサの機能である。例えば、もし命令従属性又は資源における不一致のため命令実行が抑止されている場合には、先読み機能を持ったプロセサは現在の命令より先を見、独立した命令を見つけ、それを実行することが可能である。
その結果、より有効なプロセサは、命令を実行する際、命令を取り出す順序より、命令を実行する順序により大きな重点を置くのである。さらにその結果、命令は順不同に実行される。
スーパースケーラープロセサに関するさらに詳しい議論には、ジョンソン(Johnson) 、スーパ−スケーラーマイクロプロセサ設計（Superscalar Microprocessor Design)、Prentice Ha11,1nc.(1991)を参照のこと。
命令の実行が中断されたり変更されたりして、その命令の実行が正しい順序で再開されなくてはならないような状況がある。そのような２つの状況を以下に述べる。
第１の状況では、多くのプロセサ設計では、先読み動作中に、現在行っている命令実行に続いてプログラムが行うだろうブランチを予測する予測方式を採用している。これらのシステムでは、先読み動作の結果として取り出され、実行される命令は、予測したコードのブランチからの命令である。選択されたブランチは正しく予測され例外は起こらないという仮定の下に命令を取り出し、発することにより高い命令処理速度が達成される。憶測命令実行として知られるこの方式は、命令実行をそれ以前の命令の完了を待たずに行うことを可能にする。言い換えれば、ブランチターゲット命令ストリームの実行が、条件付きブランチがとられるかどうかを決定する以前に開始されるのである。
ブランチの決定はときには間違いをおこすため、プロセサには、予測で実行された命令の効果をキャンセルする回復機構が必要となる。プロセサには、正しい命令列を再確立するリスタート機構もなくてはならない。
第２の状況では、順不同に完了することが例外を作ることを困難にする。例外は、命令をハードウエアのみで正しく実行できない場合にその命令によって作られる。これらの例外は、普通には割り込みによって処理され、ソフトウエアルーティーンがその状況を訂正する。一旦そのルーティーンが完了すれば、その例外が起きる以前のごとくプログラムの実行を続けるため、割り込まれたプログラムの実行をリスタートしなくてはならない。
プロセサは、プログラムを一時停止し、次に、命令実行を継続するよう記憶されている情報を持っている。この情報はプロセサの‘状態’として知られている。状態情報は特色として、プログラムカウンタ（PC）、割り込みアドレスレジスタ(IAR)、及びプログラムステータスレジスタ(PSR;program status register)を含む;PSRは、割り込み可能(interrupt enable ) 及び条件コード(condition codes) のようなステータスフラッグを含んでいる。
プログラムの命令が実行されるに従い、状態マシンはその命令に基づいて更新されていく。命令が停止され、しかも後でリスタートが必要なとき（即ち、上の２つの状況のうちの１つの場合）には、プロセサは実行をリスタートさせる方法に関する情報を求めるべく状態マシンに頼る。スーパースケーラープロセサでは、復元とリスタートが頻繁に行われるので、それらは高速でなされなくてはならない。
従来のいくつかのシステムでは、命令が順不同で行われるとき、マシンの状態も順不同で更新される(即ち、命令が実行されたのと同じ順序で)。したがって、プロセサが命令をリスタートするため後戻りすると、マシンの状態も、命令がもう一度開始できるような条件にマシンをするため‘後戻し’しなくてはならない。
従来のシステムを理解するためには、共通した用語を理解するのが有用である。イン−オーダ状態は、連続した一連の既に実行された命令から生じた、最新の命令結果割り当てからできている。順不同で完了しているが、それより以前の命令は完了していないような命令によって作られた割り当ては、この状態には含まれない。
ある命令が完了し、しかもそれ以前のすべての命令が完了しているときには、その命令の結果をイン−オーダ状態に記憶することが可能である。命令がイン−オーダ状態に記憶されたとき、マシンはそれより以前の命令からの結果にアクセスする必要はなく、その命令はリタイア（退役;retire)したと見倣される。
先読み状態は、最初の未完了の命令から始まり、完了及び未完了のすべての未来の割り当てからできている。完了した命令及び未完了の命令があるため、先読み状態には、実際のレジスタ値のほか保留レジスタ値も含まれている。
最後に、アーキテクチャ状態は、完了した命令の連続したストリング中の一番最近に完了した割り当ておよび各レジスタヘのすべての保留割り当てからできている。その後に現われ、順不同で実行される命令は、アーキテクチャ状態にアクセスし、もし命令を順序通り実行するなら、レジスタはどの状態にいるかということを決定しなくてはならない。
間違ったブランチ及び例外から回復するため従来のシステムで用いられるひとつの方法は、チェックポイント修復として知られている。チェックポイント修復では、プロセサは、いくつかの論理空間を提供するが、その内の１つのみが現命令実行に用いられる。他の論理空間は、実行における前のポイントに対応した、イン−オーダ状態のバックアップコピーを含んでいる。チェックポイントは、実行中に、現在のアーキテクチャ状態をバックアップ空間にコピーすることによって得られる。このとき、最も古いバックアップ状態は放棄される。チェックポイントは、イン−オーダ状態に達するまで、命令が実行されるごとに更新される。もし例外が発生すれば、以前のすべての命令が実行され、従ってチェックポイントがイン−オーダ状態に来ることになる。
必要なオーバヘッド量を最小限にするため、チェックポイントはすべての命令に対して行われない。例外が起きたときには、リスタートは、例外の時点に先立つチェックポイントされた状態の内容をロードし、続いて例外の時点まで順序通り命令を実行していくことによって行われる。ブランチ予測外れに対する回復に関しては、チェックポイントがすべてのブランチで行われ、命令実行を即座にリスタートできる正確な状態を含むようになっている。
チェックポイント修復の欠点は、論理空間に対し非常に大きな記憶容量を必要とすることである。この記憶のためのオーバーヘッドは、マイクロプロセサの貴重で限られた資源であるチップ面積をさらに必要とすることになる。
従来の他のシステムでは、新しい状態により無効にされた古い状態を記憶するヒストリバッファを用いている。このアーキテクチャでは、レジスタバッファはアーキテクチャ状態を含んでいる。ヒストリバッファは、ラースト−イン ファースト−アウト(LIFO)スタックで、先読み値によって無効にされたイン−オーダ状態の項目（即ち、新しい値により置き換えられた古い値）を含んでいる。それ故、ヒストリの名前がついている。
命令の宛先レジスタの現在値（デコードの前）はスタックに押し込まれる。スタックの底にある値は、それに付随した命令が既に完了していれば、廃棄される。例外が起これば、プロセサはデコーディングを一時中止し、他のすべての保留された命令が完了するまで待機し、レジスタファイルを適宜更新する。すべての値はついでLIFOの順にヒストリバッファからポップし、レジスダファイルに書き戻される。レジスタファイルは、例外の時点でのイン−オーダ状態にある。
ヒストリバッファ方式の欠点は、イン−オーダ状態を復元するのにいくつかのクロックサイクルが必要なことである。
従来の、さらに異なったシステムでは、例外及び予測外れの後リスタートするのに、リオーダバッファをファースト−イン ファースト−アウト(FIFO)待ち行列として用いている。リオーダバッファは先読み状態を含み、レジスタファイルはイン−オーダ状態を含む。これら2つは組み合わさってアーキテクチャ状態を決定することが可能である。命令がデコードされるとき、それはリオーダバッファの一番上のエントリを割り当てられる。命令が完了すると、その得られた値はその割り当てられたエントリに書き込まれる。その値がバッファの底に達したとき、もし例外がなければ、それはレジスタファイルに書き込まれる。底に達したとき命令が完了していなければ、命令が完了するまでリオーダバッファは先に進まない。例外が起きれば、リオーダバッファは廃棄され、イン−オーダ状態がアクセスされる。
この方式の欠点は、イン−オーダ及び先読み状態を組み合わせるために連想ルックアップを必要とすることである。さらに、連想ルックアップは、与えられたレジスタに対して２つ以上の割り当てがあれば、最も最近の割り当てを決定しなくてはならないため、単純明快というわけにはいかない。
このことにより、リオーダバッファは、より簡単な循環的にアドレスされるレジスタアレーではなく、真のFIFOとして実現されなくてはならない。
したがって、我々が必要とするものは、マシンの現状態を維持し、順不同に実行された命令の結果に基づいてシステムレジスタを更新するものである。これは最小限のチップ面積と電力を用いるもので、例外の時点までマシンの状態を素早く回復することを可能にするものでなくてはならない。さらに、システムは、レジスタの最も最近の値を得るため、連想ルックアップの複雑なステップを必要とすべきではない。
本発明のスーパースカラープロセッサは、命令グループの１つ以上の各命令に同時にユニークなアドレスを付与するスーパースカラーレジスタリネーミング回路と、命令をプログラム順序外で実行する複数の機能ユニットと、命令の実行結果をストアするバッファであって、各命令に付与されたユニークなアドレスが、実行結果をストアするバッファ内の位置を示すバッファと、リタイアされた命令の実行結果を提供するように参照される複数のアレイ位置を含むレジスタアレイと、実行された命令がリタイア可能か否かを決定するリタイアメント制御ブロックと、リタイア可能な命令群の各命令の実行結果をレジスタアレイ内のアレイ位置に同時に関連付けてリタイア可能な命令群を同時にリタイアさせる命令リタイアメントユニットを備えた命令グループから１つ以上の命令をプログラム順序外で実行するように構成されたことを特徴としている。
本発明は、順不同に実行された命令の結果は、それ以前の命令がすべて実行されるまで臨時バッファに記憶される。それ以前の命令がすべて実行され、それらの結果が順序通りレジスタアレーに記憶されると、当命令の結果がレジスタアレーに書き込まれ、その命令はリタイァしたと見倣される。
レジスタアレーにはマシンの現状態が含まれている。レジスタアレーのデータの完全性を維持するため、ある命令より以前のすべての命令の結果がデータアレーに書き込まれるまでその命令の結果は書き込まれない。このようにして、マシンの状態は順序通り更新され、例外及びブランチの予測外れのようを状況は素早くしかも効率的に処理される。
以下、本発明の実施の形態について説明する。
１．概要
本発明は、プログラムに対しては命令が元のプログラムの順序通り順番に実行されているようにみえるように、完了した命令をリタイアさせるシステム及び方法を提供する。本発明の方式は、順不同の命令の結果(プログラムの順序通り実行されていない命令の結果）をすべて、それ以前のすべての命令が例外なく宗了するまで、一時バッファに記憶することである。その後その結果は一時バッファから、公式な状態を表すレジスタアレーに転送される。
命令がリタイアするときには、それ以前のすべての命令は既に完了しており、リタイアする命令はその時点で正式に完了する。本発明の方式によって命令がリタイアするときには、マシンの状態は順序通り更新される。それ故、例外が起きると、順不同の実行は一時中止され、その例外より以前の未完了のすべての命令が実行されリタイアする。したがって、マシンの状態は、例外が起きた時点までアップデイトされる。例外が完了すると、例外の時点から順不同の実行が再開される。ブランチの予測外れが見っかると、そのブランチ以前のすべての命令が実行されリタイアする。マシンの状態は現状態を表し、マシンはその点からリスタートすることが可能である。不適切なブランチの命令から得た、一時バッファにあるすべての結果は無視される。正しいブランチからの新しい命令が実行されるに従い、それらの結果は、思惑的に実行した命令ストリームから得られたすべての結果をオーバライトして、一時バッファに書き込まれる。
２．環境
図１は、順不同命令を発することが可能な、スーパースケーラ命令実行ユニット(IEU;Instruction Execution Unit)のブロックダイアグラムである。図１において、汎用レジスタを持ち、多重ポートを持つ2つのレジスタファイル102A、102Bがある。各レジスタファイル102は、5つの読み込みポート及び2つの書き込みポートを提供する。書き込みポートのそれぞれはサイクル当り２つの書き込みが可能である。一般的に、レジスタファイル102Aは整数データのみを保持するが、レジスタファイル102Bはフローティングポイント及び整数データの双方を保持する。
機能ユニット104はプロセス機能を行うためである。この例では、機能ユニット104は3つの算術論理演算ユニット(ALU)104A 、１つのシフタ104B、フローティングポイントALU104C、及びフローティングポイント乗算器104Dである。フローティングポイントALU104C及びフローティングポイント乗算器104Dは、整数演算及びフローティングポイント演算の双方を実行することが可能である。
バイパスマルチプレクサ106は、どの機能ユニット104の出力もどの機能ユニット104の入力として用いられることを可能にする。この方式は、あるクロックサィクルで実行された命令の結果が、次のクロックサイクルで他の命令の実行に必要なときに用いられる。バイパスマルチプレクサ106を用いて、必要な結果を適切な機能ユニット104に直接入力することが可能となる。それらの結果を必要とする命令を同一クロックサイクルに発することができる。バイパスマルチプレクサ106がなければ、実行された命令の結果は、あるクロックサイクルで、レジスタファイル102に書き込まれ、そして次のクロックサイクルで機能ユニット104に出力されなければならない。このように、バイパスマルチプレクサ106がなければ、１つの完全なクロックサイクルが失われることになる。この方式は、フオアオーディングとしても知られているが、この分野で周知で、ヘネシー(Hennessy)等のコンピュータアーキテクチャ定量的方法(Computer Architecture a Quantitative Approach) 、Morgan Kaufmann Publishers(1990)ページ260-262に詳しく述べられている。
選択マルチプレクサ108は機能ユニット104からレジスタファイル102に書き込む結果を選択する手段を与える。
図２は、図１に示されたIEU用のIEU制御ロジック200のブロックダイアグラムを示す。IEU制御ロジック200は命令ウインドウ202を含んでいる。命令ウインドウ202は、IEU制御ロジック200が１クロックサイクル中に発する可能性のある命令を定義している。命令ウインドウ202は、命令バッファの底の2つの場所を表しているが、それは実行すべき命令を含んだFIFOレジスタである。この命令バッファは、命令FIFOとも呼ばれる。命令が完了すると、それらは底から放出され、新しい命令が上から落とされる。命令ウインドウ202の底の場所はバケット０と呼ばれ、命令ウインドウ202 の上部の場所はバケット１と呼ばれる。
バケット０の４つの命令がすべてリタイアしてしまうと、それらはバケット０から放出され、バケット１の命令がバケット０に落ち、４つの命令からなる新しいグループがバケット１に入る。命令ウインドウ202は、多くの方法で実現できる。そのひとつの方法は、所有権を同じくし、係属中の特許申請である「スパースケーラーRISC命令スケジューリング」(出願番号07/860,719;AttomeyDocketNo..SPO35/1397.0170000、1992年3月31日申請)に詳しく述べられている。上記特許申請の明細書は、参考文献として本申請に含める。
本件の例では命令ウインドウ202は８つの命令を含んでいる。それ故、IEU 制御ロジック200は、各クロックサイクルの間にそれら８つの中からできるだけ多くの数の命令を発しようとする。命令デコーディングはデコーダ203で行われる。命令デコーディングは、IEU制御ロジック200で中断なく継続して行われるプロセスである。命令は、従属性チェック(以下で述べる)並びその命令の発行及び実行の前にデコードされなくてはならない。
IEU制御ロジック200は、互いに関係し合う２つの機能を行うレジスタリネーミング回路204(RRC;register renaming circuitry)も含んでいる。第１の機能はデータ従属性チェックである。データ従属性チェックが完了すると、RRC204は、命令オペランドと結果の場所を記録するのに用いるタグを各命令に付ける。
RRC204の中にあるデータ従属性チェックロジックは、命令の従属性のチェックに用いられる。従属性をチェックするのに、データ従属性チェックロジックは、次の命令を実行する前に、ひとつまたはそれ以上のそれ以前の命令を実行しなくてはならないかどうかを決めるため、多くのレジスタファイルソース及び宛先アドレスを見る。さらに図３は命令ウインドウ202及び命令FIFOを示す。図３を参照して、命令10の多くのレジスタファイルソース及び宛先アドレス302が他の命令のソース及び宛先アドレスに対してチェックされなくてはならない。
図２に戻って、この例の命令ウインドウ202は８つの命令を含むことができるため、IEUは、スケジュールの目的で８つの命令を見ることができる。ソースレジスタアドレスのすべてをそれより以前の宛先アドレスと比べなくてはならない。もしある命令が、それ以前の命令の完了に従属していれば、これら２つの命令を順不同で行うことはできない。言い換えると、もし命令12が命令11の結果を必要とするなら、従属性が存在し、11は12の前に実行されなくてはならない。命令がロングワードの命令である場合には、従属性チェックの際特別の注意を要する。ロングワードの命令は２つのレジスタを占めるが、その命令の従属性をチェックする際には、その２つのレジスタ双方ともチェックしなくてはならない。
RRC204で行われるもうひとつの機能はタグ割り当てである。適切なタグ割り当ては、本発明の効果的な命令リタイアには極めて重要である。命令ウインドウ202のそれぞれの命令は、命令ウインドウ202中のその命令の位置及び上述したデータ従属性チェックの結果に基づいてタグが割り当てられる。各命令に割り当てられたタグは、その命令がリタイアするまでその命令の結果が一時バッファのどこに記憶されているかということ、及び、その命令が従属するすべてのそれ以前の命令が完了したかどうかを示している。タグ割り当て及び一時バッファについて一は以下に詳しく述べる。
IEU制御ロジック200が行う他の機能は、どの命令を発行してもよいかを決定することである。命令発行器208は、適切な機能ユニット104に命令を発し実行させる。RRC204内の回路は、命令ウインドウ202中のどの命令が命令発行ができる状態にあるかを決定し、命令発行器208にビットマップを送り、どの命令が命令発行のできる状態にあるかを示す。
命令デコードロジック203は、各命令に対する資源に関する要求事項を示している。発行器208も機能ユニット104から資源の入手可能性に関する情報を得る。この情報は発行器208によりスキャンされ、発行する命令が選択される。
命令発行器208は、マルチプレクサ210に制御信号209を出力し、機能ユニット104にどの命令を送るべきかを伝える。「命令発行器208は、さらに制御信号211をマルチプレクサ212に送り、それが、その命令の結果を受け取るレジスタを構成するための適切なレジスタアドレスをそのレジスタに送れるよう、そのマルチプレクサを構成する。機能ユニット104の状況によって、命令発行器208は、ひとつのクロックサイクルに複数の命令を発してもよい。
再び図１、図２に戻って、一旦命令が機能ユニット104に発行され、それによって実行されれば、レジスタファイル102A及び102Bはマシンの現状態を反映するよう更新されなくてはならない。例外又はブランチの予測外れのためマシンが‘後退し’実行をリスタートしなければならないときには、マシンの状態は、例外又はブランチの予測外れが起きたときの最新の状態を反映しなくてはならない。命令が、順不同で発せられ実行されたとしても、マシンの状態は、例外又はブランチングが起きたときの現状態を反映するか、それに戻れるかしなくてはならない。
本発明の命令リタイアメントユニット(IRU)は、命令があたかも順序通りに実行されたかのようにリタイアさせる。このように、マシンの状態は、順序通りに、完了した一連の命令中最も最近の命令の時点に更新される。
本発明は、例外又はブランチ予測外れのためリスタートが必要なとき、その時点までの現状態が、順不同の命令実行の効果を相殺するようレジスタファイルが再構築されるのを待つことなく回復可能になるよう、命令をリタイアさせ、マシンの状態を更新するユニークなシステムと方法を提供する。
３．実現法
図４は命令リタイアメントユニット400(IRU400と呼ぶ)の高水準ダイアグラムを示す。IRU400及びその機能は主にレジスタファイル102及びリタイアメント制御ブロック409(RCB;retirement control b1ock) に含まれている。図４に示すごとく、環境によって行われる機能も、適切な命令リタイアに極めて重要である。
図４を参照して、IRU400の動作を説明する。この出願のサブセクション２で述べたように、スーパースケーラープロセサの環境で実行される命令は順不同で実行され、そのような順不同に得られた結果はそれより以前のすべての命令の結果が順序通りに書き込まれるまでレジスタに書き込まれない。レジスタアレー404はマシンの順序通りの状態を表す。例外なしに完了したすべての命令で、しかもそれより以前の不完了の命令がないものの結果はレジスタアレー404に記憶される。いったん結果がレジスターアレイ404に記憶されると、それらの結果に対し責任のある命令は“リタイアされた”とみなされる。
もし命令が順不同で完了し、しかもそれ以前の命令で完了していないものがあれば、その命令の結果は一時バッファ403に一時的に記憶される。考慮中の命令より以前のすべての命令が実行され、それらの結果がレジスタアレー404に転送されてしまえば、その命令はリタイアすることができ、その結果は一時バッファ403よりレジスタアレー404に転送される。これがなされれば、命令はリタイアしたと見倣される。即ち、リタイアできる命令は、次の２つの条件が満足されるものである:(1)命令が完了している、(2)プログラムの順序でそれより以前に出てくる命令で実行されてないものがない。
もし実行された命令の結果がその後の命令に必要なときには、これらの結果は、それらが一時バッファ403にあろうが、レジスタアレー404にあろうが、適切な機能ユニット104で得られることができる。
図１、図２および図４を参照して、IRU400をより詳しく説明する。レジスタファイル102は、一時バッファ403、レジスタアレー404及び撰択ロジック408を含んでいる。２つの入力ポート110があり、それらは、結果を一時バッファ403及びレジスタアレー404に転送するのに用いられる。IEU制御ロジック200で生成された制御信号(ここに示されていない)は、選択マルチプレクサ108にある結果を、それらがレジスタファイル102に記憶される準備ができたとき、選択するのに用いられる。選択マルチプレクサ108はデータを多くの機能ユニットから入力し、このデータを入力ポート110上で多重化する。
本実施例の各レジスタファイル102への２つの入力ポート110は、同時に２つのレジスタ動作を行うことを可能にする。したがって、入力ポート110は、一時バッファ403に書き込まれるべき、２つの全レジスタ幅のデータ値を入力する。これは、１つのクロックサイクルで複数のレジスタの場所に書き込むことを可能にする。１つのクロックサイクルで複数のレジスタのアドレス場所に書き込む方法に関して以下に説明する。
図５（ａ）及び図５（ｂ）は一時バッファ403の割り当てを示す。図５（ａ）は命令ウインドウ202の構成を示し、図５（ｂ）は、一時バッファ403のデータ結果の順序づけの例を示す。前に述べたように、いつの時点でも最大８つの待機中の命令がある。各命令は、それが通常の長さかロングワードかによって、一時バッファ403の８つのレジスタ位置0-7の中ひとつまたは２つが必要である。
命令ウインドウ202にある８つの待機中の命令は４つのペアにグループ化される。バケット０及び１の第１の命令(即ち10及び14)は第１のペアである。11及び15等の他のペアも同様にして作られる。10の結果(10RD) はレジスタ位置０に記憶され、14の結果(14RD)はレジスタ位置１に記憶される。もし10がロングワードのエントリなら、ローワードの結果(ロングワードの命令の前半の結果)の10RDは、前と同じく位置０に記憶されるが、ハイワードの結果(IORD+1、命令の後半の結果)は位置1に記憶される。これは、14のローワードの結果は、一時メモリ403にスペースがないことを意味しており、したがって、この時点ではこの命令は発行されない。
タグはRRC204で生成され各命令に割り当てられる。それぞれのタグは、例えば、３ビットを持ち、命令の結果を一時バッファ403に書き込むアドレスを示す。これら３ビットは、命令ウインドー202にある命令の位置によって割り当てられる。表１はこれら３つのタグビットに対する代表的な割り当てを示している。
Figure 2005100471
 命令ウインドー202の各位置は、一時バッファ403に対応した位置をもつ。最下位のビットは、命令ウインドー202のその命令が出てきたバケットを示している。このビットは、命令が入っているバケットが変われば、異なって解釈される。例えば、バケット０の４つのすべての命令がリタイアすると、バケット１の命令がバケット０に落ちる。これが起きるとタグのLSB(最下位ビット) は前にはバケット１を示していたのが、今はバケット０を示すことになる。例えば表１で、LSB1はバケット１の命令を表している。これらの命令がバケット０に落ちると、そのLSBは変化せず、LSB1はバケット０を意味するようになる。タグは各命令をどう処理するかということに関する情報を持っている。
命令が実行されその結果が機能ユニットから出力されると、タグもそれに従う。各命令に付いたタグの３ビットは、その命令の結果が記憶されるレジスタの位置をただひとつ決定する。この概念について以下に詳しく述べる。一時書き込みブロック(ここには示されていない)は、機能ユニット104、命令の結果及びタグを見る。各機能ユニット104には1ビットがあり、それは結果が次のクロックサイクルでその機能ユニットから出力されるかどうかを表している。一時書き込みブロックは、次のクロックサイクルで得られるそれぞれの結果のタグを得る。一時書き込みブロックは、今から来る結果が一時バッファ403に記憶されるアドレス(タグに基づいて)を生成する。一時書き込みブロックは、その結果が機能ユニット104で準備できる次のクロツクサィクルでRRC204をへて一時バッファ403をアドレスする。
タグの第２の機能は、ある機能ユニット104の結果を機能ユニット104のオペランド入力に直接転送できないかどうかをチェックすることである。これは、機能ユニツト104が即座にレジスタ値を必要とするときに起きる。結果はレジスタアレー404又は一時バッファ403にも記憶することができる。
それに加えて、タグはIEUに、すぐ次のクロックサイクルに実行する命令に即座に用いられるよう、いつそれらの結果をバイパスマルチプレクサ106に直接返すかを示す。命令の結果は、バイパスマルチプレクサ106若しくはレジスタファィル102の一方か、又はその両者に送られてもよい。
順不同に実行されたすべての命令の結果は、まず一時バッファ403に記憶される。上述したように一時バッファ403には８つの記憶場所がある。この数は命令ウインドー202のサイズに対応している。上で議論した例において、命令ウインドー202には８つの場所があり、したがって最高８つまでの保留命令が存在する。その結果、最高８つまでの命令結果を一時バッファ403に記憶する必要があるかもしれない。
もし命令が順序通り完了すれば、即ち、それ以前のすべての命令が既に完了し、その結果がレジスタアレー404に書き込まれていれば、その命令の結果も直接レジスタアレー404に書き込むことができる。RCB409は結果がレジスタアレー404に直接行くことができるかどうかを知っている。この状況では、RCB409は、レジスタアレー404に対して書き込み動作を可能にする外部書き込みビットをセットする。この実施例においては、この状態での結果はまだ一時バッファ403に書き込まれることに注意。これは簡単さのために行われる。
一時バッファ403の各命令結果に対して、それ以前のすべての命令が例外又はブランチ予想外れがなく完了しているとき、その結果は一時バッファ403から撰択ロジック408を経てレジスタアレー404に転送される。もし命令が順不同で完了しているがそれ以前の命令がすべては完了していないときには、その命令の結果は、それ以前のすべての命令が完了するまで一時バッファ403に留まる。１つ又はそれ以上の命令が完了しており、それらは皆プログラムの順序中でそれより以前の命令の完了を待っている場合には、それらの命令はリタイアできない。しかし、それ以前の命令が完了すれば、その全グループがリタイア可能になりリタイアされる。
完了ブロック420はプロセサのもうひとつの状態マシンである。完了ブロック420は、どの命令が完了したかの記録を取り、これらの命令にダンフラッグを用い‘ダン’のマークを付ける。完了ブロックはリタイア制御ブロック409にどの命令が済んだかを知らせる。リタイア制御回路を持つリタイア制御ブロック409は、ダンフラッグをチェックし、各保留命令のそれ以前のすべての命令が完了しているかどうかを見る。
リタイア制御ブロック409が保留命令より前の(プログラムの順序で)すべての命令が完了したという報告を受けると、リタイア制御ブロック409はその保留命令がリタイア可能と決定する。
図６はレジスタアレー404への書き込みを表すタイミングダイアグラムで、図７は一時バッファ403からレジスタアレー404へのデータの転送を示すタイミングダイアグラムである。図４、図６及び図７を参照してレジスタアレー404への書き込み方法を述べる。
一時バッファ403にはレジスタアレー404ヘデータを転送するのに用いる出力ポートF、G、H、および1がある。レジスタアレー404には、一時バッファ403又は機能ユニット104からの命令結果を入力する入力ポートA’及びB’がある。書き込み可能信号602および604は、603で示されるように、それぞれ一時バッファ403およびレジスタアレー404への書き込みを可能にする。書かれてはいないが、レジスタアレー404に対して実際には2つの書き込み可能信号604がある。これら書き込み可能信号604の１つは、入力ポートA’への書き込みを可能にするもので、他のものは入力ポートB’への書き込みを可能にするものである。２つの入力ポートA’及びB’があるため、レジスタアレー404への２つの書き込みを同時に行うことが可能である。
レジスタアレー404へ書き込まれるデータは、一時バッファ403または機能ユニット104(選択マルチプレクサ108及びバス411を通して)のいずれかより入力される。制御信号606は、転送ロジック408でデータを選択するのに用いられる。制御信号606が、例えば、論理ハイのときには、データは一時バッファ403より選択される。信号410は書き込みアドレスで、一時バッファ403又はレジスタアレー404のいずれかにデータが書き込まれる場所を決定する。データ信号608は、一時バッファ403からレジスタアレー404へ転送されるデータを表している。あるいは、データ信号608は、機能ユニット104から選択マルチプレクサ108を経て送られるデータ110を表している。
レジスタアレー404は、1つのクロックサイクルで４つの場所に書き込みを行うことが可能である。アドレス信号410及び書き込み可能信号604が最初アサートされ、その後データ608及び制御信号606がアサートされる。制御信号606は605で示されているようにアサートされる。サイクルの前半で命令10及び11に対応するレジスタが更新される。サイクルの後半で命令12及び13に対応するレジスタが更新される。もし結果のどれかがロングワードなら、ワードの上半分は第２のサイクルに更新される。従って、２つの結果が同時に転送され、２つの命令がクロックサイクルの半サイクルで同時にリタイア可能となる。
図７を参照して、読み出しアドレス612F、612G、612H及び612Iが一時バッファ403の出力ポートF--1に対して得られる。データ614F、614G、614H及び614Iが一時バッファ403から615で示されるようにクロックサイクルの先頭で得られる。アドレス410Aは入力ポートA’に対して生成され、アドレス410Bは入力ポートB’に対して生成される。同様に、入力ポートA’に対する書き込み可能信号604A及び入力ポートB’に対する書き込み可能信号604Bはクロックサイクルの半分毎に生成される。611A及び611Bで示されるように、クロックサイクルの前半に現われるアドレス410は、605A及び605Bで示されるように、前半に現われる動作可能信号604の間にデータが書き込まれる場所である。同様に、データは後半のクロックサイクルに613A及び613Bで示されているように、そのときに現われているアドレス410に書き込まれる。データはA′及びB′に同時に書き込まれるので、１クロックサイクルに最大４つの命令結果をレジスタアレー404に書き込むことが可能である。したがって、１クロックサイクルに最大４つの命令がリタイア可能である。
制御ロジック408のラッチは、適切なアドレス410が出、書き込み可能信号604がデータ書き込みを許可するまでデータを一定に保持する。
一時バッファ403からレジスタアレー404へ結果を転送するプロセスを、上述したように、リタイアと呼ぶ。命令がリタイアすると、それは正式に完了したと見倣される。その命令より前のすべての命令はブランチ予測外れや例外なく完了し、マシンの状態はそれより前の時点に決定し直さなくてよい。その結果プロセサで走っているプログラムにとっては、命令は順番に更新され実行されているように見える。
命令は順不同に発せられ実行されるので、後に続く命令がレジスタアレー404に記憶されている値を始め一時バッファ403にあるレジスタ値にアクセスする必要がある場合がある。
一時バッファ403及びレジスタアレー404への読み出しアクセスはレジスタリネーミング回路RRC204によって制御されている。そのような読み出しアクセスは、前に実行された命令の結果を命令実行に必要とするような命令にとって必要となる。上のサブセクション２の議論でRRC204がデータ従属性チェックをすることを述べた。RRC204はどの命令がどの命令に従属し、どの命令が完了したかを知っている。RRC204はある命令に必要な結果がそれ以前の命令で生成されなくてはならないかどうか、即ち、従属性が存在するかどうかを決定する。もし従属性が存在するときには、前の命令を先に実行しなくてはならない。しかし、従属性が存在するときには、もうひとつのステップが必要となる。このステップは命令の結果がどこにあるかを決定する。RRC204はどの命令が完了したかを知っているので、それはそれらの命令の結果が一時バッファ403にあるのか又はレジスタアレー404にあるのかも知っている。
RRC204は、一時バッファ403及びレジスタアレー404ヘポート読み出しアドレス410を出力し、データを正しい場所から出力ライン412に読み出す。読み出しアドレス410の１ビットは、その場所が一時バッファ403にあるか又はレジスタアレー404にあるかを示す。
本発明の実施例では、一時バッファ403及びレジスタアレー404の出力ポートA--Eの各々はそれ自身のアドレスラインを持っている。即ち、どの記憶場所からもすべてのポートに出力できる。
４．本発明の追加的特徴
IRU200は他のユニットにもいつ命令がリタイアするかを通知する。
IRU200は、命令取り出しユニット(IFU;instruction fetch unit)にいつIRUがプロセサの状態を変更したかを通知する。このようにして、IFUはIEUIOOと一貫性を維持することができる。IFUに送られる状態情報は、プログラムカウンタを更新しIFUからさらに命令を要求するのに必要な情報である。上の例では、４つの命令がリタイアするとき、IFUはPCを４だけ進め、４つの命令のバケットをもうひとつ取り出すことが可能である。
IFUの例は、所有権を同じくし、係属中の特許申請で、出願番号07/817,810、「高性能RISCマイクロプロセサ アーキテクチャ」に示されている。
さらに、本発明の実施例によると、状況ビットおよび条件コードも順序通りにリタイアする。命令ウインドー202の８つの命令はそれぞれ状況ビットおよび条件コードの自分自身のコピーを持っている。もし命令が状況ビットのどれにも影響しなければ、それは前の命令からの状況ビットを伝搬させる。
命令がリタイアする時、その状況ビットのすべてが正式に更新されなければならない。１サイクル中に２つ以上の命令がリタイアするときには、最も最近の(順序どおりで)命令の状況ビットを更新用に用いる。
本発明の多くの実施例について上に述べたが、それらは例として挙げられたものであり、限度を示すためのものではない。従って、本発明の精神と範囲は、上述したいかなる典型的な実施例もその限界を与えるものではなく、特許請求範囲及びそれと同等のものに従ってのみ規定される。
本発明によれば、高速でコンパクトなスーパースケーラマイクロプロセッサを実現できるので産業上の利用価値は大きい。
スーパースケーラ命令実行ユニットのデータパスを示す図である。 スーパースケーラ命令実行ユニットの機能を示すブロック図である。 命令FIFO及び命令ウインドーを示す図である。 本発明による命令リタイアを示す図である。 命令ウインドーの構成及び一時バッファの記憶場所への命令結果の割り当てを示す図である。 本発明によるデータアレーへのデータ書き込みを示すタイミング図である。 本発明によるクロックサイクル毎の４つのレジスタ場所への結果の書き込みを示すタイミング図である。
符号の説明
１０２…レジスタファイル、１０４…機能ユニット、１０６…バイパスマルチプレクサ、１０８…選択マルチプレクサ、２００…命令実行制御ユニット、２０２…命令ウインドウ、２０３…デコーダ、２０４…レジスタリネーミング回路、２０８…命令発行器、４０３…一時バッファ、４０４…レジスタアレー、４０８…選択ロジック、４０９…リタイア制御ブロック、４２０…完了ブロック。

Claims (2)

  1. １以上の命令をプログラム順序不同に実行可能なスーパースケーラーマイクロプロセッサであって、
    プログラム順序不同に実行された命令の実行結果を格納するバッファと、
    命令の実行が完了した１以上の命令に対して実行完了であることを示す完了フラグを割り当てる完了フラグ割当部と、
    命令の実行結果をプログラム順序で格納するレジスタアレイと、
    命令が従属する命令が実行完了していると判定した場合には、前記バッファにおける、各命令の実行結果が格納される位置を一義的に示す情報を含むタグを前記レジスタアレイに出力するタグ発行部と、
    前記完了フラグに基づいて、保留中の命令の実行が完了しているか否かを判定し、リタイア可能な場合には、リタイア可能な命令を同時にリタイアさせる命令リタイア制御部と
    を備えるスーパースケーラーマイクロプロセッサ。
  2. 請求項１に記載のスーパースケーラーマイクロプロセッサと、
    プログラム順序を有する命令をストアするように構成されたメモリとを備えたコンピュータシステム。
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Cited By (1)

* Cited by examiner, † Cited by third party
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JP2009058995A (ja) * 2007-08-29 2009-03-19 Canon Inc 画像処理装置及び方法

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
EP0636256B1 (en) 1992-03-31 1997-06-04 Seiko Epson Corporation Superscalar risc processor instruction scheduling
WO1993022722A1 (en) * 1992-05-01 1993-11-11 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
EP0682789B1 (en) 1992-12-31 1998-09-09 Seiko Epson Corporation System and method for register renaming
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US6128721A (en) * 1993-11-17 2000-10-03 Sun Microsystems, Inc. Temporary pipeline register file for a superpipelined superscalar processor
US5559976A (en) * 1994-03-31 1996-09-24 International Business Machines Corporation System for instruction completion independent of result write-back responsive to both exception free completion of execution and completion of all logically prior instructions
US5546599A (en) * 1994-03-31 1996-08-13 International Business Machines Corporation Processing system and method of operation for processing dispatched instructions with detected exceptions
US5651124A (en) * 1995-02-14 1997-07-22 Hal Computer Systems, Inc. Processor structure and method for aggressively scheduling long latency instructions including load/store instructions while maintaining precise state
US5841999A (en) * 1996-04-17 1998-11-24 International Business Machines Corporation Information handling system having a register remap structure using a content addressable table
US6108771A (en) * 1997-12-19 2000-08-22 International Business Machines Corporation Register renaming with a pool of physical registers
EP1004959B1 (en) * 1998-10-06 2018-08-08 Texas Instruments Incorporated Processor with pipeline protection
US6898696B1 (en) * 1999-06-14 2005-05-24 International Business Machines Corporation Method and system for efficiently restoring a processor's execution state following an interrupt caused by an interruptible instruction
WO2001014980A1 (fr) * 1999-08-19 2001-03-01 Fujitsu Limited Procede permettant de commander le fonctionnement du systeme d'exploitation d'un systeme informatique et support d'enregistrement sur lequel le programme destine a cet effet est enregistre
US6553480B1 (en) * 1999-11-05 2003-04-22 International Business Machines Corporation System and method for managing the execution of instruction groups having multiple executable instructions
US6601162B1 (en) * 2000-01-19 2003-07-29 Kabushiki Kaisha Toshiba Processor which executes pipeline processing having a plurality of stages and which has an operand bypass predicting function
AU2001289045A1 (en) * 2000-09-08 2002-03-22 Avaz Networks Hardware function generator support in a dsp
US7861104B2 (en) * 2001-08-24 2010-12-28 Broadcom Corporation Methods and apparatus for collapsing interrupts
US7406587B1 (en) * 2002-07-31 2008-07-29 Silicon Graphics, Inc. Method and system for renaming registers in a microprocessor
US20040128482A1 (en) * 2002-12-26 2004-07-01 Sheaffer Gad S. Eliminating register reads and writes in a scheduled instruction cache
US7437532B1 (en) 2003-05-07 2008-10-14 Marvell International Ltd. Memory mapped register file
USH2212H1 (en) * 2003-09-26 2008-04-01 The United States Of America As Represented By The Secretary Of The Navy Method and apparatus for producing an ion-ion plasma continuous in time
US7096345B1 (en) 2003-09-26 2006-08-22 Marvell International Ltd. Data processing system with bypass reorder buffer having non-bypassable locations and combined load/store arithmetic logic unit and processing method thereof
TWI246023B (en) * 2003-11-26 2005-12-21 Admtek Inc Very long instruction word architecture
US7502725B2 (en) * 2004-04-29 2009-03-10 International Business Machines Corporation Method, system and computer program product for register management in a simulation environment
US8230423B2 (en) * 2005-04-07 2012-07-24 International Business Machines Corporation Multithreaded processor architecture with operational latency hiding
GB0605383D0 (en) * 2006-03-17 2006-04-26 Williams Paul N Processing system
US8327115B2 (en) 2006-04-12 2012-12-04 Soft Machines, Inc. Plural matrices of execution units for processing matrices of row dependent instructions in single clock cycle in super or separate mode
US8188170B2 (en) * 2006-06-20 2012-05-29 Chemtura Corporation Polymers with low gel content and enhanced gas-fading
CN101627365B (zh) * 2006-11-14 2017-03-29 索夫特机械公司 多线程架构
JP4996945B2 (ja) * 2007-02-28 2012-08-08 公立大学法人広島市立大学 データ処理装置、データ処理方法
US7882325B2 (en) * 2007-12-21 2011-02-01 Intel Corporation Method and apparatus for a double width load using a single width load port
US7921280B2 (en) * 2008-06-27 2011-04-05 Intel Corporation Selectively powered retirement unit using a partitioned allocation array and a partitioned writeback array
US8219784B2 (en) * 2008-12-09 2012-07-10 International Business Machines Corporation Assigning and pre-decoding group ID and tag ID prior to dispatching instructions in out-of-order processor
US20110296437A1 (en) * 2010-05-28 2011-12-01 Devendra Raut Method and apparatus for lockless communication between cores in a multi-core processor
US9104991B2 (en) * 2010-07-30 2015-08-11 Bank Of America Corporation Predictive retirement toolset
US10228949B2 (en) 2010-09-17 2019-03-12 Intel Corporation Single cycle multi-branch prediction including shadow cache for early far branch prediction
EP2689326B1 (en) 2011-03-25 2022-11-16 Intel Corporation Memory fragments for supporting code block execution by using virtual cores instantiated by partitionable engines
WO2012135041A2 (en) 2011-03-25 2012-10-04 Soft Machines, Inc. Register file segments for supporting code block execution by using virtual cores instantiated by partitionable engines
TWI533129B (zh) 2011-03-25 2016-05-11 軟體機器公司 使用可分割引擎實體化的虛擬核心執行指令序列程式碼區塊
US8886920B2 (en) 2011-05-13 2014-11-11 Oracle International Corporation Associating tag to branch instruction to access array storing predicted target addresses for page crossing targets for comparison with resolved address at execution stage
US8862861B2 (en) 2011-05-13 2014-10-14 Oracle International Corporation Suppressing branch prediction information update by branch instructions in incorrect speculative execution path
CN103649931B (zh) 2011-05-20 2016-10-12 索夫特机械公司 用于支持由多个引擎执行指令序列的互连结构
CN103649932B (zh) 2011-05-20 2017-09-26 英特尔公司 资源的分散分配以及用于支持由多个引擎执行指令序列的互连结构
JP2013015912A (ja) * 2011-06-30 2013-01-24 Toshiba Corp データ転送装置及びデータ転送方法
US8683261B2 (en) * 2011-07-20 2014-03-25 International Business Machines Corporation Out of order millicode control operation
EP2783281B1 (en) 2011-11-22 2020-05-13 Intel Corporation A microprocessor accelerated code optimizer
IN2014CN03678A (ja) 2011-11-22 2015-09-25 Soft Machines Inc
US10223111B2 (en) 2011-12-22 2019-03-05 Intel Corporation Processors, methods, systems, and instructions to generate sequences of integers in which integers in consecutive positions differ by a constant integer stride and where a smallest integer is offset from zero by an integer offset
US10866807B2 (en) 2011-12-22 2020-12-15 Intel Corporation Processors, methods, systems, and instructions to generate sequences of integers in numerical order that differ by a constant stride
CN104011645B (zh) * 2011-12-22 2018-06-26 英特尔公司 用于产生其中在连续位置中的整数相差恒定整数跨度且最小整数从零偏移整数偏移量的整数序列的处理器、方法、系统和含有指令的介质
WO2013095554A1 (en) 2011-12-22 2013-06-27 Intel Corporation Processors, methods, systems, and instructions to generate sequences of consecutive integers in numerical order
US9436476B2 (en) 2013-03-15 2016-09-06 Soft Machines Inc. Method and apparatus for sorting elements in hardware structures
US9811342B2 (en) 2013-03-15 2017-11-07 Intel Corporation Method for performing dual dispatch of blocks and half blocks
US9569216B2 (en) 2013-03-15 2017-02-14 Soft Machines, Inc. Method for populating a source view data structure by using register template snapshots
KR101708591B1 (ko) 2013-03-15 2017-02-20 소프트 머신즈, 인크. 블록들로 그룹화된 멀티스레드 명령어들을 실행하기 위한 방법
US9886279B2 (en) 2013-03-15 2018-02-06 Intel Corporation Method for populating and instruction view data structure by using register template snapshots
US9627038B2 (en) 2013-03-15 2017-04-18 Intel Corporation Multiport memory cell having improved density area
US10140138B2 (en) 2013-03-15 2018-11-27 Intel Corporation Methods, systems and apparatus for supporting wide and efficient front-end operation with guest-architecture emulation
US10275255B2 (en) 2013-03-15 2019-04-30 Intel Corporation Method for dependency broadcasting through a source organized source view data structure
KR20150130510A (ko) 2013-03-15 2015-11-23 소프트 머신즈, 인크. 네이티브 분산된 플래그 아키텍처를 이용하여 게스트 중앙 플래그 아키텍처를 에뮬레이션하는 방법
WO2014150806A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for populating register view data structure by using register template snapshots
US9582322B2 (en) 2013-03-15 2017-02-28 Soft Machines Inc. Method and apparatus to avoid deadlock during instruction scheduling using dynamic port remapping
US9891924B2 (en) 2013-03-15 2018-02-13 Intel Corporation Method for implementing a reduced size register view data structure in a microprocessor
US20140281116A1 (en) 2013-03-15 2014-09-18 Soft Machines, Inc. Method and Apparatus to Speed up the Load Access and Data Return Speed Path Using Early Lower Address Bits
WO2014150971A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for dependency broadcasting through a block organized source view data structure
US9904625B2 (en) 2013-03-15 2018-02-27 Intel Corporation Methods, systems and apparatus for predicting the way of a set associative cache
WO2014150991A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for implementing a reduced size register view data structure in a microprocessor
JP2017516228A (ja) 2014-05-12 2017-06-15 インテル・コーポレーション 自己書き換えコードのハードウェアサポートを提供する方法及び装置
US10691457B1 (en) * 2017-12-13 2020-06-23 Apple Inc. Register allocation using physical register file bypass
US11403067B2 (en) * 2019-03-20 2022-08-02 Micron Technology, Inc. Memory array data structure for posit operations
US11194584B1 (en) 2019-07-19 2021-12-07 Marvell Asia Pte, Ltd. Managing out-of-order retirement of instructions
US11573802B2 (en) * 2019-10-23 2023-02-07 Texas Instruments Incorporated User mode event handling
KR102616015B1 (ko) 2021-12-28 2023-12-20 한국화학연구원 결정성 그래피틱 탄소계 물질이 무기물 매트릭스 내에 고 분산된 메탄 염소화 반응용 촉매

Family Cites Families (227)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3346851A (en) 1964-07-08 1967-10-10 Control Data Corp Simultaneous multiprocessing computer system
US3718912A (en) * 1970-12-22 1973-02-27 Ibm Instruction execution unit
US3789365A (en) * 1971-06-03 1974-01-29 Bunker Ramo Processor interrupt system
US3771138A (en) 1971-08-31 1973-11-06 Ibm Apparatus and method for serializing instructions from two independent instruction streams
US3913074A (en) 1973-12-18 1975-10-14 Honeywell Inf Systems Search processing apparatus
US4034349A (en) 1976-01-29 1977-07-05 Sperry Rand Corporation Apparatus for processing interrupts in microprocessing systems
US4128880A (en) 1976-06-30 1978-12-05 Cray Research, Inc. Computer vector register processing
US4212076A (en) 1976-09-24 1980-07-08 Giddings & Lewis, Inc. Digital computer structure providing arithmetic and boolean logic operations, the latter controlling the former
US4315314A (en) * 1977-12-30 1982-02-09 Rca Corporation Priority vectored interrupt having means to supply branch address directly
US4200927A (en) * 1978-01-03 1980-04-29 International Business Machines Corporation Multi-instruction stream branch processing mechanism
US4228495A (en) 1978-12-19 1980-10-14 Allen-Bradley Company Multiprocessor numerical control system
US4315308A (en) * 1978-12-21 1982-02-09 Intel Corporation Interface between a microprocessor chip and peripheral subsystems
US4296470A (en) 1979-06-21 1981-10-20 International Business Machines Corp. Link register storage and restore system for use in an instruction pre-fetch micro-processor interrupt system
JPS5616248A (en) 1979-07-17 1981-02-17 Matsushita Electric Ind Co Ltd Processing system for interruption
US4262989A (en) * 1979-11-05 1981-04-21 Applied Fiberoptics Surgical microscope with solenoid driven magnification changer
JPS6028015B2 (ja) 1980-08-28 1985-07-02 日本電気株式会社 情報処理装置
US4434461A (en) * 1980-09-15 1984-02-28 Motorola, Inc. Microprocessor with duplicate registers for processing interrupts
JPS5757345A (en) 1980-09-24 1982-04-06 Toshiba Corp Data controller
US4574349A (en) * 1981-03-30 1986-03-04 International Business Machines Corp. Apparatus for addressing a larger number of instruction addressable central processor registers than can be identified by a program instruction
US4814979A (en) * 1981-04-01 1989-03-21 Teradata Corporation Network to transmit prioritized subtask pockets to dedicated processors
JPS57204125A (en) 1981-06-10 1982-12-14 Hitachi Ltd Electron-ray drawing device
US4482950A (en) 1981-09-24 1984-11-13 Dshkhunian Valery Single-chip microcomputer
US4498134A (en) * 1982-01-26 1985-02-05 Hughes Aircraft Company Segregator functional plane for use in a modular array processor
JPS58151655A (ja) * 1982-03-03 1983-09-08 Fujitsu Ltd 情報処理装置
JPS5932045A (ja) * 1982-08-16 1984-02-21 Hitachi Ltd 情報処理装置
US4500963A (en) * 1982-11-29 1985-02-19 The United States Of America As Represented By The Secretary Of The Army Automatic layout program for hybrid microcircuits (HYPAR)
US4597054A (en) 1982-12-02 1986-06-24 Ncr Corporation Arbiter circuit and method
US4594655A (en) 1983-03-14 1986-06-10 International Business Machines Corporation (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions
US4807115A (en) * 1983-10-07 1989-02-21 Cornell Research Foundation, Inc. Instruction issuing mechanism for processors with multiple functional units
GB8329509D0 (en) 1983-11-04 1983-12-07 Inmos Ltd Computer
JPS60120439A (ja) * 1983-12-05 1985-06-27 Nec Corp 演算処理装置
US4561051A (en) 1984-02-10 1985-12-24 Prime Computer, Inc. Memory access method and apparatus in multiple processor systems
US4648045A (en) * 1984-05-23 1987-03-03 The Board Of Trustees Of The Leland Standford Jr. University High speed memory and processor system for raster display
JPS6140650A (ja) * 1984-08-02 1986-02-26 Nec Corp マイクロコンピユ−タ
US4991081A (en) * 1984-10-31 1991-02-05 Texas Instruments Incorporated Cache memory addressable by both physical and virtual addresses
US4775927A (en) 1984-10-31 1988-10-04 International Business Machines Corporation Processor including fetch operation for branch instruction with control tag
JPH0769818B2 (ja) 1984-10-31 1995-07-31 株式会社日立製作所 デ−タ処理装置
JPH0652784B2 (ja) 1984-12-07 1994-07-06 富士通株式会社 ゲートアレイ集積回路装置及びその製造方法
US4829467A (en) 1984-12-21 1989-05-09 Canon Kabushiki Kaisha Memory controller including a priority order determination circuit
US5255384A (en) 1985-02-22 1993-10-19 Intergraph Corporation Memory address translation system having modifiable and non-modifiable translation mechanisms
US4714994A (en) 1985-04-30 1987-12-22 International Business Machines Corp. Instruction prefetch buffer control
JPH0762823B2 (ja) 1985-05-22 1995-07-05 株式会社日立製作所 デ−タ処理装置
US4613941A (en) 1985-07-02 1986-09-23 The United States Of America As Represented By The Secretary Of The Army Routing method in computer aided customization of a two level automated universal array
US4945479A (en) 1985-07-31 1990-07-31 Unisys Corporation Tightly coupled scientific processing system
US4777588A (en) 1985-08-30 1988-10-11 Advanced Micro Devices, Inc. General-purpose register file optimized for intraprocedural register allocation, procedure calls, and multitasking performance
US4722049A (en) * 1985-10-11 1988-01-26 Unisys Corporation Apparatus for out-of-order program execution
US4719569A (en) * 1985-10-11 1988-01-12 Sun Microsystems, Inc. Arbitrator for allocating access to data processing resources
JPS62152043A (ja) 1985-12-26 1987-07-07 Nec Corp 命令コ−ドアクセス制御方式
DE3751503T2 (de) 1986-03-26 1996-05-09 Hitachi Ltd Datenprozessor in Pipelinestruktur mit der Fähigkeit mehrere Befehle parallel zu dekodieren und auszuführen.
JP2545789B2 (ja) 1986-04-14 1996-10-23 株式会社日立製作所 情報処理装置
US4903196A (en) * 1986-05-02 1990-02-20 International Business Machines Corporation Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor
US4811208A (en) 1986-05-16 1989-03-07 Intel Corporation Stack frame cache on a microprocessor chip
JP2684362B2 (ja) 1986-06-18 1997-12-03 株式会社日立製作所 可変長データの記憶方式
US4814978A (en) * 1986-07-15 1989-03-21 Dataflow Computer Corporation Dataflow processing element, multiprocessor, and processes
JPS6324428A (ja) * 1986-07-17 1988-02-01 Mitsubishi Electric Corp キヤツシユメモリ
US4766566A (en) 1986-08-18 1988-08-23 International Business Machines Corp. Performance enhancement scheme for a RISC type VLSI processor using dual execution units for parallel instruction processing
JPS6393041A (ja) 1986-10-07 1988-04-23 Mitsubishi Electric Corp 計算機
US4841453A (en) 1986-11-10 1989-06-20 Ibm Corporation Multidirectional scan and print capability
JPH0793358B2 (ja) 1986-11-10 1995-10-09 日本電気株式会社 ブロック配置処理方式
JPS63131230A (ja) * 1986-11-21 1988-06-03 Hitachi Ltd 情報処理装置
JPH0810430B2 (ja) 1986-11-28 1996-01-31 株式会社日立製作所 情報処理装置
US5283903A (en) * 1986-12-25 1994-02-01 Nec Corporation Priority selector
US5226170A (en) 1987-02-24 1993-07-06 Digital Equipment Corporation Interface between processor and special instruction processor in digital data processing system
US5179689A (en) 1987-03-13 1993-01-12 Texas Instruments Incorporated Dataprocessing device with instruction cache
US4833599A (en) 1987-04-20 1989-05-23 Multiflow Computer, Inc. Hierarchical priority branch handling for parallel execution in a parallel processor
US4858116A (en) 1987-05-01 1989-08-15 Digital Equipment Corporation Method and apparatus for managing multiple lock indicators in a multiprocessor computer system
US4811296A (en) * 1987-05-15 1989-03-07 Analog Devices, Inc. Multi-port register file with flow-through of data
JPH07113903B2 (ja) * 1987-06-26 1995-12-06 株式会社日立製作所 キャッシュ記憶制御方式
US4992938A (en) * 1987-07-01 1991-02-12 International Business Machines Corporation Instruction control mechanism for a computing system with register renaming, map table and queues indicating available registers
US4901233A (en) * 1987-07-20 1990-02-13 International Business Machines Corporation Computer system with logic for writing instruction identifying data into array control lists for precise post-branch recoveries
US5134561A (en) 1987-07-20 1992-07-28 International Business Machines Corporation Computer system with logic for writing instruction identifying data into array control lists for precise post-branch recoveries
US5150309A (en) 1987-08-04 1992-09-22 Texas Instruments Incorporated Comprehensive logic circuit layout system
US4822599A (en) * 1987-08-26 1989-04-18 The Procter & Gamble Company Oral compositions
US4980817A (en) 1987-08-31 1990-12-25 Digital Equipment Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports
US4991078A (en) * 1987-09-29 1991-02-05 Digital Equipment Corporation Apparatus and method for a pipelined central processing unit in a data processing system
EP0312764A3 (en) 1987-10-19 1991-04-10 International Business Machines Corporation A data processor having multiple execution units for processing plural classes of instructions in parallel
US5089951A (en) * 1987-11-05 1992-02-18 Kabushiki Kaisha Toshiba Microcomputer incorporating memory
US5197136A (en) * 1987-11-12 1993-03-23 Matsushita Electric Industrial Co., Ltd. Processing system for branch instruction
US4823201A (en) * 1987-11-16 1989-04-18 Technology, Inc. 64 Processor for expanding a compressed video signal
US5185878A (en) * 1988-01-20 1993-02-09 Advanced Micro Device, Inc. Programmable cache memory as well as system incorporating same and method of operating programmable cache memory
US4926323A (en) 1988-03-03 1990-05-15 Advanced Micro Devices, Inc. Streamlined instruction processor
JPH01228865A (ja) 1988-03-09 1989-09-12 Minolta Camera Co Ltd プリンタ制御装置
US5187796A (en) * 1988-03-29 1993-02-16 Computer Motion, Inc. Three-dimensional vector co-processor having I, J, and K register files and I, J, and K execution units
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
US5003462A (en) * 1988-05-31 1991-03-26 International Business Machines Corporation Apparatus and method for implementing precise interrupts on a pipelined processor with multiple functional units with separate address translation interrupt means
US4897810A (en) * 1988-06-13 1990-01-30 Advanced Micro Devices, Inc. Asynchronous interrupt status bit circuit
US5261057A (en) 1988-06-30 1993-11-09 Wang Laboratories, Inc. I/O bus to system interface
US5097409A (en) * 1988-06-30 1992-03-17 Wang Laboratories, Inc. Multi-processor system with cache memories
JP2761506B2 (ja) 1988-07-08 1998-06-04 株式会社日立製作所 主記憶制御装置
US5032985A (en) 1988-07-21 1991-07-16 International Business Machines Corporation Multiprocessor system with memory fetch buffer invoked during cross-interrogation
US5148536A (en) * 1988-07-25 1992-09-15 Digital Equipment Corporation Pipeline having an integral cache which processes cache misses and loads data in parallel
US5291615A (en) * 1988-08-11 1994-03-01 Kabushiki Kaisha Toshiba Instruction pipeline microprocessor
JPH0673105B2 (ja) 1988-08-11 1994-09-14 株式会社東芝 命令パイプライン方式のマイクロプロセッサ
US4974155A (en) 1988-08-15 1990-11-27 Evans & Sutherland Computer Corp. Variable delay branch system
US5101341A (en) * 1988-08-25 1992-03-31 Edgcore Technology, Inc. Pipelined system for reducing instruction access time by accumulating predecoded instruction bits a FIFO
US5167035A (en) 1988-09-08 1992-11-24 Digital Equipment Corporation Transferring messages between nodes in a network
EP0365188B1 (en) * 1988-10-18 1996-09-18 Hewlett-Packard Company Central processor condition code method and apparatus
JP2810068B2 (ja) 1988-11-11 1998-10-15 株式会社日立製作所 プロセッサシステム、コンピュータシステム及び命令処理方法
JPH0769811B2 (ja) 1988-12-21 1995-07-31 松下電器産業株式会社 データ処理装置
US5148533A (en) 1989-01-05 1992-09-15 Bull Hn Information Systems Inc. Apparatus and method for data group coherency in a tightly coupled data processing system with plural execution and data cache units
US5125092A (en) 1989-01-09 1992-06-23 International Business Machines Corporation Method and apparatus for providing multiple condition code fields to to allow pipelined instructions contention free access to separate condition codes
JP2736092B2 (ja) 1989-01-10 1998-04-02 株式会社東芝 バッファ装置
US5127091A (en) 1989-01-13 1992-06-30 International Business Machines Corporation System for reducing delay in instruction execution by executing branch instructions in separate processor while dispatching subsequent instructions to primary processor
US5125083A (en) * 1989-02-03 1992-06-23 Digital Equipment Corporation Method and apparatus for resolving a variable number of potential memory access conflicts in a pipelined computer system
US5167026A (en) * 1989-02-03 1992-11-24 Digital Equipment Corporation Simultaneously or sequentially decoding multiple specifiers of a variable length pipeline instruction based on detection of modified value of specifier registers
US5142633A (en) 1989-02-03 1992-08-25 Digital Equipment Corporation Preprocessing implied specifiers in a pipelined processor
US5222223A (en) 1989-02-03 1993-06-22 Digital Equipment Corporation Method and apparatus for ordering and queueing multiple memory requests
US5067069A (en) * 1989-02-03 1991-11-19 Digital Equipment Corporation Control of multiple functional units with parallel operation in a microcoded execution unit
US4985825A (en) * 1989-02-03 1991-01-15 Digital Equipment Corporation System for delaying processing of memory access exceptions until the execution stage of an instruction pipeline of a virtual memory system based digital computer
US5109495A (en) * 1989-02-03 1992-04-28 Digital Equipment Corp. Method and apparatus using a source operand list and a source operand pointer queue between the execution unit and the instruction decoding and operand processing units of a pipelined data processor
US5142634A (en) 1989-02-03 1992-08-25 Digital Equipment Corporation Branch prediction
US5133074A (en) 1989-02-08 1992-07-21 Acer Incorporated Deadlock resolution with cache snooping
US5226166A (en) 1989-02-10 1993-07-06 Mitsubishi Denki K.K. Parallel operation processor with second command unit
US5293500A (en) * 1989-02-10 1994-03-08 Mitsubishi Denki K.K. Parallel processing method and apparatus
US5768575A (en) * 1989-02-24 1998-06-16 Advanced Micro Devices, Inc. Semi-Autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for sepculative and out-of-order execution of complex instructions
JP3153906B2 (ja) 1989-02-24 2001-04-09 アドヴァンスド マイクロ デヴァイセス インコーポレイテッド コンピュータの分散型パイプライン制御装置及び方法
US5226126A (en) * 1989-02-24 1993-07-06 Nexgen Microsystems Processor having plurality of functional units for orderly retiring outstanding operations based upon its associated tags
US5119485A (en) 1989-05-15 1992-06-02 Motorola, Inc. Method for data bus snooping in a data processing system by selective concurrent read and invalidate cache operation
US5155809A (en) * 1989-05-17 1992-10-13 International Business Machines Corp. Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware
US5072364A (en) * 1989-05-24 1991-12-10 Tandem Computers Incorporated Method and apparatus for recovering from an incorrect branch prediction in a processor that executes a family of instructions in parallel
CA2016068C (en) * 1989-05-24 2000-04-04 Robert W. Horst Multiple instruction issue computer architecture
US5129067A (en) 1989-06-06 1992-07-07 Advanced Micro Devices, Inc. Multiple instruction decoder for minimizing register port requirements
US5136697A (en) 1989-06-06 1992-08-04 Advanced Micro Devices, Inc. System for reducing delay for execution subsequent to correctly predicted branch instruction using fetch information stored with each block of instructions in cache
JP2550213B2 (ja) * 1989-07-07 1996-11-06 株式会社日立製作所 並列処理装置および並列処理方法
US5440749A (en) * 1989-08-03 1995-08-08 Nanotronics Corporation High performance, low cost microprocessor architecture
JPH07120284B2 (ja) 1989-09-04 1995-12-20 三菱電機株式会社 データ処理装置
US5303382A (en) * 1989-09-21 1994-04-12 Digital Equipment Corporation Arbiter with programmable dynamic request prioritization
US5179530A (en) * 1989-11-03 1993-01-12 Zoran Corporation Architecture for integrated concurrent vector signal processor
JP2814683B2 (ja) 1989-11-08 1998-10-27 日本電気株式会社 命令処理装置
US5226125A (en) 1989-11-17 1993-07-06 Keith Balmer Switch matrix having integrated crosspoint logic and method of operation
EP0429733B1 (en) 1989-11-17 1999-04-28 Texas Instruments Incorporated Multiprocessor with crossbar between processors and memories
US5487156A (en) * 1989-12-15 1996-01-23 Popescu; Valeri Processor architecture having independently fetching issuing and updating operations of instructions which are sequentially assigned and stored in order fetched
JPH03186928A (ja) * 1989-12-16 1991-08-14 Mitsubishi Electric Corp データ処理装置
US5179673A (en) * 1989-12-18 1993-01-12 Digital Equipment Corporation Subroutine return prediction mechanism using ring buffer and comparing predicated address with actual address to validate or flush the pipeline
US5197130A (en) 1989-12-29 1993-03-23 Supercomputer Systems Limited Partnership Cluster architecture for a highly parallel scalar/vector multiprocessor system
JPH061463B2 (ja) 1990-01-16 1994-01-05 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチプロセッサ・システムおよびそのプライベート・キャッシュ制御方法
US5251306A (en) * 1990-01-16 1993-10-05 Advanced Micro Devices, Inc. Apparatus for controlling execution of a program in a computing device
US5241636A (en) 1990-02-14 1993-08-31 Intel Corporation Method for parallel instruction execution in a computer
US5222240A (en) * 1990-02-14 1993-06-22 Intel Corporation Method and apparatus for delaying writing back the results of instructions to a processor
US5230068A (en) * 1990-02-26 1993-07-20 Nexgen Microsystems Cache memory system for dynamically altering single cache memory line as either branch target entry or pre-fetch instruction queue based upon instruction sequence
US5185872A (en) * 1990-02-28 1993-02-09 Intel Corporation System for executing different cycle instructions by selectively bypassing scoreboard register and canceling the execution of conditionally issued instruction if needed resources are busy
US5120083A (en) 1990-03-19 1992-06-09 Henkels & Mccoy, Inc. Expansion joint for conduit for cables
JP2818249B2 (ja) 1990-03-30 1998-10-30 株式会社東芝 電子計算機
IT1247640B (it) 1990-04-26 1994-12-28 St Microelectronics Srl Operazioni booleane tra due qualsiasi bit di due qualsiasi registri
US5201056A (en) * 1990-05-02 1993-04-06 Motorola, Inc. RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output
US5214763A (en) * 1990-05-10 1993-05-25 International Business Machines Corporation Digital computer system capable of processing two or more instructions in parallel and having a coche and instruction compounding mechanism
EP0457403B1 (en) 1990-05-18 1998-01-21 Koninklijke Philips Electronics N.V. Multilevel instruction cache and method for using said cache
US5249286A (en) 1990-05-29 1993-09-28 National Semiconductor Corporation Selectively locking memory locations within a microprocessor's on-chip cache
JP2878792B2 (ja) 1990-06-22 1999-04-05 株式会社東芝 電子計算機
CA2038264C (en) 1990-06-26 1995-06-27 Richard James Eickemeyer In-memory preprocessor for a scalable compound instruction set machine processor
EP0463965B1 (en) 1990-06-29 1998-09-09 Digital Equipment Corporation Branch prediction unit for high-performance processor
US5155843A (en) 1990-06-29 1992-10-13 Digital Equipment Corporation Error transition mode for multi-processor system
EP0468831B1 (en) * 1990-06-29 1997-10-15 Digital Equipment Corporation Bus protocol for write-back cache processor
US5197132A (en) * 1990-06-29 1993-03-23 Digital Equipment Corporation Register mapping system having a log containing sequential listing of registers that were changed in preceding cycles for precise post-branch recovery
CA2045773A1 (en) * 1990-06-29 1991-12-30 Compaq Computer Corporation Byte-compare operation for high-performance processor
JP2877468B2 (ja) 1990-08-09 1999-03-31 株式会社東芝 電子計算機
US5222244A (en) 1990-12-20 1993-06-22 Intel Corporation Method of modifying a microinstruction with operands specified by an instruction held in an alias register
USH1291H (en) * 1990-12-20 1994-02-01 Hinton Glenn J Microprocessor in which multiple instructions are executed in one clock cycle by providing separate machine bus access to a register file for different types of instructions
US5303362A (en) * 1991-03-20 1994-04-12 Digital Equipment Corporation Coupled memory multiprocessor computer system including cache coherency management protocols
US5261071A (en) 1991-03-21 1993-11-09 Control Data System, Inc. Dual pipe cache memory with out-of-order issue capability
US5287467A (en) 1991-04-18 1994-02-15 International Business Machines Corporation Pipeline for removing and concurrently executing two or more branch instructions in synchronization with other instructions executing in the execution unit
US5488729A (en) 1991-05-15 1996-01-30 Ross Technology, Inc. Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution
US5355457A (en) * 1991-05-21 1994-10-11 Motorola, Inc. Data processor for performing simultaneous instruction retirement and backtracking
US5630157A (en) 1991-06-13 1997-05-13 International Business Machines Corporation Computer organization for multiple and out-of-order execution of condition code testing and setting instructions
US5278963A (en) * 1991-06-21 1994-01-11 International Business Machines Corporation Pretranslation of virtual addresses prior to page crossing
US5493687A (en) * 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5826055A (en) * 1991-07-08 1998-10-20 Seiko Epson Corporation System and method for retiring instructions in a superscalar microprocessor
US5539911A (en) * 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5961629A (en) * 1991-07-08 1999-10-05 Seiko Epson Corporation High performance, superscalar-based computer system with out-of-order instruction execution
JP3441071B2 (ja) 1991-07-08 2003-08-25 セイコーエプソン株式会社 マイクロプロセッサ及びデータ処理装置
JP3333196B2 (ja) 1991-07-08 2002-10-07 セイコーエプソン株式会社 トラップ処理方法
DE69224887T2 (de) 1991-07-08 1998-07-23 Seiko Epson Corp Single-chip seitendrucker-steuerschaltung
US5440752A (en) 1991-07-08 1995-08-08 Seiko Epson Corporation Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU
US5345569A (en) * 1991-09-20 1994-09-06 Advanced Micro Devices, Inc. Apparatus and method for resolving dependencies among a plurality of instructions within a storage device
GB2260628A (en) * 1991-10-11 1993-04-21 Intel Corp Line buffer for cache memory
JPH0820949B2 (ja) 1991-11-26 1996-03-04 松下電器産業株式会社 情報処理装置
US5285527A (en) * 1991-12-11 1994-02-08 Northern Telecom Limited Predictive historical cache memory
US5617554A (en) 1992-02-10 1997-04-01 Intel Corporation Physical address size selection and page size selection in an address translator
US5398330A (en) * 1992-03-05 1995-03-14 Seiko Epson Corporation Register file backup queue
WO1993019424A1 (en) 1992-03-18 1993-09-30 Seiko Epson Corporation System and method for supporting a multiple width memory subsystem
EP0636256B1 (en) * 1992-03-31 1997-06-04 Seiko Epson Corporation Superscalar risc processor instruction scheduling
US5371684A (en) 1992-03-31 1994-12-06 Seiko Epson Corporation Semiconductor floor plan for a register renaming circuit
WO1993022722A1 (en) * 1992-05-01 1993-11-11 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
US5442756A (en) * 1992-07-31 1995-08-15 Intel Corporation Branch prediction and resolution apparatus for a superscalar computer processor
US5619668A (en) * 1992-08-10 1997-04-08 Intel Corporation Apparatus for register bypassing in a microprocessor
US6735685B1 (en) 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
US5524225A (en) 1992-12-18 1996-06-04 Advanced Micro Devices Inc. Cache system and method for providing software controlled writeback
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US5604912A (en) * 1992-12-31 1997-02-18 Seiko Epson Corporation System and method for assigning tags to instructions to control instruction execution
EP0682789B1 (en) 1992-12-31 1998-09-09 Seiko Epson Corporation System and method for register renaming
US5627984A (en) 1993-03-31 1997-05-06 Intel Corporation Apparatus and method for entry allocation for a buffer resource utilizing an internal two cycle pipeline
JPH09500989A (ja) 1993-05-14 1997-01-28 インテル・コーポレーション 分岐ターゲット・バッファにおける推論履歴
US5577217A (en) 1993-05-14 1996-11-19 Intel Corporation Method and apparatus for a branch target buffer with shared branch pattern tables for associated branch predictions
JPH0728695A (ja) 1993-07-08 1995-01-31 Nec Corp メモリコントローラ
US5446912A (en) 1993-09-30 1995-08-29 Intel Corporation Partial width stalls within register alias table
US5613132A (en) * 1993-09-30 1997-03-18 Intel Corporation Integer and floating point register alias table within processor device
US5630149A (en) * 1993-10-18 1997-05-13 Cyrix Corporation Pipelined processor with register renaming hardware to accommodate multiple size registers
US5689672A (en) 1993-10-29 1997-11-18 Advanced Micro Devices, Inc. Pre-decoded instruction cache and method therefor particularly suitable for variable byte-length instructions
DE69429061T2 (de) 1993-10-29 2002-07-18 Advanced Micro Devices Inc Superskalarmikroprozessoren
JP3218524B2 (ja) 1993-12-22 2001-10-15 村田機械株式会社 ワークホルダーのはみ出し検出装置
US5574935A (en) 1993-12-29 1996-11-12 Intel Corporation Superscalar processor with a multi-port reorder buffer
US5630075A (en) 1993-12-30 1997-05-13 Intel Corporation Write combining buffer for sequentially addressed partial line operations originating from a single instruction
US5619664A (en) * 1994-01-04 1997-04-08 Intel Corporation Processor with architecture for improved pipelining of arithmetic instructions by forwarding redundant intermediate data forms
US5627985A (en) 1994-01-04 1997-05-06 Intel Corporation Speculative and committed resource files in an out-of-order processor
US5604877A (en) * 1994-01-04 1997-02-18 Intel Corporation Method and apparatus for resolving return from subroutine instructions in a computer processor
US5452426A (en) 1994-01-04 1995-09-19 Intel Corporation Coordinating speculative and committed state register source data and immediate source data in a processor
US5577200A (en) 1994-02-28 1996-11-19 Intel Corporation Method and apparatus for loading and storing misaligned data on an out-of-order execution computer system
US5608885A (en) * 1994-03-01 1997-03-04 Intel Corporation Method for handling instructions from a branch prior to instruction decoding in a computer which executes variable-length instructions
US5586278A (en) 1994-03-01 1996-12-17 Intel Corporation Method and apparatus for state recovery following branch misprediction in an out-of-order microprocessor
US5564056A (en) 1994-03-01 1996-10-08 Intel Corporation Method and apparatus for zero extension and bit shifting to preserve register parameters in a microprocessor utilizing register renaming
US5625788A (en) * 1994-03-01 1997-04-29 Intel Corporation Microprocessor with novel instruction for signaling event occurrence and for providing event handling information in response thereto
US5630083A (en) 1994-03-01 1997-05-13 Intel Corporation Decoder for decoding multiple instructions in parallel
US5623628A (en) * 1994-03-02 1997-04-22 Intel Corporation Computer system and method for maintaining memory consistency in a pipelined, non-blocking caching bus request queue
US5394351A (en) * 1994-03-11 1995-02-28 Nexgen, Inc. Optimized binary adder and comparator having an implicit constant for an input
US5574927A (en) * 1994-03-25 1996-11-12 International Meta Systems, Inc. RISC architecture computer configured for emulation of the instruction set of a target computer
US5490280A (en) * 1994-03-31 1996-02-06 Intel Corporation Apparatus and method for entry allocation for a resource buffer
US5615126A (en) 1994-08-24 1997-03-25 Lsi Logic Corporation High-speed internal interconnection technique for integrated circuits that reduces the number of signal lines through multiplexing
CN102841776B (zh) * 1994-12-02 2016-06-29 英特尔公司 可以对复合操作数进行压缩操作的微处理器
US5819101A (en) 1994-12-02 1998-10-06 Intel Corporation Method for packing a plurality of packed data elements in response to a pack instruction
US5666494A (en) 1995-03-31 1997-09-09 Samsung Electronics Co., Ltd. Queue management mechanism which allows entries to be processed in any order
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
US5745375A (en) * 1995-09-29 1998-04-28 Intel Corporation Apparatus and method for controlling power usage
US5778210A (en) * 1996-01-11 1998-07-07 Intel Corporation Method and apparatus for recovering the state of a speculatively scheduled operation in a processor which cannot be executed at the speculated time
US5832205A (en) * 1996-08-20 1998-11-03 Transmeta Corporation Memory controller for a microprocessor for detecting a failure of speculation on the physical nature of a component being addressed
US6418529B1 (en) 1998-03-31 2002-07-09 Intel Corporation Apparatus and method for performing intra-add operation
US6714994B1 (en) * 1998-12-23 2004-03-30 Advanced Micro Devices, Inc. Host bridge translating non-coherent packets from non-coherent link to coherent packets on conherent link and vice versa
US7897110B2 (en) 2005-12-20 2011-03-01 Asml Netherlands B.V. System and method for detecting at least one contamination species in a lithographic apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009058995A (ja) * 2007-08-29 2009-03-19 Canon Inc 画像処理装置及び方法

Also Published As

Publication number Publication date
US7516305B2 (en) 2009-04-07
JP2006134361A (ja) 2006-05-25
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