JP2005079317A - 半導体装置 - Google Patents
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Abstract
【課題】延長ドレイン領域内に前記P型埋め込み領域の存在しない部分を減少させ、完全に空乏化させることにより、電界強度が緩和され高耐圧を保持しつつオン抵抗の低減ができる半導体装置を提供する。
【解決手段】第1導電型の半導体基板と、半導体基板内に形成される第2導電型の高濃度ドレイン領域および延長ドレイン領域と第2導電型のソース領域と、ソース領域と延長ドレイン領域との間に設けられたチャネル領域と、チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有する半導体装置であって、延長ドレイン領域において表面からの深さの異なる第1導電型埋め込み領域を少なくとも1つ以上備えており、ソース終端部ではソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しない半円状領域101を有し、前記半円状領域において、前記延長ドレイン領域内であって前記埋め込み領域を形成しない領域102の半円状底端部103は曲率をつけて形成する。
【選択図】 図1
【解決手段】第1導電型の半導体基板と、半導体基板内に形成される第2導電型の高濃度ドレイン領域および延長ドレイン領域と第2導電型のソース領域と、ソース領域と延長ドレイン領域との間に設けられたチャネル領域と、チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有する半導体装置であって、延長ドレイン領域において表面からの深さの異なる第1導電型埋め込み領域を少なくとも1つ以上備えており、ソース終端部ではソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しない半円状領域101を有し、前記半円状領域において、前記延長ドレイン領域内であって前記埋め込み領域を形成しない領域102の半円状底端部103は曲率をつけて形成する。
【選択図】 図1
Description
本発明は高耐圧特性を有しながらオン抵抗を低くすることができる半導体装置に関する。
従来から高耐圧特性を有しながらオン抵抗を低減する目的で、ドレイン領域内に第1導電型領域を埋め込み構造が提案されている(例えば下記特許文献1)。その一例を、図3および図4(a)(b)を参照しながら説明する。図4(a)は図3のIII−III断面図、図4(b)は図3のIV−IV断面図である。図3および図4(a)(b)に示すように、P型半導体基板0には、N型領域からなるソース領域およびN型領域からなる延長ドレイン領域2がそれぞれ形成されている。延長ドレイン領域2の表面部にはN型高濃度領域3が形成されていると共に、延長ドレイン領域2の内部にはP型埋め込み領域4が形成されている。N型高濃度領域3はドレイン電極5と接続されていると共に、P型埋め込み領域4は半導体基板0と接続されている。また、半導体基板0の表面部にはソース領域1とソース領域1に隣接するP型の基板コンタクト領域6が形成されている。ソース領域6および基板コンタクト領域6はソース電極7に接続されており、これにより、ソース領域1は半導体基板0と同電位に設定される。また、半導体基板0にはソース領域1および基板コンタクト領域6を囲むようにP型のアンチパンチスルー領域8が形成されている。半導体基板0の上部におけるソース領域1と延長ドレイン領域2との間にはゲート絶縁膜を介してゲート電極9が形成されており、半導体基板0におけるゲート電極の下側の領域はチャネル領域として機能する。ゲート電極9および半導体基板0の表面は絶縁膜Aにより覆われている。
前記従来例の半導体装置の特徴は、N型領域からなる延長ドレイン領域2の内部にP型埋め込み領域4を備えていることである。P型埋め込み領域4は半導体基板0を介して基準電位に設定されているため、延長ドレイン領域2に高電圧が印加されると、延長ドレイン領域2と、半導体基板0およびP型埋め込み領域とは逆バイアス状態になる。このため延長ドレイン領域2と半導体基板0および延長ドレイン領域2とP型埋め込み領域4の接合部から空乏層が拡がる。この空乏層の絶縁耐圧特性を利用することにより、MOS型トランジスタの高耐圧化を図ることができる。ゲート電極9に電圧が印加されると、MOS型トランジスタのチャネル領域B2が導通するので、破線の矢印で示すように、電流は主として、延長ドレイン領域2の内部におけるP型埋め込み領域4の上方と下方を流れる。
ところで、通常行われているように、基板表面からの拡散により延長ドレイン領域2の表面部にP型領域を形成すると、延長ドレイン領域2における不純物濃度の最も高い表面部におけるN型不純物の濃度は著しく低下するため、オン抵抗は高くなってしまう。
そこで、前記従来例においては、延長ドレイン領域2の内部にP型埋め込み領域4を形成することにより、延長ドレイン領域2の表面部におけるN型不純物濃度の低下を防止している。また、ソース終端部では、曲率が小さいことによる電界の集中を避けるため、延長ドレイン領域注入時にソース端部を取り囲むように半円状に不純物を注入せず、濃度を薄くし空乏化しやすくした特殊構造部201が存在する。202は延長ドレイン領域端部、203は埋め込み領域端部である。
米国特許第5258636号明細書
前記従来例ではP型埋め込み領域を1層埋め込んでいるが、さらに埋め込み領域の数を増やすことで延長ドレイン領域の濃度を濃くすることができ、オン抵抗を低減することができる。しかし図3に示すような前記ソース終端部特殊構造部分では、オン抵抗低減のため前記延長ドレイン領域の濃度を濃くすると、図4(a)(b)に示すようにN型不純物拡散しやすく前記延長ドレイン領域内にP型埋め込み領域の存在しない部分が広くなり、空乏化しにくくなっている。さらに延長ドレイン領域が両側から拡散する半円状底端部ではより空乏化しにくい構造となっている。そのため、前記ソース終端部特殊構造部分において、完全に空乏化されず局部的なブレークダウンが発生し十分な耐圧が出ないという問題が発生する。
本発明は、前記従来の問題を解決するため、延長ドレイン領域内に前記P型埋め込み領域の存在しない部分を減少させ、空乏化させることにより、電界強度が緩和され高耐圧を保持しつつオン抵抗の低減ができる半導体装置を提供することを目的とする。
本発明の半導体装置は、 第1導電型の半導体基板と、前記半導体基板内に形成される第2導電型の高濃度ドレイン領域および延長ドレイン領域と第2導電型のソース領域と、前記ソース領域と前記延長ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有し、前記延長ドレイン領域において表面からの深さが異る、少なくとも1つ以上の第1導電型の埋め込み領域を有し、前記埋め込み領域の最下層の深さが前記延長ドレイン領域の深さより浅い半導体装置であって、ソース終端部ではソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しない半円状領域を有し、前記半円状領域において、前記延長ドレイン領域内であって前記埋め込み領域を形成しない半円状部が半円状底端部に曲率をつけて形成することを特徴とする。
本発明では、前記ソース終端部の延長ドレイン領域を形成しない半円状周辺において、前記埋め込み領域の半円状底端部に曲率をつけたため、前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離を短くすることができ、前記延長ドレイン領域内に前記P型埋め込み領域の存在しない部分を減少させ、完全に空乏化させる。これにより、この特異形状部分においても完全に空乏化させることができ電界強度が緩和され高耐圧を保持しつつオン抵抗の低減が実現できる。
本発明では、図1および図2(a)(b)に示すように前記ソース終端部の延長ドレイン領域を形成しない半円状周辺において前記埋め込み領域の半円状底端部に曲率をつけたため、前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離を短くすることができ、前記延長ドレイン領域内に前記P型埋め込み領域の存在しない部分を減少させ、完全に空乏化させる。
以下本発明の実施例について図1を参照しながら説明する。図1において0はP型半導体基板、2は延長ドレイン領域、3は高濃度ドレイン領域、4は延長ドレイン領域内に形成される1つ以上のP型埋め込み領域がそれぞれ形成されている。N型高濃度領域3はドレイン電極5と接続されており、P型埋め込み領域4は半導体基板0と接続されている。
半導体基板0の表面部にはソース領域1とソース領域1に隣接するP型の基板コンタクト領域6が形成されている。ソース領域6および基板コンタクト領域6はソース電極7に接続されており、これにより、ソース領域1は半導体基板0と同電位に設定される。また、半導体基板0にはソース領域1および基板コンタクト領域6を囲むようにP型のアンチパンチスルー領域8が形成されている。
半導体基板0の上部におけるソース領域1と延長ドレイン領域2との間にはゲート絶縁膜を介してゲート電極9が形成されており、半導体基板0におけるゲート電極9の下側の領域はチャネル領域B1として機能する。ゲート電極9および半導体基板0の表面は絶縁膜Aにより覆われている。
本実施例では、P型半導体基板0の不純物濃度を約1×1014〜3×1014cm3程度に
設定し、延長ドレイン領域2は基板表面からの深さが約6〜10μm程度まで形成され、不純物濃度は約1×1015〜7×1016cm3程度である。P型埋め込み領域4は、シリコ
ン基板0の表面からの深さが約1〜4μm程度の位置に形成され、不純物濃度は約1×1016〜1×1017cm3程度である。また、P型埋め込み領域4の厚さは、約1〜1.5μ
m程度である。P型埋め込み領域4は半導体基板0を介して基準電位に設定されているため、延長ドレイン領域2に高電圧が印加されると、延長ドレイン領域2と、半導体基板0およびP型埋め込み領域とは逆バイアス状態になる。このため延長ドレイン領域2と半導体基板0および延長ドレイン領域2とP型埋め込み領域4の接合部から空乏層が拡がる。この空乏層の絶縁耐圧特性を利用することにより、MOS型トランジスタの高耐圧化を図ることができる。ゲート電極9に電圧が印加されると、MOS型トランジスタのチャネル領域が導通するため、破線の矢印で示すように、電流は主として、延長ドレイン領域2の内部におけるP型埋め込み領域4の上方と下方を流れる。
設定し、延長ドレイン領域2は基板表面からの深さが約6〜10μm程度まで形成され、不純物濃度は約1×1015〜7×1016cm3程度である。P型埋め込み領域4は、シリコ
ン基板0の表面からの深さが約1〜4μm程度の位置に形成され、不純物濃度は約1×1016〜1×1017cm3程度である。また、P型埋め込み領域4の厚さは、約1〜1.5μ
m程度である。P型埋め込み領域4は半導体基板0を介して基準電位に設定されているため、延長ドレイン領域2に高電圧が印加されると、延長ドレイン領域2と、半導体基板0およびP型埋め込み領域とは逆バイアス状態になる。このため延長ドレイン領域2と半導体基板0および延長ドレイン領域2とP型埋め込み領域4の接合部から空乏層が拡がる。この空乏層の絶縁耐圧特性を利用することにより、MOS型トランジスタの高耐圧化を図ることができる。ゲート電極9に電圧が印加されると、MOS型トランジスタのチャネル領域が導通するため、破線の矢印で示すように、電流は主として、延長ドレイン領域2の内部におけるP型埋め込み領域4の上方と下方を流れる。
なお、本実施例はP型埋め込み領域4が2層の場合の図を示しているが、P型埋め込み領域の数については、2層に限定されるものではない。
次に本発明の半導体装置の製造方法について図1、図2を参照しながら説明する。まず、図2(a)に示すように延長ドレイン領域2は、P型半導体基板0中に加速エネルギー数百keV程度でリンイオン注入を行い、熱拡散については延長ドレイン領域2に、複数のP型埋め込み領域4を形成するために好適な深さとなるような条件で熱拡散を行い、延長ドレイン領域2を形成する。このとき図1に示すようにソース終端部では、電界の集中を防ぐためソース領域を取り囲むように前記延長ドレイン領域を形成しない半円状の領域101を形成する。さらに図2(a)に示すようにアンチパンチスルー領域8を形成するため、ボロンイオンを数百keV程度で注入する。
また、前記P型埋め込み領域4は、加速エネルギーを変えてボロンイオンを注入することにより形成する。本発明では、加速エネルギーは0.7〜3.0MeVの間で好適な条件を定める。このとき図1に示すようにソース終端部では前記延長ドレイン領域と同様にP型埋め込み領域を注入しない領域102を半円状に形成するため、半円状周辺では前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離はソース終端部以外の領域に比べ短くなり、さらに半円状底端部103には曲率をつけて形成する。
その後、図2(a)に示すようにゲート絶縁膜Aを形成し、さらにポリシリコンにてゲート電極9を形成する。続いてドレイン領域3およびソース領域1、基板コンタクト領域6を形成する。ドレイン領域3およびソース領域1については砒素イオンを約50keV程度で注入し、基板コンタクト領域6についてはボロンイオンを約50keV程度で注入する。さらにコンタクト窓を形成し、ドレイン電極およびソース電極の形成により本実施例によるところの図1に示す高耐圧Nチャネル型MOSFETが形成される。
なお、図2(a)は本発明の実施例におけるソース終端部以外(図1、I−I間)の断面図であり、図2(b)は同ソース終端部特殊構造部(図1、II−II間)の断面図であり、図2(c)は従来例におけるソース終端部特殊構造部(図3、IV−IV間)の断面図を比較のために示した。
ソース終端部は半円状の延長ドレイン領域を形成しない領域101があり、かつ延長ドレイン領域内の埋め込み領域を形成しない領域102の半円状底端部103に曲率をつけたため、前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離を短くすることができ、延長ドレイン領域の端部と埋め込み領域の端部の距離がソース終端部以外の領域に比べ短くなり、延長ドレイン領域が両側から拡散する半円状底端部において、完全に空乏化することができ、十分な耐圧が出る。
本発明にかかる半導体装置は、延長ドレイン領域内にP型埋め込み領域の存在しない部分を減少させ、完全に空乏化させることができ、特異形状部分においても完全に空乏化させることができ電界強度が緩和され高耐圧を保持しつつオン抵抗の低減が実現できる横型半導体装置およびその製造方法として有用である。
0 P型半導体基板
1 N型ソース領域
2 N型延長ドレイン領域
3 N型高濃度ドレイン領域
4 P型埋め込み領域
5 ドレイン電極
6 P型コンタクト領域
7 ソース電極
8 アンチパンチスルー領域
9 ゲート電極
A 絶縁膜
B チャネル領域
101 N型延長ドレイン領域を形成しない領域
102 P型埋め込み領域を形成しない領域
103 半円状底端部
201 N型延長ドレイン領域およびP型埋め込み領域を形成しない領域
202 延長ドレイン領域端部
203 埋め込み領域端部
1 N型ソース領域
2 N型延長ドレイン領域
3 N型高濃度ドレイン領域
4 P型埋め込み領域
5 ドレイン電極
6 P型コンタクト領域
7 ソース電極
8 アンチパンチスルー領域
9 ゲート電極
A 絶縁膜
B チャネル領域
101 N型延長ドレイン領域を形成しない領域
102 P型埋め込み領域を形成しない領域
103 半円状底端部
201 N型延長ドレイン領域およびP型埋め込み領域を形成しない領域
202 延長ドレイン領域端部
203 埋め込み領域端部
Claims (4)
- 第1導電型の半導体基板と、前記半導体基板内に形成される第2導電型の高濃度ドレイン領域および延長ドレイン領域と第2導電型のソース領域と、前記ソース領域と前記延長ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有し、前記延長ドレイン領域において表面からの深さが異る、少なくとも1つ以上の第1導電型の埋め込み領域を有し、前記埋め込み領域の最下層の深さが前記延長ドレイン領域の深さより浅い半導体装置であって、
ソース終端部ではソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しない半円状領域を有し、
前記半円状領域において、前記延長ドレイン領域内であって前記埋め込み領域を形成しない半円状部が半円状底端部に曲率をつけて形成することを特徴とする半導体装置。 - 前記延長ドレイン領域を形成しない半円状周辺では前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離がソース終端部以外の領域に比べて短い請求項1記載の半導体装置。
- 前記埋め込み領域は、前記半導体基板と電気的に接続されている請求項1に記載の半導体装置。
- 前記埋め込み領域は、前記半導体基板と電気的に接続されている請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003307249A JP2005079317A (ja) | 2003-08-29 | 2003-08-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003307249A JP2005079317A (ja) | 2003-08-29 | 2003-08-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005079317A true JP2005079317A (ja) | 2005-03-24 |
Family
ID=34410089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003307249A Withdrawn JP2005079317A (ja) | 2003-08-29 | 2003-08-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005079317A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012107998A1 (ja) * | 2011-02-08 | 2012-08-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2016042554A (ja) * | 2014-08-19 | 2016-03-31 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
-
2003
- 2003-08-29 JP JP2003307249A patent/JP2005079317A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2012107998A1 (ja) * | 2011-02-08 | 2012-08-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2016042554A (ja) * | 2014-08-19 | 2016-03-31 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
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