JP2005032970A - 半導体素子接着用電磁波遮断シートおよび半導体装置 - Google Patents

半導体素子接着用電磁波遮断シートおよび半導体装置 Download PDF

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Abstract

【課題】積層された半導体素子の電気信号の干渉を防止し、ノイズの混入を防ぐ。
【解決手段】ポリイミド樹脂などの合成樹脂またはセラミックなどから成る電気絶縁層1aの片面または両面に、いわゆるフェライトめっき法によってフェライト層1bを形成する。このフェライト層1bの最外方両表面に粘着層1c,1dをそれぞれ設ける。本件半導体素子接着用電磁波遮断シート1,3eを、積層される2つの半導体素子3b,3c相互間に配置し、電気信号の干渉を防止する。また半導体素子3b,3cとパッケージ本体3aとの間に、本件半導体素子接着用電磁波遮断シート3dを介在し、パッケージ本体3aからのノイズの混入を防止する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、積層された半導体素子相互間の電気信号の干渉を防止し、また半導体素子に混入するノイズを低減するための半導体素子接着用電磁波遮断シート、半導体装置および半導体素子接着用電磁波遮断シートの製造方法に関する。
【0002】
【従来の技術】
近年、電子機器の小形化の要求に伴い、表面高密度実装にさらに拍車がかかり、複数の半導体素子を同一パッケージ内に積層したいわゆるスタックパッケージの利用が増加している(特許文献1参照)。
【0003】
電子機器のディジタル化、高速化、高周波化が進むにつれて、ノイズ問題が重要性を増してきている。スタックパケージにおいては特に、半導体素子を近接して積層するため、従来のような半導体素子外部から到来するノイズの問題以外に、積層された素子間の信号干渉が発生するという問題がある。先行技術では、このようなスタックパケージにおける素子間の信号干渉を抑制できる対策材料は提供されていない。
【0004】
小型のCSP(Chip Size Package)におけるノイズ問題の対策のために、ノイズ低減効果を得るためにフェライトペースト層を導入した先行技術が存在する(特許文献2参照)。このペーストは、フェライト粉末を用いたものであり、フェライト間にペーストの母材と成る樹脂が挿入されているので、ノイズ対策効果が少ないという問題がある。
【0005】
このように、複数の半導体素子を積層するスタックパッケージにおいて、半導体素子間の信号干渉を抑制する材料は提供されていない。さらに、従来の小型CSP用のノイズ対策ペーストでは、そのノイズ対策効果が小さいという問題がある。
【0006】
【特許文献1】
特開2002−25232号公報
【特許文献2】
特開2001−24108号公報
【0007】
【発明が解決しようする課題】
本発明は、かかる点に鑑みてなされたものであり、充分なノイズ低減効果および複数の半導体素子間の信号干渉の抑制を発揮することができる半導体素子接着用電磁波遮断シート、半導体装置および半導体素子接着用電磁波遮断シートの製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明は、電気絶縁層と、
電気絶縁層の片面または両面に設けられるフェライト層と、
最外方の両表面に設けられる粘着層とを含むことを特徴とする半導体素子接着用電磁波遮断シートである。
【0009】
また本発明は、前記両面に粘着層が設けられた半導体素子接着用電磁波遮断シートを介在して、半導体素子が積層されることを特徴とする半導体装置である。
【0010】
本発明に従えば、電気絶縁層によって補強されたフェライト層は、たとえば積層された半導体素子相互間で干渉を生じる電気信号の漏洩を、フェライト層の磁気損失特性によって減衰させる。また半導体素子に混入するノイズを、フェライト層の磁気損失特性によって減衰させ、ノイズの混入を防ぐ。こうして本発明のシートによって、電磁波を遮蔽し、半導体素子の電気信号の干渉を防止し、またノイズの混入を防ぐ。
【0011】
フェライトとは、化学式MO・Fe(MはFe以外の2価の金属で、たとえばMn、Zn、Niが等が挙げられる。)で表される磁性酸化物の総称である。本発明のこれらの酸化物系軟質磁性材料には、高透磁率、高磁束密度のMn−Zn系と、比抵抗が極めて高いNi−Zn系が好適する。フェライトは、高周波磁気特性に優れる。
【0012】
本件シートの最外方に粘着層が形成されることによって、本件シートを半導体素子またはパッケージなどに接着する作業を容易に行うことができ、作業性が向上される。
【0013】
粘着層が本件シートの両面に形成されることによって、各粘着層に半導体素子を接着し、半導体素子を積層することができ、あるいはまた半導体素子をパッケージに接着して装着することが容易である。
【0014】
また本発明は、表面にOH基を有する電気絶縁層を、2価鉄イオンFe2+と必要により他の金属イオンとを含むめっき反応液中に浸すことによって、電気絶縁層の一方面または両面に、この2価鉄イオンFe2+および他の金属イオンをOH基を介して吸着させ、
酸化剤または陽極電流によって、Fe2+の一部をFe2+→Fe3+の酸化反応を行うことによって、すでに吸着していた前記金属イオンに再び2価鉄イオンFe2+を吸着させつつ、加水分解を行いながら、
電気絶縁層の前記一方面または両面に、スピネル生成反応を生じさせ、スピネル形フェライト層を形成し、次いで、最外方の両表面に粘着層を設けることを特徴とする。
【0015】
本発明に従えば、電気絶縁層の一方面または両面に、いわゆるフェライトめっきと呼ばれるフェライト層を、常温〜100℃未満の比較的低い温度でフェライト層を形成することが容易に可能となる。
【0016】
金属イオンの吸着席となるOH基が表面に有する固体基板である電気絶縁層を、2価鉄イオンFe2+を含む反応液に浸すと、これらのイオンがOH基を介して固体表面に吸着される。次に亜硝酸ナトリウムNaNO、空気(O)などの酸化剤または陽極電流によって、Fe2+→Fe3+の酸化反応を行うと、すでに吸着していた金属イオン上に再びFe2+が吸着しつつ、加水分解を伴いながら、スピネル生成反応が起こる。この吸着→酸化→スピネル生成というプロセスが繰返され、スピネル膜または粒子が成長してゆく。このフェライト層生成の反応式は、次のように表される。
【0017】
Figure 2005032970
Feのみを含むマグネタイトめっきでは、(3)式でM=Feとおいて、
3Fe2++4HO ←→ Fe+8H+2e …(4)
【0018】
フェライトめっきは、酸化剤(O,NaNOなど)を用いた場合、一種の無電解めっきに相当する。フェライトめっきは、酸化反応である。
【0019】
このように100℃以下の水溶液中で結晶質フェライトを合成できるのは、現在のところ、スピネル形に限定されている。その理由は、スピネル形フェライトが遷移金属イオンのみしか含まないために、結晶化に必要とする活性化エネルギが低いためである。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照して詳細に説明する。
【0021】
図1は、本発明の一実施の形態に係る半導体素子接着用電磁波遮断シート1を示す断面図である。図1において、絶縁基材である電気絶縁層1a上の片面にフェライト層1bが形成されており、フェライト層1bの面上および電気絶縁層1aの反対側の面上に、接着層である粘着層1cおよび1dが形成される。
【0022】
電気絶縁層1aとしては、ポリイミド等の有機材料から成る合成樹脂シート、アルミナに代表されるセラミック基板等を用いることができる。落下時の破損の心配が無いことや、厚みを薄くできる点、さらには、製造上の取扱い易さの点から、有機材料から成るシートが好ましい。さらに、電気絶縁性の性能に優れ、さらには難燃性を確保できるという点からポリイミドから成るシートが好ましい。
【0023】
フェライト層1bは、種々の方法で電気絶縁層1a上に形成することができる。電気絶縁層1a上へフェライト層1bを形成する方法としては、(1)フェライトめっき法(たとえば松下、他;日本応用磁気学会誌、Vol.26、No.4、p.475(2002)参照)によって電気絶縁層1a上にフェライト層1bを形成する方法が好ましいが、そのほか(2)フェライト粉末を燒結した燒結フェライトシートを接着剤等を用いて電気絶縁層に接着する方法や、(3)電気絶縁層上にスパッタやCVD(化学的気相成長法)等の真空蒸着法により成膜する方法を選ぶことができる。この中でも、前述のフェライトめっき法にてフェライト層1bを電気絶縁層1a上に形成する方法は、低温でのフェライト形成が可能であり、さらには、電気絶縁層1aの両面へ一度に形成できるという点で好ましい。このように、面上にフェライト層1bを形成することにより、不要電磁波の吸収および/または遮蔽の機能をシートに付与することができる。このフェライト層1bの厚みは、たとえば10nm〜1mmであってもよく、好ましくは100nm〜10μmである。
【0024】
粘着層1c,1dとしては、半導体素子間を接着する機能を持ち、熱サイクル時の信頼性が確保でき、さらには、接合時への半導体素子へのダメージが少ないものであればよく、これらを満足するものであれば、熱可塑性樹脂または熱硬化性樹脂のいずれでも用いることができる。これらの信頼性を確保するために、熱可塑性樹脂の場合には、ガラス転移温度が60℃以上250℃以下の材料、さらには120℃以上250℃以下の材料が好ましい。すなわち、ガラス転移温度が60℃未満の場合には、パッケージング後の熱サイクル信頼性が低下し、好ましくない場合がある。また、ガラス転移温度が250℃を超える場合には、半導体集積回路素子を積層する際の作業性の低下および半導体集積回路素子へのダメージが発生する場合があり好ましくない。電気絶縁層1a、粘着層1c,1dの厚みは、フェライト層1bの厚みと同様であってもよく、たとえば0.1μm〜100μmであってもよく、さらに厚くてもよいが、好ましくは1μm〜10μmである。
【0025】
粘着層1c,1dとして好適する熱可塑性樹脂としては、ポリイミド、ポリイミドアミド、ポリエーテルスルホン、ポロエーテルエーテルケトン、ポリエステル、ポリスルホン、ポリフェニレンエーテル、ポリアミド、ポリ(メタ)アクリル酸エステル、エチレン酢ビコポリマー、エチレンアクリルコポリマーおよびポリエチレン、ポリプロピレン等のポリオレフィン類の単独またはこれらの混和物が例示される。
【0026】
粘着層1c,1dとして好適する熱硬化性樹脂の場合には、硬化後のガラス転移温度が60℃以上300℃以下の材料、さらには120℃以上300℃以下の材料が好ましい。すなわち、ガラス転移温度が60℃未満の場合には、パッケージング後の熱サイクル信頼性が低下し、好ましくない場合がある。また、ガラス転移温度が300℃を超える場合には、硬化応力による集積回路素子へのダメージが発生するため好ましくない場合がある。熱硬化性樹脂としては、エポキシ樹脂、ビスマレイミド樹脂、ベンゾシクロフラン樹脂、シアン酸エステル樹脂、フェノール樹脂の単独または混和物が例示される。また、これら熱硬化性樹脂には熱可塑性樹脂あるいは各種ゴム成分を加えてもかまわない。
【0027】
粘着層1c,1dの外表面には、剥離シート1e,1fが、剥離可能に貼着される。半導体素子の接着に先立ち、剥離シート1e,1fが除去され、粘着層1c,1dによって接着機能が達成される。
【0028】
図2は、本発明の実施の他の形態にかかる半導体素子接着用電磁波遮断シート2を示す断面図である。図2において、電気絶縁層2a上の両面にフェライト層2bおよび2eが形成されており、フェライト層2bおよび2eの上にそれぞれ粘着層2cおよび2dが形成される。電気絶縁層2aは、前述の図1の電気絶縁層1aと同様な構成を有し、フェライト層2b,2eは、前述のフェライト層1bと同様な構成を有し、粘着層2c,2dは、前述の粘着層1c,1dと同様な構成を有する。図2の実施の形態においても、前述の剥離シート1e,1fと同様な剥離シート2f,2gが剥離可能に同様に設けられてもよい。
【0029】
図3は、本発明の一実施の形態に係る半導体装置3を示す断面図である。図3において、1つの半導体素子3bが、スペーサ3dを介して電気絶縁層1aと同様な電気絶縁性材料から成るパッケージ本体である基板3a上に搭載され、ワイヤ等の接続部3gによって半導体素子3bと基板3aは電気的に接続されている。スペーサ3dは半導体素子3bを基板3a上に固定するために用いられるものである。
【0030】
このスペーサ3dとして、本発明の半導体素子接着用電磁波遮断シート1または2を用いる。半導体素子3b上に積層されるもう一つの半導体素子3cは、本発明のフェライト層を含む半導体素子接着用電磁波遮断シート3eを介して積層される。半導体素子3cは、ワイヤ等の接続部3fにて半導体素子3bまたは基板3aと電気的に接続される。このように積層された半導体素子3b,3cは、封止材3hで封止することによって外部環境から守られる。さらに、このような半導体装置3は、電気接続部3iを介して外部電気回路と接続される。
【0031】
前述の図3では、積層される半導体素子が2つの場合を示しているが、積層される半導体素子の数は特に制限されるものでない。このようにフェライト層を含む本発明のシートを半導体素子間の半導体素子接着用電磁波遮断シートとして用いることによって、半導体素子間の電気信号の干渉を効率よく抑制することができる。こうして本発明の半導体素子接着用電磁波遮断シートを、前述のスペーサ3dおよびシート3eにおいて用いることによって、積層スタックパッケージにおいて、半導体素子間の電気信号の干渉が少ない半導体装置を実現することができるとともに、外部からのノイズの混入を抑制することができる。
【0032】
【発明の効果】
本発明によれば、半導体素子の電気信号が相互に干渉することを防止し、またノイズが混入することを防止する半導体素子接着用電磁波遮断シートが実現される。本件半導体素子接着用電磁波遮断シートのフェライト層を、前述のいわゆるフェライトめっき法で製造することによって、たとえば積層された半導体素子の電気信号の干渉を防止し、またパッケージなどのノイズ混入を防止するのに充分な厚みを有するフェライト層を、容易に得ることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る半導体素子接着用電磁波遮断シート1を示す断面図である。
【図2】本発明の実施の他の形態にかかる半導体素子接着用電磁波遮断シート2を示す断面図である。
【図3】本発明の一実施の形態に係る半導体装置3を示す断面図である。
【符号の説明】
1,2,3e 半導体素子接着用電磁波遮断シート
1a,2a 電気絶縁層
1b,2b,2e フェライト層
1c,1d,2c,2d 粘着層
3 半導体装置
3a 基板
3b,3c 半導体素子
3d スペーサ

Claims (3)

  1. 電気絶縁層と、
    電気絶縁層の片面または両面に設けられるフェライト層と、
    最外方の両表面に設けられる粘着層とを含むことを特徴とする半導体素子接着用電磁波遮断シート。
  2. 請求項1記載の両面に粘着層が設けられた半導体素子接着用電磁波遮断シートを介在して、半導体素子が積層されることを特徴とする半導体装置。
  3. 表面にOH基を有する電気絶縁層を、2価鉄イオンFe2+と必要により他の金属イオンとを含むめっき反応液中に浸すことによって、電気絶縁層の一方面または両面に、この2価鉄イオンFe2+および他の金属イオンをOH基を介して吸着させ、
    酸化剤または陽極電流によって、Fe2+の一部をFe2+→Fe3+の酸化反応を行うことによって、すでに吸着していた前記金属イオンに再び2価鉄イオンFe2+を吸着させつつ、加水分解を行いながら、
    電気絶縁層の前記一方面または両面に、スピネル生成反応を生じさせ、スピネル形フェライト層を形成し、次いで、最外方の両表面に粘着層を設けることを特徴とする請求項1記載の半導体素子接着用電磁波遮断シートの製造方法。
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Publication number Priority date Publication date Assignee Title
JP2007165701A (ja) * 2005-12-15 2007-06-28 Nec Tokin Corp 薄型シート状磁性体およびその使用方法
CN102468185A (zh) * 2010-11-18 2012-05-23 日东电工株式会社 芯片接合薄膜、切割/芯片接合薄膜、芯片接合薄膜的制造方法以及具有芯片接合薄膜的半导体装置
JP2012124466A (ja) * 2010-11-18 2012-06-28 Nitto Denko Corp 半導体装置用接着フィルム、及び、半導体装置
US20120234457A1 (en) * 2011-03-15 2012-09-20 Schulte David J Method for upgrading the performance of an electronic device
KR101553004B1 (ko) * 2008-11-12 2015-09-14 엔이씨 도낀 가부시끼가이샤 자성막 부착체 및 그 제조 방법
CN105529312A (zh) * 2014-09-12 2016-04-27 矽品精密工业股份有限公司 封装结构
CN106373926A (zh) * 2015-07-20 2017-02-01 矽品精密工业股份有限公司 封装结构及屏蔽件与其制法
WO2017081840A1 (ja) * 2015-11-12 2017-05-18 ソニー株式会社 固体撮像装置及び固体撮像機器
US9929131B2 (en) 2015-12-18 2018-03-27 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor package having mold layer with curved corner
WO2020090219A1 (ja) * 2018-10-29 2020-05-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
CN114188312A (zh) * 2022-02-17 2022-03-15 甬矽电子(宁波)股份有限公司 封装屏蔽结构和屏蔽结构制作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6144868B2 (ja) 2010-11-18 2017-06-07 日東電工株式会社 フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、及び、フリップチップ型半導体裏面用フィルムの製造方法
JPWO2013183671A1 (ja) 2012-06-08 2016-02-01 日立化成株式会社 半導体装置の製造方法
KR20190010593A (ko) 2016-05-20 2019-01-30 히타치가세이가부시끼가이샤 이형 필름

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165701A (ja) * 2005-12-15 2007-06-28 Nec Tokin Corp 薄型シート状磁性体およびその使用方法
US9991051B2 (en) 2008-11-12 2018-06-05 Tokin Corporation Body with magnetic film attached and manufacturing method thereof
KR101553004B1 (ko) * 2008-11-12 2015-09-14 엔이씨 도낀 가부시끼가이샤 자성막 부착체 및 그 제조 방법
CN102468185A (zh) * 2010-11-18 2012-05-23 日东电工株式会社 芯片接合薄膜、切割/芯片接合薄膜、芯片接合薄膜的制造方法以及具有芯片接合薄膜的半导体装置
JP2012124466A (ja) * 2010-11-18 2012-06-28 Nitto Denko Corp 半導体装置用接着フィルム、及び、半導体装置
JP2016119493A (ja) * 2010-11-18 2016-06-30 日東電工株式会社 ダイボンドフィルム、ダイシング・ダイボンドフィルム、ダイボンドフィルムの製造方法、及び、ダイボンドフィルムを有する半導体装置
US20120234457A1 (en) * 2011-03-15 2012-09-20 Schulte David J Method for upgrading the performance of an electronic device
CN105529312A (zh) * 2014-09-12 2016-04-27 矽品精密工业股份有限公司 封装结构
CN106373926A (zh) * 2015-07-20 2017-02-01 矽品精密工业股份有限公司 封装结构及屏蔽件与其制法
WO2017081840A1 (ja) * 2015-11-12 2017-05-18 ソニー株式会社 固体撮像装置及び固体撮像機器
CN108352389A (zh) * 2015-11-12 2018-07-31 索尼公司 固态成像装置与固态成像设备
US10506186B2 (en) 2015-11-12 2019-12-10 Sony Corporation Solid-state imaging device and solid-state imaging apparatus
CN108352389B (zh) * 2015-11-12 2022-09-27 索尼公司 固态成像装置与固态成像设备
US9929131B2 (en) 2015-12-18 2018-03-27 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor package having mold layer with curved corner
US10147713B2 (en) 2015-12-18 2018-12-04 Samsung Electronics Co., Ltd. Semiconductor package having mold layer with curved corner and method of fabricating same
WO2020090219A1 (ja) * 2018-10-29 2020-05-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
CN114188312A (zh) * 2022-02-17 2022-03-15 甬矽电子(宁波)股份有限公司 封装屏蔽结构和屏蔽结构制作方法
CN114188312B (zh) * 2022-02-17 2022-07-08 甬矽电子(宁波)股份有限公司 封装屏蔽结构和屏蔽结构制作方法

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