CN106373926A - 封装结构及屏蔽件与其制法 - Google Patents

封装结构及屏蔽件与其制法 Download PDF

Info

Publication number
CN106373926A
CN106373926A CN201510456892.0A CN201510456892A CN106373926A CN 106373926 A CN106373926 A CN 106373926A CN 201510456892 A CN201510456892 A CN 201510456892A CN 106373926 A CN106373926 A CN 106373926A
Authority
CN
China
Prior art keywords
layer
magnetic metal
metal oxide
protective layer
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510456892.0A
Other languages
English (en)
Other versions
CN106373926B (zh
Inventor
许聪贤
钟兴隆
朱德芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN106373926A publication Critical patent/CN106373926A/zh
Application granted granted Critical
Publication of CN106373926B publication Critical patent/CN106373926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73257Bump and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本申请涉及一种封装结构及屏蔽件与其制法,该封装结构包括:电子元件、结合于该电子元件上的屏蔽件、以及覆盖该电子元件与该屏蔽件的封装材,其中,该屏蔽件包含磁性金属氧化层与设于该磁性金属氧化层上的保护层,通过该屏蔽件直接结合于该电子元件上的设计,使该屏蔽件能有效对该电子元件产生屏蔽效果,以避免该电子元件的讯号发生错误。

Description

封装结构及屏蔽件与其制法
技术领域
本发明涉及一种封装结构,尤指一种具屏蔽件的封装结构及该屏蔽件与其制法。
背景技术
随着电子产业的蓬勃发展,电子产品也逐渐迈向多功能、高性能的趋势。目前无线通讯技术已广泛应用于各式各样的消费性电子产品以利接收或发送各种无线讯号,而为提升电性品质,多种半导体产品具有屏蔽的功能,以防止电磁干扰(Electromagnetic Interference,简称EMI)产生。
目前的电子产品均朝向小型化及高速化的目标发展,尤其是通讯产业的发展已普遍运用整合于各类电子产品,例如行动电话(Cellphone)、膝上型电脑(laptop)等。上述的电子产品需使用高频的射频芯片,且射频芯片可能相邻设置数字集成电路、数字讯号处理器(Digital Signal Processor,简称DSP)或基频晶片(Base Band),因而互相造成电磁干扰的现象,故必需进行电磁屏蔽(Electromagnetic Shielding)处理。
如图1所示,现有射频模组1通过将多个电子元件11电性连接在一承载件10上,再以如环氧树脂的封装材13包覆各该电子元件11,并于该封装材13上罩设一金属薄膜12。该射频模组1借助该金属薄膜12保护所述电子元件11免受外界EMI影响。
惟,现有射频模组1中,该金属薄膜12制程时间冗长及成本极高。
此外,该金属薄膜12形成于该封装材13的外面以达防止EMI的功效,也就是该金属薄膜12与干扰源(即该电子元件11)间隔有该封装材13,故当该电子元件11为低频元件时,即使该金属薄膜12覆盖该封装材13的上面与侧面,该金属薄膜12的屏蔽效果仍然不佳,导致该低频的电子元件11的讯号容易发生错误。
因此,如何克服上述现有技术的种种问题,实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失,本发明揭示一种封装结构及屏蔽件与其制法,使屏蔽件能有效对电子元件产生屏蔽效果,以避免电子元件的讯号发生错误。
本发明的封装结构,包括:电子元件;屏蔽件,其结合于该电子元件上,且该屏蔽件包含磁性金属氧化层与设于该磁性金属氧化层上的保护层;以及封装材,其覆盖该电子元件与该屏蔽件。
前述的封装结构中,该电子元件为主动元件或被动元件。
前述的封装结构中,形成该磁性金属氧化层的材质包含锰锌铁氧磁体或镍锌铁氧磁体。
前述的封装结构中,形成该保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
前述的封装结构中,该磁性金属氧化层的相对两侧设有该保护层;或者,该磁性金属氧化层的其中一侧设有该保护层。
前述的封装结构中,该屏蔽件藉由一结合层结合于该电子元件上,使该结合层形成于该屏蔽件与该电子元件之间。
前述的封装结构中,该屏蔽件为完全或部分遮盖该电子元件。
前述的封装结构中,该屏蔽件的部分表面外露于该封装材。
前述的封装结构中,还包括承载件,其承载该电子元件并与该电子元件电性连接。
本发明还提供一种屏蔽件的制法,包括:形成磁性金属氧化层于一保护层上;以及压合该磁性金属氧化层与该保护层。
前述的制法中,还包括于压合前,堆迭结合层于该磁性金属氧化层上,使该磁性金属氧化层位于该保护层与该结合层之间。
前述的制法中,该磁性金属氧化层藉由涂胶印刷方式形成于该保护层上。
前述的制法中,还包括于压合后,进行烧结或固化制程。
本发明还提供一种屏蔽件,包括:磁性金属氧化层;以及保护层,其形成于该磁性金属氧化层的一表面上。
前述的屏蔽件及其制法中,该磁性金属氧化层的材质包含锰锌铁氧磁体或镍锌铁氧磁体。
前述的屏蔽件及其制法中,该保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
前述的屏蔽件及其制法中,还包括于压合前,堆迭另一保护层于该磁性金属氧化层上,使该磁性金属氧化层位于所述保护层之间。例如,形成该另一保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
由上可知,本发明的封装结构中,藉由该屏蔽件直接结合于该电子元件上的设计,而非将屏蔽件设于封装材外面的现有技术,故本发明的屏蔽件能有效对该电子元件产生屏蔽效果,以避免该电子元件的讯号发生错误。
此外,藉由将该屏蔽件设于该封装材内部,可避免现有在封装材外形成金属薄膜所导致制程时间长及成本高等的问题。
附图说明
图1为现有射频模组的剖面示意图;
图2为本发明的封装结构的第一实施例的剖面示意图;其中,图2’及图2”为图2的其它实施例;
图2A至图2C为本发明的封装结构的屏蔽件的制法的立体示意图;其中,图2C’为图2C的局部剖面示意图;以及
图3为本发明的封装结构的第二实施例的剖面示意图;其中,图3’为图3的另一实施例。
符号说明
1 射频模组
10、20 承载件
11、21、21’ 电子元件
12 金属薄膜
13、23、23’ 封装材
2,2’、3、3’ 封装结构
21a 上表面
21b 下表面
210、210’ 导电元件
22、22’、32、32’ 屏蔽件
22a 第一表面
22b 第二表面
220 磁性金属氧化层
221、221’ 保护层
24 结合层
S 切割路径。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式,熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知,本说明书附图所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供熟悉此技艺的人士的了解与阅读,并非用以限定本发明可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“下”、“第一”、“第二”、“两”及“一”等用语,也仅为便于叙述的明了,而非用以限定本发明可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当也视为本发明可实施的范畴。
图2为本发明的封装结构2的第一实施例的剖面示意图。于本实施例中,该封装结构2为系统级封装(System in package,简称SiP)的射频(Radio frequency,简称RF)模组。
如图2所示,该封装结构2包括:多个电子元件21,21’、结合于部分该电子元件21上的一屏蔽件22、以及包覆所述电子元件21,21’与该屏蔽件22的封装材23。
于本实施例中,该封装结构2的制法为先将一屏蔽件22结合于部分该电子元件21上,再以封装材23包覆所述电子元件21,21’与该屏蔽件22。
所述的电子元件21,21’为如半导体芯片的主动元件、或如电阻、电容及电感的被动元件。
于本实施例中,部分该电子元件21为低频主动元件,且该低频是指3兆赫(MHz)以下,而部分该电子元件21’为被动元件。
所述的屏蔽件22具有相对的第一表面22a与第二表面22b,且该屏蔽件22的第一表面22a藉由一结合层24接触结合于该电子元件21的上表面21a上,使该结合层24形成于该屏蔽件22的第一表面22a与该电子元件21之间。
于本实施例中,该屏蔽件22包含一磁性金属氧化层220(magneticmetal oxide)与夹设该磁性金属氧化层220的两保护层221,221’。具体地,形成该磁性金属氧化层220的材质包含锰锌(Mn-Zn)铁氧磁体(ferrite)或镍锌(Ni-Zn)铁氧磁体,且形成该保护层221,221’的材质包含低温共烧多层陶瓷(Low Temperature Co-fired Ceramic,简称LTCC)、高温共烧多层陶瓷(High Temperature Co-fired Ceramic,简称HTCC)、金属或玻璃。
此外,该屏蔽件22为完全遮盖该电子元件21,如图2所示。或者,该屏蔽件22’也可部分遮盖该电子元件21,如图2’所示。
又,形成该结合层24的材质为环氧树脂(epoxy)或黏膜(film)。
所述的封装材23未形成于该屏蔽件22的第一表面22a与所述电子元件21,21’之间。
于本实施例中,该屏蔽件22的第二表面22b未外露于该封装材23。于其它实施例中,可藉由移除该封装材23的部分材质,使该屏蔽件22的第二表面22b外露于该封装材23’,如图2’所示。
另外,所述的封装结构2还包括一承载件20,其供承载所述电子元件21,21’,如该电子元件21以其下表面21b结合至该承载件20上。例如,该承载件20为电路板或陶瓷板,其表面形成有电性连接所述电子元件21,21’的线路层(图略)。具体地,如图2所示的覆晶方式,该电子元件21以多个如导电凸块的导电元件210电性连接该线路层。或者,如图2”所示的打线方式,该电子元件21以多个如焊线的导电元件210’电性连接该线路层。
此外,该承载件20也可有内部线路层(图略),且该承载件20可藉由多个焊球(图略)外接如电路板的其它电子装置(图略)。然而,有关承载件20的种类繁多,并不限于图示。
图2A至图2C为本发明的屏蔽件22的制法的立体示意图。
如图2A所示,藉由涂胶印刷(paste printing)方式形成磁性金属氧化层220于一保护层221上。
如图2B所示,堆迭另一保护层221’于该磁性金属氧化层220上,使该磁性金属氧化层220位于所述保护层221,221’之间。
如图2C及图2C’所示,压合该磁性金属氧化层220与所述保护层221,221’,使该屏蔽件22的结构平整,再以烧结(cofired)或固化(curing)方式,使该屏蔽件22的结构紧密结合。之后以切割(saw)或激光划线(laser scribing)方式沿如图2C所示的切割路径S进行切单(singulation)制程,以获取多个屏蔽件22。
于另一实施例中,当进行图2B所示的制程时,也可堆迭该结合层24于该磁性金属氧化层220上,即以该结合层24取代该另一保护层221’,如图3所示,使该磁性金属氧化层220位于该保护层221与该结合层24之间。因此,如图3所示的封装结构3的第二实施例,其屏蔽件32仅于该磁性金属氧化层220的上侧具有该保护层221,且该保护层221可选择性外露于该封装材23’。
另外,如图3’所示,该封装结构3’的屏蔽件32’也可仅于该磁性金属氧化层220的下侧具有该保护层221,但该磁性金属氧化层220不会外露于该封装材23。
本发明还提供一种屏蔽件22,32,包括:一磁性金属氧化层220、以及形成于该磁性金属氧化层220的一表面上的一保护层221。
所述的磁性金属氧化层220的材质包含锰锌铁氧磁体或镍锌铁氧磁体。
所述的保护层221的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
于一实施例中,所述的屏蔽件22还包括另一保护层221’,其形成于该磁性金属氧化层220的另一表面上,使该磁性金属氧化层220位于所述保护层221,221’之间,且形成该另一保护层221’的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
综上所述,本发明的封装结构中,主要藉由该屏蔽件直接结合于该电子元件上的设计,使该屏蔽件设于该封装材内部,而非将该屏蔽件设于该封装材外面,故缩短屏蔽与干扰源距离,以最佳化低频电磁场隔离效果,使该屏蔽件能有效对低频的电子元件产生屏蔽效果,而避免该低频的电子元件的讯号发生错误。
此外,由于该屏蔽件直接结合接触于该低频的电子元件上,可对该低频的电子元件提供完整良好的低频磁场屏蔽。
又,该屏蔽件设于该封装材内部,以避免现有于封装材外形成金属薄膜所导致制程时间长及成本高等的问题。
上述实施例仅用以例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下,对上述实施例进行修改。因此本发明的权利保护范围,应如权利要求书所列。

Claims (23)

1.一种封装结构,其特征为,该封装结构包括:
电子元件;
屏蔽件,其结合于该电子元件上,且该屏蔽件包含磁性金属氧化层与设于该磁性金属氧化层上的保护层;以及
封装材,其覆盖该电子元件与该屏蔽件。
2.如权利要求1所述的封装结构,其特征为,该电子元件为主动元件或被动元件。
3.如权利要求1所述的封装结构,其特征为,形成该磁性金属氧化层的材质包含锰锌铁氧磁体或镍锌铁氧磁体。
4.如权利要求1所述的封装结构,其特征为,形成该保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
5.如权利要求1所述的封装结构,其特征为,该磁性金属氧化层的相对两侧设有该保护层。
6.如权利要求1所述的封装结构,其特征为,该磁性金属氧化层的其中一侧设有该保护层。
7.如权利要求1所述的封装结构,其特征为,该屏蔽件藉由一结合层结合于该电子元件上,使该结合层形成于该屏蔽件与该电子元件之间。
8.如权利要求1所述的封装结构,其特征为,该屏蔽件为完全或部分遮盖该电子元件。
9.如权利要求1所述的封装结构,其特征为,该屏蔽件的部分表面外露于该封装材。
10.如权利要求1所述的封装结构,其特征为,该封装结构还包括承载件,其承载该电子元件并与该电子元件电性连接。
11.一种屏蔽件的制法,其特征为,该制法包括:
形成磁性金属氧化层于一保护层上;以及
压合该磁性金属氧化层与该保护层。
12.如权利要求11所述的屏蔽件的制法,其特征为,形成该磁性金属氧化层的材质包含锰锌铁氧磁体或镍锌铁氧磁体。
13.如权利要求11所述的屏蔽件的制法,其特征为,形成该保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
14.如权利要求11所述的屏蔽件的制法,其特征为,该磁性金属氧化层经由涂胶印刷方式形成于该保护层上。
15.如权利要求11所述的屏蔽件的制法,其特征为,该制法还包括于压合后,进行烧结或固化制程。
16.如权利要求11所述的屏蔽件的制法,其特征为,该制法还包括于压合前,堆迭另一保护层于该磁性金属氧化层上,使该磁性金属氧化层位于所述保护层之间。
17.如权利要求16所述的屏蔽件的制法,其特征为,形成该另一保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
18.如权利要求11所述的屏蔽件的制法,其特征为,该制法还包括于压合前,堆迭结合层于该磁性金属氧化层上,使该磁性金属氧化层位于该保护层与该结合层之间。
19.一种屏蔽件,其特征为,该屏蔽件包括:
磁性金属氧化层;以及
保护层,其形成于该磁性金属氧化层的一表面上。
20.如权利要求19所述的屏蔽件,其特征为,形成该磁性金属氧化层的材质包含锰锌铁氧磁体或镍锌铁氧磁体。
21.如权利要求19所述的屏蔽件,其特征为,形成该保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
22.如权利要求19所述的屏蔽件,其特征为,该屏蔽件还包括另一保护层,其形成于该磁性金属氧化层的另一表面上,使该磁性金属氧化层位于所述保护层之间。
23.如权利要求22所述的屏蔽件,其特征为,形成该另一保护层的材质包含低温共烧多层陶瓷、高温共烧多层陶瓷、金属或玻璃。
CN201510456892.0A 2015-07-20 2015-07-30 封装结构及屏蔽件与其制法 Active CN106373926B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW104123382 2015-07-20
TW104123382A TWI581380B (zh) 2015-07-20 2015-07-20 封裝結構及屏蔽件與其製法

Publications (2)

Publication Number Publication Date
CN106373926A true CN106373926A (zh) 2017-02-01
CN106373926B CN106373926B (zh) 2020-11-03

Family

ID=57880367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510456892.0A Active CN106373926B (zh) 2015-07-20 2015-07-30 封装结构及屏蔽件与其制法

Country Status (2)

Country Link
CN (1) CN106373926B (zh)
TW (1) TWI581380B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645518B (zh) * 2017-02-16 2018-12-21 矽品精密工業股份有限公司 封裝結構及其製法
TWI641090B (zh) * 2017-03-07 2018-11-11 矽品精密工業股份有限公司 電子封裝件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032970A (ja) * 2003-07-11 2005-02-03 Mitsui Chemicals Inc 半導体素子接着用電磁波遮断シートおよび半導体装置
US20130087897A1 (en) * 2009-03-25 2013-04-11 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Shielding Layer Between Stacked Semiconductor Die
KR20130058292A (ko) * 2011-11-25 2013-06-04 한국전자통신연구원 전자파 차폐장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315374A1 (en) * 2007-06-25 2008-12-25 Sung Soo Kim Integrated circuit package-in-package system with magnetic film
TW201214653A (en) * 2010-09-23 2012-04-01 Siliconware Precision Industries Co Ltd Package structure capable of discharging static electricity and preventing electromagnetic wave interference
TW201351599A (zh) * 2012-06-04 2013-12-16 矽品精密工業股份有限公司 半導體封裝件及其製法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032970A (ja) * 2003-07-11 2005-02-03 Mitsui Chemicals Inc 半導体素子接着用電磁波遮断シートおよび半導体装置
US20130087897A1 (en) * 2009-03-25 2013-04-11 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Shielding Layer Between Stacked Semiconductor Die
KR20130058292A (ko) * 2011-11-25 2013-06-04 한국전자통신연구원 전자파 차폐장치

Also Published As

Publication number Publication date
TWI581380B (zh) 2017-05-01
TW201705384A (zh) 2017-02-01
CN106373926B (zh) 2020-11-03

Similar Documents

Publication Publication Date Title
CN114156045B (zh) 电感器部件
JP6469572B2 (ja) アンテナ一体型無線モジュールおよびこのモジュールの製造方法
JP5065603B2 (ja) コイル内蔵基板および電子装置
CN102683329B (zh) 半导体封装件及其制法
CN108074878A (zh) 复合磁性密封材料及使用其的电子电路封装体
KR101652848B1 (ko) 코일 부품 및 이의 제조 방법
EP1873923A1 (en) High frequency module
US11091365B2 (en) MEMS package structure and manufacturing method thereof
US9966183B2 (en) Multilayer coil
CN105895626A (zh) 半导体装置封装及其制作方法
CN102545828B (zh) 石英振荡器及其制造方法
CN105826046B (zh) 线圈组件
TWI477023B (zh) 電子封裝件及其製法
CN110364492A (zh) 半导体装置封装及其制造方法
KR20140116678A (ko) 박막형 공통모드필터 및 그 제조방법
CN108878407A (zh) 半导体封装装置及其制造方法
CN106373926A (zh) 封装结构及屏蔽件与其制法
CN112992476B (zh) 变压器,以及封装模块
CN117038259A (zh) 层叠型线圈部件
JP2003151829A (ja) チップインダクタ
US7522013B2 (en) Non-reciprocal circuit device
JP4609466B2 (ja) 積層型電子部品の製造方法
CN216054110U (zh) 电路
CN105529312A (zh) 封装结构
TW201352126A (zh) 防電磁干擾元件及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant