KR20160069265A

KR20160069265A - 칩 전자부품 및 그 실장기판

Info

Publication number: KR20160069265A
Application number: KR1020140175017A
Authority: KR
Inventors: 문병철
Original assignee: 삼성전기주식회사
Priority date: 2014-12-08
Filing date: 2014-12-08
Publication date: 2016-06-16
Also published as: KR102105397B1; US20160163438A1; US9953753B2

Abstract

본 발명은 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층 및 상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층을 포함하며, 상기 코어층에는 자성체 와이어가 배치되며, 상기 상부 및 하부 커버층에는 자성체 플레이트가 배치된 칩 전자부품을 제공한다.

Description

칩 전자부품 및 그 실장기판{Chip electronic component and board having the same mounted thereon}

본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.

칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.

이러한 박막형 인덕터는 절연 기판 상에 코일 패턴을 형성한 후 외부에 자성체 재료를 충진하여 제작한다.

최근, 스마트폰, 태블릿 PC 등 휴대 기기의 발전에 따라 높은 속도의 듀얼 코어(Dual Core), 쿼드 코어(Quad Core) APU 및 넓은 디스플레이의 확대로 기존 페라이트 인덕터로는 이에 필요한 충분한 정격 전류를 발휘하지 못하고 있다.

따라서, DC-bias 특성이 좋은 금속 분말과 유기물을 복합한 금속 복합 인덕터들이 최근 2~3년 동안 많이 등장하고 있다.

일반적으로, 금속 재료는 교류에서 와류 손실이 크기 때문에 높은 주파수 대역에서는 사용할 수 없었다. 그러나, 금속 재료를 작은 분말로 만들고, 표면을 절연하여 유기물과 복합체로 제작함으로써 와류 손실을 줄일 수 있어 최근 1MHz 이상까지 사용을 할 수 있게 되었다.

그러나, 이러한 절연 처리의 한 가지 문제점으로는 전기가 통하지 못하게 하는 절연층이 자속의 흐름까지 방해하기 때문에 높은 투자율을 얻지 못한다는 것이다.

일본공개공보 제1999-204337호

본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.

상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,

내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층 및 상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층을 포함하며, 상기 코어층에는 자성체 와이어가 배치되며, 상기 상부 및 하부 커버층에는 자성체 플레이트가 배치된 칩 전자부품을 제공한다.

상술한 과제를 해결하기 위하여 본 발명의 다른 실시형태는,

내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층 및 상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층을 포함하며, 상기 코어층에는 자성체 와이어가 배치되며, 상기 상부 및 하부 커버층에는 자성체 분말이 충진된 칩 전자부품을 제공한다.

또한, 본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 칩 전자부품을 포함하는 칩 전자부품의 실장 기판을 제공한다.

본 발명의 일 실시형태에 의하면 자속의 흐름을 방해하는 문제를 최소화하면서도 와류 손실도 최소화할 수 있기 때문에 고용량 소형 인덕터를 구현할 수 있다.

또한, 칩 전자부품의 상부 및 하부 커버층의 외측에 절연을 강화함으로써, 내전압 특성이 우수할 수 있다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분을 확대하여 도시한 개략도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 1의 I-I'선에 의한 단면도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 도 1의 I-I'선에 의한 단면도이다.
도 6은 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩 전자부품

이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.

도 2는 도 1의 I-I'선에 의한 단면도이다.

도 3은 도 2의 A 부분을 확대하여 도시한 개략도이다.

도 1 내지 도 3을 참조하면, 칩 전자부품의 일 예로서 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.

또한, 이하에서는 박막형 칩 인덕터를 하나의 실시예로서 설명하나 반드시 이에 제한되는 것은 아니며, 본 발명의 일 실시형태에 따른 칩 전자부품은 평각 권선형, 에지-와이즈(Edge-wise) 권선형 및 금속 몰드 권선형 칩일 수도 있다.

상기 박막형 칩 인덕터(100)는 자성체 본체(50), 절연 기판(23), 코일 도체 패턴(42, 44)을 포함한다.

상기 박막형 칩 인덕터(100)는 절연 기판(23) 상에 내부 코일부(42, 44)를 형성한 후 외부에 자성체 재료를 충진하여 제작할 수 있다.

상기 인덕터의 내부 코일부(42, 44)를 형성하는 절연 기판 도금 공정은 우선 1차 패턴 도금 공정 이후 코일의 특정 부위에 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등과 같은 절연제를 도포하여 2차 도금을 실시한다.

상기 1차 패턴 도금 공정에 의해 패턴 도금층이 형성되며, 상기 공정은 절연 기판 상에 감광성 수지(Photo-Resist)를 도포하고 포토 마스크(Photo Mask)에 의해 코일 도체 패턴을 노광, 전사하여 현상처리 하면 광이 닿지 않은 부분의 레지스트(Resist)가 남게 되며, 이 상태에서 도금을 수행하고 나머지 레지스트(Resist)를 제거하면 상기 패턴 도금층이 형성될 수 있다.

상기 1차 패턴 도금 공정 이후 절연 기판 상에 2차 도금을 실시하여 도금층을 성장시킴으로써, 상기 내부 코일부(42, 44)를 절연 기판(23)의 상부 및 하부에 배치시킬 수 있다.

일반적인 박막형 인덕터의 경우 높은 인덕턴스(Inductance, L)와 낮은 직류저항(Rdc)이 요구되며, 특히 주파수별 인덕턴스 값의 편차가 적어야 하는 경우에 주로 사용되는 부품이다.

자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.

자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.

상기 자성체 본체(50)는 상기 내부 코일부(42, 44)를 포함하는 코어층(C1) 및 상기 코어층(C1)의 상부 및 하부에 배치된 상부 및 하부 커버층(C2, C3)을 포함한다.

상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 얇은 박막으로 형성되고, 도금으로 코일 도체 패턴(42, 44)을 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.

상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부를 형성할 수 있다. 자성체로 충진되는 코어부를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.

상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 코일 도체 패턴(42)이 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 코일 도체 패턴(44)이 형성될 수 있다.

상기 코일 도체 패턴(42, 44)은 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)은 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다.

상기 코일 도체 패턴(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

한편, 도면에 도시하지는 않았으나, 상기 코일 도체 패턴(42, 44)의 표면에는 절연막이 형성될 수 있다.

상기 절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.

상기 절연막은 박막으로 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지 등을 포함하여 형성될 수 있다.

상기 절연 기판(23)의 일면에 형성되는 코일 도체 패턴(42)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 일 측면으로 노출될 수 있으며, 상기 절연 기판(23)의 반대 면에 형성되는 코일 도체 패턴(44)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 타 측면으로 노출될 수 있다.

상기 자성체 본체(50)의 길이 방향의 양 측면으로 노출되는 상기 코일 도체 패턴(42, 44)과 접속하도록 길이 방향의 양 측면에는 외부 전극(31, 32)이 형성될 수 있다.

상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 두께 방향의 양 측면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.

또한, 상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 하면에 형성될 수 있으며, 상기 자성체 본체(50)의 길이 방향 양 측면으로 연장되어 형성될 수 있다.

즉, 상기 외부 전극(31, 32)의 배치 형상은 특별히 제한되지 않으며, 다양한 형상으로 배치될 수 있다.

상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

도 1을 참조하면, 상기 코일 도체 패턴이 상기 자성체 본체의 하면에 수평한 형태로 배치되나, 이에 한정되는 것은 아니며, 하면에 수직한 형태로 배치될 수도 있다.

본 발명의 일 실시형태에 따르면, 상기 코어층(C1)에는 자성체 와이어(51)가 배치되며, 상기 상부 및 하부 커버층(C2, C3)에는 자성체 플레이트(52)가 배치된다.

상기 자성체 와이어(51)는 상기 자성체 본체(50)의 실장면에 수직으로 배치될 수 있으며, 상기 자성체 플레이트(52)는 상기 자성체 본체(50)의 실장면에 수평으로 배치될 수 있다.

최근, 스마트폰, 태블릿 PC 등 휴대 기기의 발전에 따라 높은 속도의 듀얼 코어(Dual Core), 쿼드 코어(Quad Core) APU 및 넓은 디스플레이의 확대로 기존 페라이트 인덕터로는 상기의 요구에 충분한 정격 전류를 발휘하지 못하고 있다.

따라서, DC-bias 특성이 좋은 금속 분말과 유기물을 복합한 금속 복합 인덕터들을 적용하여 상기의 문제를 해결하여 왔다.

한편, 금속 재료를 작은 분말로 만들고, 표면을 절연하여 유기물과 복합체로 제작함으로써 상기의 문제와 와류 손실 문제는 줄일 수 있으나, 이러한 절연 처리로 인하여 전기가 통하지 못하게 하는 절연층이 자속의 흐름까지 방해하기 때문에 높은 투자율을 얻지 못하는 문제가 있었다.

그러나, 본 발명의 일 실시형태에 따르면 상기 코어층(C1)에는 자성체 와이어(51)가 상기 자성체 본체(50)의 실장면에 수직으로 배치되며, 상기 상부 및 하부 커버층(C2, C3)에는 자성체 플레이트(52)가 상기 자성체 본체(50)의 실장면에 수평으로 배치됨으로써, 자속의 흐름을 방해하는 문제를 최소화하면서도 와류 손실도 최소화할 수 있기 때문에 고용량 소형 인덕터를 구현할 수 있다.

즉, 박막형 칩 인덕터(100)를 구동시 내부 자속은 상기 코어층(C1)에서는 자성체 본체의 두께 방향으로, 상기 상부 및 하부 커버층(C2, C3)에서는 자성체 본체의 면에 평행한 방향으로 흐름을 가진다.

따라서, 상기 코어층(C1)에는 자성체 와이어(51)가 상기 자성체 본체(50)의 실장면에 수직으로 배치되며, 상기 상부 및 하부 커버층(C2, C3)에는 자성체 플레이트(52)가 상기 자성체 본체(50)의 실장면에 수평으로 배치됨으로써, 내부 자속의 흐름과 자성체의 배치가 최대한 일치하기 때문에, 자속의 흐름을 방해하지 않는 효과를 가질 수 있다.

또한, 상기 자성체 본체(50)의 실장면에 수직으로 자성체를 배치하기 위하여, 상기 코어층(C1)에는 자성체 와이어(51) 형태가 배치되는 것이 바람직하다.

도 3을 참조하면, 상기 자성체 와이어(51)는 자성 분말(11, 12)을 절연 물질로 피복한 형태일 수 있다.

상기 자성체 와이어(51)는 페라이트 재료 혹은 금속계 연자성 재료인 자성 분말(11, 12)이 충진되어 형성될 수 있다.

상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있다.

상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어 Fe-Si-B-Cr 계 비정질 금속 입자 및 나노결정(Nanocrystalline) 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다.

상기 금속계 연자성 재료의 입자 직경은 0.1μm 내지 30μm 일 수 있으며, 상기 자성 분말(11, 12)은 입경이 서로 다른 둘 이상의 분말일 수 있다.

상기와 같이 자성 분말(11, 12)이 입경이 서로 다른 둘 이상의 분말일 경우, 상기 자성체 와이어(51) 내에 충진된 자성 분말의 충진율이 높아져서 투자율을 보다 더 향상시킬 수 있다.

반면, 상기 상부 및 하부 커버층(C2, C3)에서는 자속이 자성체 본체의 면에 평행하게 퍼져나가므로, 자성체 와이어 형태는 정렬이 어려운 문제가 있다.

따라서, 상기 상부 및 하부 커버층(C2, C3)에는 자성체 플레이트(52)가 배치됨으로써, 자속의 흐름과 최대로 일치한 구조를 구현할 수 있다.

또한, 상기의 자성체 플레이트(52)는 자성체 와이어 대비 단면적이 크기 때문에 최대한 얇게 구현하여 복수의 판을 적층하는 것이 바람직하다.

상기 자성체 플레이트(52)는 페라이트 재료 혹은 금속계 연자성 재료로 형성될 수 있다.

한편, 상기 자성체 플레이트(52)를 하나의 판으로 구성하면 투자율을 매우 크게 할 수 있는 장점이 있으나, 칩 전체로 보아 외부 단자 간에 순간적으로 고전압이 걸릴 수 있으며, 이 경우 내전압 특성에 문제가 생길 수 있다.

본 발명의 일 실시형태에 따르면, 상기 상부 및 하부 커버층(C2, C3)의 외측에는 절연막(60)이 더 배치될 수 있다.

상기와 같이 상부 및 하부 커버층(C2, C3)의 외측에는 절연막(60)이 더 배치됨으로써, 칩 전자부품의 내전압 특성이 우수할 수 있다.

도 4는 본 발명의 다른 실시형태에 따른 도 1의 I-I'선에 의한 단면도이다.

도 4를 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품은 상술한 본 발명의 일 실시형태에 따른 칩 전자부품에 있어서, 상부 및 하부 커버층(C2, C3)에 배치된 자성체 플레이트(52')가 불연속으로 형성한 크랙에 의해 부셔진 단편들의 집합체 형태일 수 있다.

상기와 같이, 자성체 플레이트(52')가 불연속으로 형성한 크랙에 의해 부셔진 단편들의 집합체 형태로 상기 상부 및 하부 커버층(C2, C3)에 배치함으로써, 커버층의 절연성을 강화할 수 있다.

또한, 코어 로스(Core-Loss)를 저감할 수 있어, 칩 전자부품의 Q 특성을 향상시킬 수 있다.

도 5는 본 발명의 또 다른 실시형태에 따른 도 1의 I-I'선에 의한 단면도이다.

도 5를 참조하면, 본 발명의 또 다른 실시형태에 따른 칩 전자부품은 내부 코일부(42, 44)를 포함하는 코어층(C1)과 상기 코어층(C1)의 상부 및 하부에 배치된 상부 및 하부 커버층(C2, C3)을 포함하는 자성체 본체(50)에 있어서, 상기 코어층(C1)에는 자성체 와이어(51)가 배치되고, 상기 상부 및 하부 커버층(C2, C3)에는 자성체 분말(52'')이 충진될 수 있다.

상기와 같이, 상부 및 하부 커버층(C2, C3)에는 자성체 분말(52'')이 충진됨으로써, 커버층의 절연성을 강화할 수 있다.

상기 자성체 분말(52'')은 특별히 제한되는 것은 아니며, 예를 들어 입경이 서로 다른 둘 이상의 자성 분말(11, 12)일 수 있다.

상기와 같이 자성체 분말(52'')이 이종 사이즈의 자성 입자일 경우, 상기 상부 및 하부 커버층(C2, C3) 내에 충진된 자성체 분말의 충진율이 높아져서 투자율을 보다 더 향상시킬 수 있다.

이하에서는 본 발명의 일 실시형태 따른 칩 전자부품의 제조공정에 대하여 설명하도록 한다.

먼저, 절연 기판(23)에 내부 코일부(42, 44)를 형성할 수 있다.

얇은 박막의 절연 기판(23) 상에 전기 도금법 등으로 내부 코일부(42, 44)를 형성할 수 있다. 이때, 상기 절연 기판(23)은 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있으며, 40 내지 100 ㎛의 두께일 수 있다.

상기 내부 코일부(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 내부 코일부(42, 44)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.

상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)을 전기적으로 접속시킬 수 있다.

상기 절연 기판(23)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(23)을 관통하는 홀을 형성할 수 있다.

상기 내부 코일부(42, 44)의 형성은 인쇄 공법으로 형성한 패턴 도금층 상에 2차 인입선 도금에 의해 전해 도금층을 형성할 수 있다.

다음으로 자성 분말을 절연 물질로 피복한 형태인 자성체 와이어를 제작하고 상기 내부 코일부(42, 44)의 내측과 외측에 상기 자성체 와이어를 배치한다.

다음으로, 상기 내부 코일부(42, 44)와 자성체 와이어가 배치된 상태에서 상기 내부 코일부(42, 44)의 상부 및 하부에 자성체 플레이트를 복수 매 적층하여 자성체 본체(50)를 형성할 수 있다.

또한, 상기 자성체 본체(50)의 단면에 노출되는 내부 코일부(42, 44)와 접속하는 외부전극(31, 32)을 형성할 수 있다.

상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(31, 32)을 형성하는 방법은 외부 전극(31, 32)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.

그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

칩 전자부품의 실장 기판

도 6은 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.

도 6을 참조하면, 본 실시 형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.

이때, 상기 칩 전자부품(100)은 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.

상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 박막형 인덕터
11, 12 : 자성 분말 23 : 절연 기판
31, 32 : 외부전극 42, 44 : 내부 코일부
46 : 비아 전극 50 : 자성체 본체
51 : 자성체 와이어 52, 52' : 자성체 플레이트
52'' : 자성체 분말 60 : 절연막
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더

Claims

내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층; 및
상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층;을 포함하며,
상기 코어층에는 자성체 와이어가 배치되며, 상기 상부 및 하부 커버층에는 자성체 플레이트가 배치된 칩 전자부품.
제 1항에 있어서,
상기 자성체 와이어는 상기 자성체 본체의 실장면에 수직으로 배치된 칩 전자부품.
제 1항에 있어서,
상기 자성체 플레이트는 상기 자성체 본체의 실장면에 수평으로 배치된 칩 전자부품.
제 1항에 있어서,
상기 자성체 와이어는 자성 분말을 절연 물질로 피복한 형태인 칩 전자부품.
제 1항에 있어서,
상기 상부 및 하부 커버층의 외측에는 절연막이 더 배치된 칩 전자부품.
제 1항에 있어서,
상기 자성체 플레이트는 불연속으로 형성한 크랙에 의해 부셔진 단편들의 집합체 형태인 칩 전자부품.
내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층; 및
상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층;을 포함하며,
상기 코어층에는 자성체 와이어가 배치되며, 상기 상부 및 하부 커버층에는 자성체 분말이 충진된 칩 전자부품.
제 7항에 있어서,
상기 자성체 분말은 이종 사이즈의 자성 입자를 포함하는 칩 전자부품.
제 7항에 있어서,
상기 자성체 와이어는 상기 자성체 본체의 실장면에 수직으로 배치된 칩 전자부품.
상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 칩 전자부품을 포함하며,
상기 칩 전자부품은 내부 코일부가 매설된 자성체 본체를 포함하며, 상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층과 상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층을 포함하며, 상기 코어층에는 자성체 와이어가 배치된 칩 전자부품의 실장 기판.
제 10항에 있어서,
상기 자성체 와이어는 상기 자성체 본체의 실장면에 수직으로 배치된 칩 전자부품의 실장 기판.
제 10항에 있어서,
상기 상부 및 하부 커버층에는 자성체 플레이트가 배치된 칩 전자부품의 실장 기판.
제 12항에 있어서,
상기 자성체 플레이트는 상기 자성체 본체의 실장면에 수평으로 배치된 칩 전자부품의 실장 기판.
제 12항에 있어서,
상기 자성체 플레이트는 내부에 크랙이 불연속으로 배치된 형태인 칩 전자부품의 실장 기판.
제 10항에 있어서,
상기 상부 및 하부 커버층에는 자성체 분말이 충진된 칩 전자부품의 실장 기판.
제 15항에 있어서,
상기 자성체 분말은 이종 사이즈의 자성 입자를 포함하는 칩 전자부품의 실장 기판.