KR20160092779A - 칩 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품이며, 상기 내부 코일부는 제 1 코일 패턴부; 및 상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부;를 포함하며, 상기 제 1 코일 패턴부는 최외주부 코일 패턴의 두께가 내주부 코일 패턴의 두께보다 두꺼운 칩 전자부품 및 그 제조방법에 관한 것이다.

Description

칩 전자부품 및 그 제조방법{CHIP ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREOF}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 코일 패턴부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
이러한 박막형 인턱터의 경우, 최근 세트의 복합화, 다기능화, 슬림화 등의 변화에 따라 칩의 두께를 더욱 얇게 하려는 시도가 계속되고 있다. 이에, 당 기술 분야에서는 이러한 칩의 슬림화 추세에서도 높은 성능과 신뢰성을 확보할 수 있는 방안이 요구된다.
일본공개특허 제2006-278479호
본 발명의 목적 중 하나는 1차 코일 패턴의 두께를 조절하여 2차 코일 패턴의 이방 도금 성장을 유도함으로써, 소형화 부품의 전기적 특성을 향상시킬 수 있는 칩 전자부품 및 이를 효율적으로 제조할 수 있는 방법을 얻는 것이다.
한편, 본 발명의 과제는 상술한 내용에 한정하지 않는다. 본 발명의 과제는 본 명세서의 내용 전반으로부터 이해될 수 있을 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 부가적인 과제를 이해하는데 아무런 어려움이 없을 것이다.
일 측면에서, 본 발명은 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품이며, 상기 내부 코일부는 제 1 코일 패턴부; 및 상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부;를 포함하며, 상기 제 1 코일 패턴부는 최외주부 코일 패턴의 두께가 내주부 코일 패턴의 두께보다 두꺼운 칩 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제 1 코일 패턴부의 최외주부 코일 패턴의 두께를 a, 내주부 코일 패턴의 두께를 b라 할 때, 하기 식 (1)을 만족하는 것일 수 있다.
식 (1): 0㎛ < a - b ≤ 20㎛
본 발명의 일 실시 예에서, 상기 제 1 코일 패턴부의 최외주부 코일 패턴의 두께를 a, 내주부 코일 패턴의 두께를 b라 할 때, 하기 식 (2)를 만족하는 것일 수 있다.
식 (2): 1 < a/b ≤ 1.8
본 발명의 일 실시 예에서, 상기 제 1 및 제 2 코일 패턴부를 포함하는 내부 코일부 각각의 두께 차이가 20㎛ 이내인 것일 수 있다.
본 발명의 일 실시 예에서, 상기 제 2 코일 패턴부는 이방 도금으로 형성된 것일 수 있다.
본 발명의 일 실시 예에서, 상기 제 2 코일 패턴부는 상기 제 1 코일 패턴부의 코일 패턴 상면 상에 형성된 것일 수 있다.
본 발명의 일 실시 예에서, 상기 제 2 코일 패턴부는 상기 제 1 코일 패턴부의 코일 패턴 측면의 적어도 일부에는 형성되지 않은 것일 수 있다.
본 발명의 일 실시 예에서, 상기 제 1 및 제 2 코일 패턴부는 동일한 금속으로 형성된 것일 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함하는 것일 수 있다.
본 발명의 일 실시 예에서, 상기 내부 코일부는 절연 기판의 일면에 배치된 제 1 내부 코일부와, 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 내부 코일부를 포함하는 것일 수 있다.
본 발명의 일 실시 예에서, 상기 절연 기판의 중앙부는 관통 홀을 형성하며, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 것일 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체의 외측에 배치되며, 상기 내부 코일부와 전기적으로 연결된 외부 전극; 을 더 포함할 수 있다.
다른 측면에서, 본 발명은 절연 기판 내부 코일부를 형성하는 단계; 및 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 본체를 형성하는 단계;를 포함하며, 상기 내부 코일부는 절연 기판 상에 형성된 제 1 코일 패턴부와, 상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부를 포함하고, 이때 상기 제 1 코일 패턴부는 최외주부 코일 패턴의 두께가 내주부 코일 패턴의 두께보다 두꺼운 칩 전자부품의 제조방법을 제공한다.
본 발명의 일 실시예에서, 상기 내부 코일부와 접속하도록 상기 자성체 본체의 외측에 외부전극을 형성하는 단계;를 더 포함할 수 있다.
덧붙여, 상기한 과제의 해결수단은, 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
본 발명의 여러 효과 중 일 효과로서, 1차 코일 패턴의 두께를 조절하여 2차 코일 패턴의 이방 도금 성장을 유도함으로써, 소형화 부품의 전기적 특성을 향상시킬 수 있는 칩 전자부품을 제공할 수 있으며, 나아가 이러한 전자부품을 효율적으로 제조할 수 있는 제조방법을 제공할 수 있다.
한편, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4는 도 2의 'A' 부분의 다른 실시형태를 확대하여 도시한 개략도이다.
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 나타내는 개략적인 공정 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명하였다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
한편, 본 명세서에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이다. 도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(41,42) 및 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(41,42)와 전기적으로 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
자성체 본체(50)는 칩 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 입자가 수지부에 충진되어 형성될 수 있다.
상기 물질들의 구체적인 예로서, 우선, 상기 페라이트는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 물질로 이루어질 수 있으며, 자성체 본체(50)는 이러한 페라이트 입자가 에폭시나 폴리이미드 등의 수지에 분산된 형태를 가질 수 있다.
또한, 상기 금속 자성체 입자는 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이러한 금속 자성체 입자의 직경은 약 0.1㎛ 내지 30㎛일 수 있으며, 상술한 페라이트의 경우와 마찬가지로, 자성체 본체(50)는 이러한 금속 자성체 입자가 에폭시(epoxy) 수지나 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태를 가질 수 있다.
상기 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에는 코일 형상의 제 1 내부 코일부(41)가 배치되며, 상기 절연 기판(20)의 일면과 대향하는 타면에는 코일 형상의 제 2 내부 코일부(42)가 배치될 수 있다. 이 경우, 제 1 및 제 2 내부 코일부(41,42)는 절연 기판(20)을 관통하여 형성되는 비아(45)를 통해 전기적으로 접속될 수 있다. 상기 제 1 및 제 2 내부 코일부(41,42)는 구체적으로 스파이럴(spiral) 형상으로 형성될 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다. 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성할 수 있다. 이와 같이, 자성 재료로 충진되는 코어부(55)를 형성함으로써 박막형 인덕터의 성능을 향상시킬 수 있다.
상기 제 1 및 제 2 내부 코일부(41,42)와 비아(45)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다. 이 경우, 박막 형상으로 제조하기 위한 바람직한 공정의 예로서, 제 1 및 제 2 내부 코일부(41,42)는 전기 도금법을 수행하여 형성할 수 있으며, 다만, 이와 유사한 효과를 보일 수 있는 것이라면 당 기술 분야에서 알려진 다른 공정을 이용할 수도 있을 것이다.
한편, 인덕터의 주요 특성 중 하나인 직류 저항(Rdc)은 내부 코일부의 단면적이 클수록 낮아진다. 또한, 인덕터의 인덕턴스는 자속이 지나가는 자성체의 면적이 클수록 커진다. 따라서, 직류 저항(Rdc)을 낮추고, 인덕턴스를 향상시키기 위해서는 내부 코일부의 단면적을 증가시키고, 자성체 면적을 증가시키는 것이 필요하다.
내부 코일부의 단면적을 증가시키기 위해서는 코일 패턴의 폭을 증가시키는 방법과 코일 패턴의 두께를 증가시키는 방법이 있으나, 코일 패턴의 폭을 증가시키는 경우 코일 패턴 간의 쇼트(short)가 발생될 우려가 매우 커지고, 구현할 수 있는 코일 패턴의 턴 수의 한계가 발생하며, 자성체 면적의 축소로 이어져 효율이 저하되고 고용량 제품 구현에 한계가 있다.
따라서, 코일 패턴의 폭은 증가시키지 않으면서 코일 패턴의 두께를 증가시켜 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 구조의 내부 코일부가 요구되고 있다. 여기서, 내부 코일부의 어스펙트 비(AR)란, 코일 패턴의 두께를 코일 패턴의 폭으로 나눈 값으로, 코일 패턴의 폭 증가량보다 코일 패턴의 두께 증가량이 클수록 높은 어스펙트 비(AR)를 구현할 수 있다.
그러나, 전기 도금법 수행 시 도금이 진행됨에 따라 코일 패턴의 두께 방향 성장과 함께 폭 방향의 성장이 동시에 이루어지는 등방 성장으로 인하여 코일 패턴 간 쇼트(short)가 발생하고, 높은 어스펙트 비(AR)를 가지는 내부 코일부를 구현하기 어렵게 된다.
이에 본 발명의 일 실시형태는 후술하는 바와 같이 내부 코일부를 형성하는 제 1 차 코일 패턴부의 형상을 조절하여 이방 도금 성장을 유도함으로써 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 내부 코일부를 구현할 수 있게 하였다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 상기 제 1 및 제 2 내부 코일부(41, 42)는 절연 기판(20) 상에 형성된 제 1 코일 패턴부(61)와, 상기 제 1 코일 패턴부(61) 상에 형성된 제 2 코일 패턴부(62)를 포함한다.
도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 제 1 코일 패턴부(61)는 최외주부 코일 패턴(61c)의 두께가 내주부 코일 패턴(61a,61b)의 두께보다 두꺼우며, 이 경우 이방 도금 성장을 유도하면서 형성된 코일 패턴의 최종 두께(d)가 균일한 형태를 가질 수 있다. 이와 달리, 제 1 코일 패턴부(61)의 최외주부 코일 패턴(61c)의 두께가 내주부 코일 패턴(61a,61b)의 두께와 동일하거나, 이보다 얇은 경우에는 이방 도금으로 형성되는 코일 패턴부의 최종 두께(d)가 불균일한 형태일 수 있으며, 이로 인하여 코일 패턴 간의 쇼트(short)가 발생할 수 있다. 한편, 도면에는 내주부 코일 패턴(61a,61b)의 두께가 동일한 것으로 도시하였으나, 반드시 동일해야 하는 것은 아니며, 최외주부 코일 패턴(61c)의 두께보다 얇으면 충분하다.
이러한 관점에서, 본 발명의 일 실시형태에 따른 제 1 코일 패턴부(61)은 최외주부 코일 패턴(61c)의 두께를 a, 내주부 코일 패턴(61a,61b)의 두께를 b라 할 때, 하기 식 (1)을 만족하는 것이 보다 바람직하다. 제 1 코일 패턴부(61)의 최외주부 코일 패턴(61c)의 두께와 내주부 코일 패턴(61a, 61b)의 두께가 하기와 같은 범위를 만족하는 경우 이방 도금 성장을 유도하면서 형성된 코일 패턴의 최종 두께(d)가 균일한 형태를 가지는 것에 유리하며, 그 결과 칩의 전기적 성능이 우수하다. 한편, 제 1 코일 패턴부(61)의 최외주부 코일 패턴(61c)의 두께와 내주부 코일 패턴(61a,61b)의 두께의 차이가 20㎛을 초과하는 경우에는 최외주부 코일 패턴(61c)의 과성장에 의하여 오히려 코일 패턴 간의 쇼트(short)가 발생할 수 있다. 한편, 제한되지 않는 일례로서, 하기 식 (1)의 a - b의 범위는, 예를 들면, 0㎛ < a - b < 20㎛ 일 수도 있다.
식 (1): 0㎛ < a - b ≤ 20㎛
유사한 관점에서, 본 발명의 일 실시형태에 따른 제 1 코일 패턴부(61)는 최외주부 코일 패턴(61c)의 두께를 a, 내주부 코일 패턴(61a, 61b)의 두께를 b라 할 때, 하기 식 (2)을 만족하는 것이 보다 바람직하다. 마찬가지로, 제 1 코일 패턴부(61)의 최외주부 코일 패턴(61c)의 두께와 내주부 코일 패턴(61a,61b)의 두께가 하기와 같은 범위를 만족하는 경우 이방 도금 성장을 유도하면서 형성된 코일 패턴의 최종 두께(d)가 균일한 형태를 가지는 것에 유리하며, 그 결과 칩의 전기적 성능이 우수하다. 한편, 제 1 코일 패턴부(61)의 최외주부 코일 패턴(61c)의 두께와 내주부 코일 패턴(61a,61b)의 두께의 비가 1.2를 초과하는 경우에는 최외주부 코일 패턴(61c)의 과성장에 의하여 오히려 코일 패턴 간의 쇼트(short)가 발생할 수 있다. 한편, 제한되지 않은 일례로서, 하기 식 (2)의 a/b의 범위는, 예를 들면, 1 < a/b < 1.8 또는 1 < a/b < 1.2 일 수도 있다.
식 (2): 1 < a/b ≤ 1.8
한편, 상술한 바와 같이, 본 발명의 일 실시형태에 따르면 이방 도금으로 형성된 코일 패턴의 최종 두께가 균일한 형태를 가질 수 있으며, 구체적으로는 상기 제 1 및 제 2 코일 패턴부(61,62)를 포함하는 내부 코일부(41,42) 각각의 두께(d) 차이가 20㎛ 이내일 수 있다. 즉, 상기 두께(d) 각각은 독립적으로 200㎛ 내지 500㎛ 정도일 수 있으나, 이들 각각의 두께(d)의 차이는 거의 없는, 즉 실질적으로 동일한 것이 바람직하다. 형성된 코일 패턴의 최종 두께가 이와 같이 균일한 형태를 가지 경우 칩이 우수한 전기적 성능을 가지는 것에 유리하다.
한편, 도 3에 도시된 바와 같이 본 발명의 일 실시형태에 따르면 제 2 코일 패턴부(62)가 이방 도금에 의하여 형성될 수 있는바, 상기 제 2 코일 패턴부(62)의 코일 패턴(62a,62b,62c)는 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 상면(61T) 상에 형성될 수 있으며, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 측면(61S)은 피복하지 않도록 형성될 수 있다.
이때, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 상면(61T)이란, 예를 들어, 코일 패턴(61a)의 폭으로부터 연장되는 가상선(w',w'')을 경계로 코일 패턴(61a)의 상부의 표면을 의미하며, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 측면(61S)이란, 예를 들어, 코일 패턴(61a)의 폭으로부터 연장되는 가상선(w',w'')을 경계로 코일 패턴(61a)의 측부의 표면을 의미한다.
즉, 상기 제 2 코일 패턴부(62)는 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 측면(61S)을 모두 피복하도록 형성되는 것이 아니라, 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 측면(61S)의 적어도 일부에는 제 2 코일 패턴부(62)가 형성되지 않을 수 있다.
이와 같이, 상기 제 2 코일 패턴부(62)의 코일 패턴(62a,62b,62c)은 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 상면(61T) 상에 폭 방향의 성장은 억제되면서 두께 방향으로 성장한 이방 도금층으로 형성될 수 있으며, 그 결과 코일 패턴 간의 쇼트(short) 발생을 방지하고, 높은 어스펙트 비(AR)를 갖는 내부 코일부(41,42)를 구현할 수 있다. 또한, 직류 저항(Rdc)을 낮추면서도 코어부(55)의 체적을 증가시켜 높은 인덕턴스를 구현할 수 있다.
상기 제 1 코일 패턴부(61) 및 제 2 코일 패턴부(62)는 각각 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다. 다만, 상기 제 1 코일 패턴부(61) 및 제 2 코일 패턴부(62)는 동일한 금속으로 형성될 수도 있으며, 가장 바람작하게는 구리(Cu)로 형성될 수 있다.
도 4는 도 2의 'A' 부분의 다른 실시형태를 확대하여 도시한 개략도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 상면(61T)은 편평한 구조이며, 각 코일 패턴(61a,61b,61c)의 단면은 사각형 형상일 수 있다.
다만, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 형상을 도 3의 도면에서는 상면(61T)이 볼록한 구조로 나타내고, 도 4의 도면에서는 상면(61T)이 편평한 구조로 나타내었으나, 반드시 이에 제한되는 것은 아니다. 즉, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a,61b,61c)의 단면 형상은 당업자가 활용할 수 있는 범위 내에서 변형이 가능하다.
한편, 상기 내부 코일부(41,42)는 필요에 따라 절연막(30)으로 피복될 수 있다. 절연막(30)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다. 내부 코일부(41,42)는 절연막(30)으로 피복되어 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.
상기 절연 기판(20)의 일면에 형성되는 제 1 내부 코일부(41)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 타면에 형성되는 제 2 내부 코일부(42)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이(L) 방향의 양 단면으로 노출되는 상기 제 1 및 제 2 내부 코일부(41,42)와 각각 접속하도록 길이(L) 방향의 양 단면에는 제 1 및 제 2 외부 전극(81,82)이 형성될 수 있다.
상기 제 1 및 제 2 외부 전극(81,82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 및 제 2 외부전극(81,82)은 예를 들어, 전도성 수지층과, 상기 전도성 수지층 상에 형성된 도금층을 포함할 수 있다. 상기 전도성 수지층은 구리(Cu), 니켈(Ni) 및 은(Ag)으로 이루어진 군으로부터 선택된 어느 하나 이상의 도전성 금속과 열경화성 수지를 포함할 수 있다. 상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
칩 전자부품의 제조방법
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 제공공정을 개략적으로 나타내는 공정 순서도이다. 도 1 내지 도 4를 함께 참조하여 제조방법을 설명한다.
우선, 절연 기판(20) 상에 내부 코일부(41,42)를 형성하며, 반드시 이에 제한되는 것은 아니지만 바람직하게 도금을 이용할 수 있다.
상술한 바와 같이, 내부 코일부(41,42)는 절연 기판(20) 상에 형성된 제 1 코일 패턴부(61)와, 상기 제 1 코일 패턴부(61) 상에 형성된 제 2 코일 패턴부(62)를 포함하도록 형성하였다.
이때, 본 실시 형태에서는 제 1 코일 패턴부(61)의 최외주부 코일 패턴(61c)의 두께(a)가 내주부 코일 패턴(61a,61b)의 두께(b)보다 두껍도록 형성하여 후속 공정에서 제 2 코일 패턴부(62)가 이방 도금에 의하여 형성되고, 그 결과 최종 두께(d)가 균일하도록 하였다. 이 경우, 내부 코일부(41,42)를 도금 공정을 수행하여 형성할 수 있으며, 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 최외주부 코일 패턴(61c)의 두께(a)가 내주부 코일 패턴(61a,61b)의 두께(b)보다 두껍게 구현할 수 있다.
한편, 상술한 바와 같이, 내부 코일부(41,42)를 더욱 보호하기 위하여 이를 피복하는 절연막(30)을 형성할 수 있으며, 상기 절연막은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.
다음으로, 내부 코일부(41,42)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 시트를 적층한 후 이를 압착 및 경화하여 자성체 본체(50)를 형성한다. 상기 자성체 시트는 금속 자성체 분말, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트 형태로 제조할 수 있다.
절연 기판(20)의 중앙부는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 수행하여 제거되어 코어부 홀이 형성될 수 있으며, 상기 코어부 홀이 자성체 시트를 적층, 압착 및 경화하는 과정에서 자성 재료로 충진되어 코어부(55)를 형성한다.
다음 단계로서, 자성체 본체(50)의 일면으로 노출되는 내부 코일부(41, 42)와 각각 접속하도록 자성체 본체(50)의 외측에 제 1 및 제 2 외부전극(81, 82)을 형성할 수 있다. 외부전극(81,82)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 또한, 외부전극(81,82) 상에 도금층(미도시)을 더 형성할 수 있다. 이 경우, 상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
실험예
하기 표 1은 제 1 코일 패턴부(61)의 최외주부 코일 패턴의 두께 a, 내주부 코일 패턴의 두께 b를 변화시키면서, 제 1 코일 패턴부(61) 상에 전기 도금으로 형성되는 제 2 코일 패턴부(62)의 이방 도금 성장을 측정한 결과를 나타낸 것이다.
시료 a b a-b a/b 최종 두께 편차 쇼트율
* 1 50㎛ 10㎛ 40㎛ 5.0 60㎛ 30%
* 2 50㎛ 20㎛ 30㎛ 2.5 47㎛ 13%
3 50㎛ 30㎛ 20㎛ 1.7 15㎛ 0%
4 50㎛ 40㎛ 10㎛ 1.3 10㎛ 0%
* 5 50㎛ 50㎛ 0㎛ 1.0 25㎛ 10%
* 6 50㎛ 60㎛ -10㎛ 0.8 38㎛ 17%
* 7 50㎛ 70㎛ -20㎛ 0.7 58㎛ 35%
(*: 비교예)
상기 표 1에서 알 수 있듯이, 상기 제 1 코일 패턴부(61)가 상술한 식 (1) 및 (2)를 만족할 때, 이방 도금 성장으로 형성된 코일 패턴의 최종 두께(d)가 균일한 형태를 가짐을 알 수 있다.
이에 따라, 코일 패턴 간의 쇼트(short) 발생을 방지하고, 높은 어스펙트 비(AR)를 가지는 내부 코일부(41,42)를 구현할 수 있으며, 직류 저항(Rdc)을 낮추면서도 코어부(55)의 체적을 증가시켜 높은 인덕턴스를 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 칩 전자부품
20: 절연 기판
30: 절연막
41, 42: 제 1 및 제 2 내부 코일부
45: 비아
50: 자성체 본체
55: 코어부
61, 62: 제 1 및 제 2 코일 패턴부
81, 82: 제 1 및 제 2 외부전극

Claims (14)

  1. 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품이며,
    상기 내부 코일부는 제 1 코일 패턴부; 및
    상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부;를 포함하며,
    상기 제 1 코일 패턴부는 최외주부 코일 패턴의 두께가 내주부 코일 패턴의 두께보다 두꺼운 칩 전자부품.
  2. 제 1 항에 있어서,
    상기 제 1 코일 패턴부의 최외주부 코일 패턴의 두께를 a, 내주부 코일 패턴의 두께를 b라 할 때, 하기 식 (1)을 만족하는 칩 전자부품.
    식 (1): 0㎛ < a - b ≤ 20㎛
  3. 제 1 항에 있어서,
    상기 제 1 코일 패턴부의 최외주부 코일 패턴의 두께를 a, 내주부 코일 패턴의 두께를 b라 할 때, 하기 식 (2)를 만족하는 칩 전자부품.
    식 (2): 1 < a/b ≤ 1.8
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 코일 패턴부를 포함하는 내부 코일부 각각의 두께 차이가 20㎛ 이내인 칩 전자부품.
  5. 제 1항에 있어서,
    상기 제 2 코일 패턴부는 이방 도금으로 형성된 칩 전자부품.
  6. 제 1 항에 있어서,
    상기 제 2 코일 패턴부는 상기 제 1 코일 패턴부의 코일 패턴 상면 상에 형성된 칩 전자부품.
  7. 제 1 항에 있어서,
    상기 제 2 코일 패턴부는 상기 제 1 코일 패턴부의 코일 패턴 측면의 적어도 일부에는 형성되지 않은 칩 전자부품.
  8. 제 1항에 있어서,
    상기 제 1 및 제 2 코일 패턴부는 동일한 금속으로 형성된 칩 전자부품.
  9. 제 1 항에 있어서,
    상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함하는 칩 전자부품.
  10. 제 1 항에 있어서,
    상기 내부 코일부는 절연 기판의 일면에 배치된 제 1 내부 코일부와, 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 내부 코일부를 포함하는 칩 전자부품.
  11. 제 10 항에 있어서,
    상기 절연 기판의 중앙부는 관통 홀을 형성하며, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
  12. 제 1 항에 있어서,
    상기 자성체 본체의 외측에 배치되며, 상기 내부 코일부와 전기적으로 연결된 외부 전극; 을 더 포함하는 칩 전자부품.
  13. 절연 기판 내부 코일부를 형성하는 단계; 및
    상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 본체를 형성하는 단계;를 포함하며,
    상기 내부 코일부는 절연 기판 상에 형성된 제 1 코일 패턴부와, 상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부를 포함하고, 이때 상기 제 1 코일 패턴부는 최외주부 코일 패턴의 두께가 내주부 코일 패턴의 두께보다 두꺼운 칩 전자부품의 제조방법.
  14. 제 13 항에 있어서,
    상기 내부 코일부와 전기적으로 연결되도록 상기 자성체 본체의 외측에 외부전극을 형성하는 단계;를 더 포함하는 칩 전자부품의 제조방법.
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