JP4609466B2 - 積層型電子部品の製造方法 - Google Patents

Description

本発明は、積層型電子部品の製造方法に関し、特に、回路層の上下がセラミック層に挟まれた構造を有する積層型電子部品を多数個取りする場合に好適な製造方法に関するものである。

薄膜コモンモードフィルタ等の積層型電子部品は、フェライト等のセラミック基板上にインダクタパターン等の導体パターンを含む回路層を形成し、さらにその上に同一材料のセラミック基板を重ねて、回路層の上下がセラミック層で挟まれた構造を有している。積層型電子部品を量産する場合には、ウェハー上に多数のチップパターンを形成し、各チップパターンを裁断する方法が採用される（例えば特許文献１参照）。

近年、携帯電話、携帯音楽プレーヤー、携帯ゲーム機等の小型電子機器の普及に伴い、積層型電子部品に対する小型・低背化の要求も非常に強まっている。積層型電子部品を低背化する場合、セラミック基板をできるだけ薄くすることが重要である。しかし、セラミック基板をセラミックウェハーの段階から薄くするとその強度が低下し、製造工程の途中で割れてしまうという問題がある。特に、一枚のウェハーから得られる電子部品のチップ数を増やすためにセラミックウェハーの面積を大きくすると、セラミックウェハーが割れる確率が大幅に高まるという問題がある。

そこで、最初は十分な厚みを有するセラミックウェハーを用いてセラミック基板と回路層との積層体を形成した後、上下のセラミック基板を研磨して薄くすることにより、積層型電子部品を低背化する方法が採用されている。この方法によれば、製造工程中においてウェハーの強度を確保しつつ、最終的には非常に薄型な部品を実現することが可能である。
特開２００４−１４７１７号公報

しかしながら、上述した従来の方法は、積層型電子部品の低背化を図ることは可能であるが、フェライト基板の研磨によりフェライトの廃棄量が非常に多くなってしまうという問題がある。

しがたって、本発明の目的は、フェライト等の基板材料の廃棄量を低減することが可能な積層型電子部品の製造方法を提供することにある。

上記課題を解決するため、本発明による積層型電子部品の製造方法は、セラミックウェハー及び当該セラミックウェハーの一方の主面に形成された回路層を含む１次加工ウェハーを複数用意し、複数の１次加工ウェハーを同じ向きで順に貼り合わせてウェハー積層体を形成する工程と、ウェハー積層体におけるセラミックウェハーの部分をスライスすることにより、回路層を１枚ずつ分離し、これにより回路層の上下がセラミック層に挟まれた構造を有する２次加工ウェハーを作製する工程と、２次加工ウェハーをチップ単位で裁断して積層型電子部品を得る工程とを備えることを特徴とする。

本発明による積層型電子部品の製造方法は、２次加工ウェハーにおけるセラミック層の表面を研磨する工程をさらに備えることが好ましい。

本発明において、回路層はマーキングを含むことが好ましく、セラミックウェハーは、マーキングが露出可能となるよう、他方の主面の縁部の少なくとも一部に形成された段差をさらに備えることが好ましい。

本発明において、セラミックウェハーがフェライトからなり、回路層がインダクタパターンを含むことが好ましい。

このように、本発明によれば、フェライト等の基板材料の廃棄量を低減することが可能な積層型電子部品の製造方法を提供することができる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１乃至図４は、本発明の第１の実施形態による積層型電子部品の製造方法を説明するための模式図である。

図１に示すように、この積層型電子部品の製造方法では、まずフェライトウェハー１１を用意し、フェライトウェハー１１の一方の主面に回路層１２を形成することにより、１次加工ウェハー１０を作製する。本実施形態の回路層１２は、樹脂層の間にインダクタパターンやリードパターンを含む導体パターンが形成され、必要に応じて上下の導体パターンがビアホールを介して電気的に接続された多層構造を有している。十分な機械的強度を確保するため、フェライトウェハー１１は２０ｍｍ程度の厚みを有することが好ましい。また、特に限定されるものではないが、本実施形態の回路層１２は０．０７ｍｍ程度の厚みを有している。

次に、図２（ａ）に示すように、１次加工ウェハー１０を複数用意し、複数の１次加工ウェハー１０を同じ向きで順に貼り合わせてウェハー積層体１５を作製する。このとき、ウェハー積層体１５の主面において露出する回路層１２の表面をフェライトウェハー１１でさらに覆うことが好ましい。このときの貼り合わせには紫外線硬化性樹脂等の各種接着剤を用いることができる。

次に、ウェハー積層体１５における各フェライトウェハー１１をその厚み方向の略中央でスライスすることにより、回路層１２を１枚ずつ切り出す。こうして、図２（ｂ）に示すように、回路層１２の上下がフェライト層１３で挟まれたサンドイッチ構造の２次加工ウェハー２０を作製する。このとき、ウェハー積層体１５における各フェライトウェハー１１は二分割されるため、フェライト層１３の厚みは当初の半分以下（１０ｍｍ以下）となっている。

次に、図３に示すように、２次加工ウェハー２０の上下のフェライト層１３を研磨してその厚みを調整する。特に限定されるものではないが、フェライト層１３は０．４ｍｍ程度まで研磨されることが好ましい。

ここで、２０ｍｍの厚みを有する従来のフェライトウェハー１１を０．４ｍｍまで薄くした場合には、約１９．６ｍｍ分のフェライト材料が無駄になる。フェライトウェハー１１は回路層１２の上下に必要であることから、合計で約３９．２ｍｍ分のフェライト材料が無駄になる。これに対し、２０ｍｍのウェハーをスライスした場合には、約１０ｍｍの厚みを有する２つのフェライト層１３が得られ、これらのフェライト層１３をそれぞれ０．４ｍｍまで研磨した場合には、それぞれについて９．６ｍｍ、合計では約１９．２ｍｍ分のフェライト材料を研磨すれば足りる。このように、１枚のウェハーから２つのフェライト層１３を得ることができるので、材料の無駄を抑え、フェライトウェハー１１の有効利用を図ることができる。また、フェライト層１３を約１０ｍｍから０．４ｍｍまで研磨することから、ウェハーのスライスによって得られた２枚のフェライト層１３のうち一方の厚みが例えば１１ｍｍ、他方の厚みが９ｍｍのようにばらついたとしてもそれほど問題になることはない。

その後、図４に示すように、加工ウェハー２０を積層方向に裁断して積層型電子部品をチップ単位で切り出すことにより、個々の積層型電子部品３０が完成する。

以上説明したように、本実施形態によれば、回路層１２が形成されたフェライトウェハー１１である１次加工ウェハーを順に重ねて貼り合わせた後、各フェライトウェハー１１の位置でスライスすることにより、１つのフェライトウェハー１１を２つの回路層１２に対する基板として用いることができる。したがって、フェライトウェハー１１の研磨による基板材料の無駄を抑えることができる。さらに、製造工程中においてウェハーの強度を十分に確保しつつ、最終的な積層型電子部品３０の薄型化を実現することができる。

図５乃至図８は、本発明の第２の実施形態による積層型電子部品の製造方法を説明するための模式図である。

図５に示すように、この積層型電子部品の製造方法では、回路層１２の縁部に位置合わせ用のマーキング１６を形成すると共に、このマーキング１６が露出可能となるように、縁部に段差が形成されたフェライトウェハー１４を用いる。段差は、フェライトウェハー１４の他方の主面側（回路層１２が形成される面とは反対側の面）に形成される。段差の面方向の幅は１０〜２０ｍｍ程度でよく、段差の高さは、ウェハーの厚みの半分である１０ｍｍ程度でよい。そして、フェライトウェハー１４の一方の主面に多層構造の回路層１２を形成して１次加工ウェハー１０を形成する。

次に、図６（ａ）に示すように、この１次加工ウェハー１０を複数用意し、複数の１次加工ウェハー１０を同じ向きで順に貼り合わせてウェハー積層体１５を作製する。このとき、ウェハー積層体１５の主面において露出する回路層１２の表面をフェライトウェハー１４でさらに覆うことが好ましい。

次に、ウェハー積層体１５における各フェライトウェハー１４をその厚み方向の略中央でスライスすることにより、回路層１２を１枚ずつ切り出す。こうして、図６（ｂ）に示すように、回路層１２の上下がフェライト層で挟まれたサンドイッチ構造の２次加工ウェハー２０を作製する。このとき、ウェハー積層体１５における各フェライトウェハーは二分割されるため、フェライト層１３の厚みは半分以下（１０ｍｍ以下）となっている。

本実施形態においては、フェライトウェハー１４が段差を有することから、スライスにより分断される一方のフェライト層１３ａの直径は、他方のフェライト層１３ｂの直径よりも小さいものとなる。つまり、一つの回路層１２の上下に形成されるフェライト層のうち、上側のフェライト層１３ａの直径Ｒ１は、下側のフェライト層１３ｂの直径Ｒ２よりも小さいものとなる。したがって、回路層１２の周縁部を露出させることができ、回路層１２に形成されたマーキング１６を露出させることができる。

次に、図７に示すように、２次加工ウェハー２０の上下のフェライト層１３ａ、１３ｂを研磨してその厚みを調整する。特に限定されるものではないが、フェライト層１３ａ、１３ｂは共に０．４ｍｍ程度まで研磨されることが好ましい。

その後、図８に示すように、回路層１２の縁部に形成されたマーキング１６を参照しながら、２次加工ウェハー２０を積層方向に裁断して積層型電子部品をチップ単位で切り出すことにより、個々の積層型電子部品３０が完成する。

以上説明したように、本実施形態によれば、フェライトウェハー１４の縁部に段差を形成し、２次加工ウェハーのときに回路層１２の一部を露出させることにより、第１の実施形態による発明の作用効果、つまりフェライト材料の廃棄量の低減に加えて、チップサイズ裁断時の位置合わせも容易となる。

図９は、上記製造方法によって製造可能な積層型電子部品３０の一例である薄膜コモンモードフィルタを示す略分解斜視図である。

図９に示すように、この薄膜コモンモードフィルタ１００は、第１及び第２のフェライト基板１３Ａ、１３Ｂと、第１のフェライト基板１３Ａと第２のフェライト基板１３Ｂに挟まれた回路層１２とを備えている。第１のフェライト基板１３Ａ、回路層１２、第２のフェライト基板１３Ｂからなる積層体の外周面には端子電極１０４ａ〜１０４ｄが形成されている。

第１及び第２のフェライト基板１３Ａ、１３Ｂは、回路層１２を物理的に保護すると共に、コモンモードチョークコイルの閉磁路としての役割を果たすものである。第１及び第２のフェライト基板１３Ａ、１３Ｂの材料としては、焼結フェライト、複合フェライト（粉状のフェライトを含有した樹脂）等を用いることができる。

図１０は、回路層１２の略分解斜視図である。

図１０に示すように、回路層１２は、複数の層が薄膜成形技術により積層形成されたものであり、第１乃至第５の絶縁層１０５Ａ〜１０５Ｅと、実際のコモンモードチョークコイルとして機能する第１及び第２のコイル導体１０６、１０７と、特性インピーダンス調整用コイルである第３及び第４のコイル導体１０８、１０９と、第１〜第２の引き出し導体１２０〜１２３とを備えている。本実施形態の回路層１２は、第１乃至第５の絶縁層１０５Ａ〜１０５Ｅの間に設けられた４層構造の導電層を有している。

第１乃至第５の絶縁層１０５Ａ乃至１０５Ｅは、各導体パターン間、或いは導体パターンとフェライト基板とを絶縁すると共に、導体パターンが形成される平面の平坦性を確保する役割を果たす。特に、第１及び第５の絶縁層１０５Ａ、１０５Ｅは第１及び第２のフェライト基板１３Ａ、１３Ｂの表面の凹凸を緩和し、導体パターンの密着性を高める役割を果たす。絶縁層１０５Ａ〜１０５Ｅとしては、ポリイミド樹脂やエポキシ樹脂等、電気的及び磁気的な絶縁性に優れ、加工性のよい樹脂材料を用いることが好ましい。特に限定されるものではないが、第１乃至第５の絶縁層の厚みは、０．１〜１０μｍに設定されていることが好ましい。

第１及び第２のコイル導体１０６、１０７の内側の中央領域には、第１乃至第５の絶縁層１０５Ａ乃至１０５Ｅを貫通する開口１２５が設けられている。この開口１２５の内部には、第１のフェライト基板１３Ａと第２のフェライト基板１３Ｂとの間に閉磁路を形成するための磁性体１２６が設けられている。磁性体１２６としては、複合フェライト等の磁性材料を用いることができる。

第１のコイル導体１０６は、第２の絶縁層１０５Ｂ上に設けられている。第１のコイル導体１０６はＣｕ等の金属材料からなり、スパイラル形状を有している。第１のコイル導体１０６のスパイラルの内周側の端部は、第２の絶縁層１０５Ｂを貫通するコンタクトホール１２４ａを介して、第１のコンタクト導体１２０の一端に接続されている。また、第１のコイル導体１０６のスパイラルの外周側の端部は、第１の引き出し導体１２２を介して上述の端子電極１０４ａに接続されている。

第２のコイル導体１０７は、第３の絶縁層１０５Ｃ上に設けられている。第２のコイル導体１０７もまたＣｕ等の金属材料からなり、第１のコイル導体１０６と同一のスパイラル形状を有している。第２のコイル導体１０７は第１のコイル導体１０６と同じ位置に設けられており、第１のコイル導体１０６と完全に重なり合っているので、第１のコイル導体１０６と第２のコイル導体１０７との間には強い磁気結合が生じている。第２のコイル導体１０７のスパイラルの内周側の端部は、第４の絶縁層１０５Ｄを貫通するコンタクトホールを２４ｂ介して、第２のコンタクト導体１２１の一端に接続されている。また、第２のコイル導体１０７スパイラルの外周側の端部は、第２の引き出し導体１２３を介して上述の端子電極１０４ｂに接続されている。

第３のコイル導体１０８は、第１のコイル導体１０６と同じく第２の絶縁層１０５Ｂ上に設けられている。第３のコイル導体１０８の内周側の端部は、第２の絶縁層１０５Ｂを貫通するコンタクトホール１２４ｃを介して、第１のコンタクト導体１２０の他端に接続されている。すなわち、第３のコイル導体１０８は、第１のコンタクト導体１２０を介して第１のコイル導体１０６に直列接続されている。また、第３のコイル導体１０８スパイラルの外周側の端部は端子電極１０４ｃに接続されている。

第４のコイル導体１０９は、第２のコイル導体１０７と同じく第３の絶縁層１０５Ｃ上に設けられている。第４のコイル導体１０９の内周側の端部は、第３の絶縁層１０５Ｃを貫通するコンタクトホール１２４ｄを介して、第２のコンタクト導体１２１の他端に接続されている。すなわち、第４のコイル導体１０９は、第２のコンタクト導体１２１を介して第２のコイル導体１０７に直列接続されている。また、第４のコイル導体１０９スパイラルの外周側の端部は端子電極１０４ｄに接続されている。

このように、本実施形態の薄膜コモンモードフィルタ１００は、回路層１２の上下がフェライト基板１３Ａ、１３Ｂで挟まれた構造を有することから、上述した積層型電子部品の製造方法によって効率的に量産することができる。

本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明の範囲に包含されるものであることは言うまでもない。

例えば、上記実施形態においては、回路層の上下に設ける基板の材料としてフェライトを例に挙げたが、本発明はフェライトに限定されるものではなく、アルミナ等の他の磁性材料であってもよい。また、磁性体材料ではなく、誘電体材料を用いることも可能である。ただし、回路層にインダクタパターンを含む積層型電子部品においては、透磁率の高い磁路を構成することが好ましく、そのためには磁性材料を用いることが好適である。

また、上記実施形態においては、回路層に形成される回路パターンが同じもの、つまり同じ製品についてウェハー積層体を構成する場合について説明したが、本発明はこのような場合に限定されるものではなく、異なる製品を重ね合わせてもかまわない。

図１は、本発明の第１の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図２は、本発明の第１の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図３は、本発明の第１の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図４は、本発明の第１の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図５は、本発明の第２の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図６は、本発明の第２の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図７は、本発明の第２の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図８は、本発明の第２の実施形態による積層型電子部品の製造方法を説明するための模式図である。 図９は、上記製造方法によって製造可能な積層型電子部品３０の一例である薄膜コモンモードフィルタを示す略分解斜視図である。 図１０は、回路層１２の略分解斜視図である。

符号の説明

１０ １次加工ウェハー
１１ フェライトウェハー
１２ 回路層
１３ フェライト層
１３ａ フェライト層
１３ｂ フェライト層
１３Ａ フェライト基板
１３Ｂ フェライト基板
１４ （段差付き）フェライトウェハー
１５ ウェハー積層体
１６ 位置合わせ用マーキング
２０ ２次加工ウェハー
３０ 積層型電子部品
１００ 薄膜コモンモードフィルタ
１０４ａ-１０４ｄ 端子電極
１０５Ａ-１０５Ｅ 絶縁層
１０６ 第１のコイル導体
１０７ 第２のコイル導体
１０８ 第３のコイル導体
１０９ 第４のコイル導体
１２０ 第１のコンタクト導体
１２１ 第２のコンタクト導体
１２２ 第１の引き出し導体
１２３ 第２の引き出し導体
１２４ａ-１２４ｄ コンタクトホール
１２５ 開口
１２６ 磁性体

Claims (4)

1. セラミックウェハー及び当該セラミックウェハーの一方の主面に形成された回路層を含む１次加工ウェハーを複数用意し、複数の前記１次加工ウェハーを同じ向きで順に貼り合わせてウェハー積層体を形成する工程と、
   前記ウェハー積層体における前記セラミックウェハーの部分をスライスすることにより、前記回路層を１枚ずつ分離し、これにより前記回路層の上下がセラミック層に挟まれた構造を有する２次加工ウェハーを作製する工程と、
   前記２次加工ウェハーをチップ単位で裁断して積層型電子部品を得る工程とを備えることを特徴とする積層型電子部品の製造方法。
2. 前記２次加工ウェハーにおける前記セラミック層の表面を研磨する工程をさらに備えることを特徴とする請求項１に記載の積層型電子部品の製造方法。
3. 前記ウェハー積層体を形成する工程において、
   前記回路層はマーキングを含み、
   前記セラミックウェハーは、前記マーキングが露出可能となるよう、他方の主面の縁部の少なくとも一部に形成された段差をさらに備えることを特徴とする請求項１又は２に記載の積層型電子部品の製造方法。
4. 前記セラミックウェハーがフェライトからなり、前記回路層がインダクタパターンを含むことを特徴とする請求項１乃至３のいずれか一項に記載の積層型電子部品の製造方法。

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