JP2005006376A

JP2005006376A - 電気車のフェールセーフｃｐｕ処理装置

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Publication number: JP2005006376A
Application number: JP2003165299A
Authority: JP
Inventors: Sachiko Akiyama; 幸子秋山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-06-10
Filing date: 2003-06-10
Publication date: 2005-01-06
Anticipated expiration: 2023-06-10
Also published as: JP4195336B2

Abstract

【課題】回路異常や部品動作異常で異常検知できないことがなく、確実に異常検知を行い、また制御のずれ、信号のずれによるフェ−ルセーフ処理の誤検知防止する電気車のフェールセーフＣＰＵ処理装置を実現する。
【解決手段】２重系のＣＰＵ１，ＣＰＵ２を有し、それぞれのＣＰＵが個々の制御ソフトを動作し、両方のＣＰＵが演算した結果をそれぞれの相手ＣＰＵが照合し合い、照合結果の診断及び保護動作信号出力を電子回路で行う際に、電子回路、電子部品の異常においても誤った正常判断を行わないように動作信号を正常とし、両方のＣＰＵの制御のずれによるフェールセーフエラーの誤検知を防ぐ。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、電気車のフェールセーフＣＰＵ処理装置に関する。
【０００２】
【従来の技術】
電気車の車両情報システムの車両制御装置においては、マスコン、運転台からの力行、ブレーキのノッチ信号、前進／後進信号、車両駆動するトルク指令、ブレーキ、ドアの開閉などフェールセーフを要求される出力信号及び演算結果データ出力がある。これらの信号を誤ることは、電気車の安全性を損なうこととなる。そのために確実な異常検知が必要であり、回路異常や部品動作異常でフェールセーフの異常検知ができないことがないようにしなければならない。
【０００３】
そこで、従来から２重系のＣＰＵにより入出力、演算を行い、データのハードウェアでの照合やソフトウェアでの照合による方法により、２つのＣＰＵの判断が異なった場合に安全側の出力が行えるようフェ−ルセーフ処理を行っている。
【０００４】
【特許文献１】
特開２０００−３３０８３０号公報
【０００５】
【発明が解決しようとする課題】
このようなフェールセーフ処理において、２つのＣＰＵの制御のずれや信号のわずかなずれによりフェ−ルセーフ処理の誤検知を行ってしまうのでは、実際は正常であるのに電車を止めてしまうことになり、乗客に迷惑をかけ、鉄道会社の信用や落とし、さらにはダイヤを乱して電車の稼働率を落とすことにもなりかねない問題点があった。
【０００６】
これを避けるためには、真の異常時のみに正確な保護動作に結びつくフェールセーフエラーの検知出力を行うことが必要であり、誤動作、過剰動作してはならない。また、データの照合チェックを行うことにより、フェ−ルセーフを実施しない場合と比較してフェ−ルセーフ用のソフト処理が必要となるが、フェールセーフ処理を行うことによってソフトウェアの制御の負荷が過大になることは、制御処理速度や応答性に影響が出るため、負荷は可能な限り軽減させる必要がある。
【０００７】
本発明はこのような従来の技術的課題に鑑みてなされたもので、（１）回路異常や部品動作異常で異常検知できなくなることがなく、確実に異常検知を行うことができ、（２）制御のずれ、信号のずれによるフェ−ルセーフ処理の誤検知を防止することができ、（３）フェ−ルセーフ処理のためのソフトウェアの処理負荷軽減が図れる電気車のフェールセーフＣＰＵ処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１の発明の電気車のフェールセーフＣＰＵ処理装置は、２重系のＣＰＵを有し、それぞれのＣＰＵが個々の制御ソフトを動作し、両方のＣＰＵが演算した結果をそれぞれのＣＰＵが照合し合い、照合結果の診断及び保護動作信号出力を電子回路で行う際に、電子回路、電子部品の異常においても誤った正常判断を行わないように動作信号を正常とし、両方のＣＰＵの制御のずれによるフェールセーフエラーの誤検知を防ぐものである。
【０００９】
請求項２の発明は、２重系のＣＰＵと、これらのＣＰＵ個々の演算処理結果を書き込む共用のメモリと、各ＣＰＵが周期的に前記共用のメモリに書き込まれている自ＣＰＵの演算処理結果と相手ＣＰＵの演算処理結果とを照合し、照合が成立すれば１，０値を交互に書き込み、書き込まれた１，０値に対応する“Ｈ”、“Ｌ”のパルス列を出力する共用のフェールセーフロジック回路と、前記フェールセーフロジック回路のパルス出力を整流する共用の整流回路と、リレー出力回路と、前記リレー出力回路の回路オープン信号を受けてフェールセーフ異常検知信号を出力する伝送回路とを備え、前記リレー出力回路は、前記ＣＰＵのいずれかの照合エラー検知信号にてオープンされる第１のリレー回路と、前記整流回路の出力する整流出力の異常にてオープンされる第２のリレー回路との直列構成にしたものである。
【００１０】
請求項３の発明は、請求項２の電気車のフェールセーフＣＰＵ処理装置において、前記リレー出力回路の第１、第２のリレー回路に直列に電源用リレーを挿入し、前記リレー出力回路のフェールセーフ異常検知信号出力をフィードバックするフィードバック回路と、前記ＣＰＵのいずれかのフェールセーフ異常検知信号を受けた後一定時間以内に前記フィードバック回路のフェールセーフ異常検知信号出力のフィードバックがないときに前記電源用リレーに対してリレーオープン信号を出力する保護回路とを備えたことを特徴とするものである。
【００１１】
請求項４の発明は、請求項２の電気車のフェールセーフＣＰＵ処理装置において、前記２重系のＣＰＵ各々が演算した結果を書き込むデュアルポートメモリと、前記デュアルポートメモリへの書き込みと同時に同じデータが書き込まれる専用レジスタと、前記デュアルポートメモリに書き込まれたデータと専用レジスタに書き込まれたデータとを照合し、照合不一致時にフェールセーフ異常検知信号を出力する照合用ロジック回路とを備えたことを特徴とするものである。
【００１２】
請求項５の発明は、請求項４の電気車のフェールセーフＣＰＵ処理装置において、前記照合用ロジック回路は、前記デュアルポートメモリに書き込まれたデータの種類に応じて、照合不一致が継続する時間又は回数があらかじめ設定されている一定値になった時にフェールセーフ異常検知信号を出力することを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて詳説する。
【００１４】
図１〜図６を参照して本発明の第１の実施の形態の電気車のフェールセーフＣＰＵ処理装置について説明する。図２に示すように、第１の実施の形態の電気車のフェールセーフＣＰＵ処理装置は、２重系のＣＰＵ１，ＣＰＵ２と、これらのＣＰＵ１，ＣＰＵ２の共用のデュアルポートＳＲＡＭであるＤＰＲＡＭと、共用のフェールセーフロジック回路ＦＳ−ＰＬＤと、このＦＳ−ＰＬＤのパルス出力を整流する共用の整流回路１０と、リレー出力回路１１を備えている。そして、リレー出力回路１１は、リレー回路（１）１２とリレー回路（２）１３の直列構成であり、またリレー出力回路１１のフェールセーフ出力信号は伝送回路１４に出力するようにしてある。
【００１５】
次に、上記構成の電気車のフェールセーフＣＰＵ処理装置の動作を説明する。２重系のＣＰＵ１，ＣＰＵ２は個々に制御ソフトを動作する。ＣＰＵ１，ＣＰＵ２は、入力信号Ｉ／Ｆ回路又は伝送受信信号１より入力データを読み込む。ＣＰＵ１，ＣＰＵ２は、入力データ及び個々の制御処理にて演算したフェールセーフデータをＤＰＲＡＭに書き込む。ＤＰＲＡＭには、ＣＰＵ１，ＣＰＵ２の両方からデータ書き込みが行え、また相手ＣＰＵが書き込んだデータを読み出せる。
【００１６】
図１のフローチャートに示すように、ＣＰＵ１，ＣＰＵ２各々は個々の自ＣＰＵが入力した結果又は演算した結果をＤＰＲＡＭに書き込む（ステップＳ１−１，Ｓ１−２；Ｓ２−１，Ｓ２−２）。
【００１７】
各ＣＰＵ１，ＣＰＵ２は、自ＣＰＵが入力した結果又は自ＣＰＵが演算した結果と相手ＣＰＵが入力した結果又は演算した結果とを照合し、フェールセーフデータが全て一致しているか否かをチェックする（ステップＳ１−３，Ｓ１−４；Ｓ２−３，Ｓ２−４）。
【００１８】
このチェックにおいて、１つでも異なるデータがある場合は、ＦＳ（フェールセーフ）異常検知出力する（ステップＳ３）。他方、このチェックにおいて、全てが一致している場合には、ＦＳ−ＰＬＤのレジスタの指定ビット（ＣＰＵ１の場合は、［ＦＳ１Ｋ］ｂｉｔ、ＣＰＵ２の場合は、［ＦＳ２Ｋ］ｂｉｔ）に前回に書き込んだ値＝１である場合には０を書き込み、前回書き込んだ値＝０である場合は１を書き込む（ステップＳ１−５〜Ｓ１−７；Ｓ２−５〜Ｓ２−７）。
【００１９】
これにより、図３に示すようにフェールセーフ照合チェック１回（１制御分）ごとにＦＳ−ＰＬＤの指定のビットは、１、０、１、０、…のパルス信号になる。
【００２０】
図２に示すように、ＦＳ−ＰＬＤの出力を整流回路１０に入れ、データ照合にてフェールセーフ正常と判断した結果のパルス信号のパルスの時間間隔、整流した後のレベルにより、正常にフェールセーフ診断されているか否かを回路にて判断する。そしてフェールセーフ異常検知した場合には、リレー出力回路１１のフェールセーフリレー回路１２を開放することにより、制御装置内の演算による出力信号が現在いかなる出力をしていようとも、強制的に全て安全側（出力リレー開放側）に出力し、伝送回路１４においても送信信号を強制停止し、誤ったデータを送信しないようにする。
【００２１】
図４に示すように、ＣＰＵ１側において自ＣＰＵ１が相手ＣＰＵ２の演算結果と照合した結果で作った［ＦＳ１Ｋ］ｂｉｔのパルスと、ＣＰＵ２側において自ＣＰＵ２が相手ＣＰＵ１の演算結果と照合した結果で作った［ＦＳ２Ｋ］ｂｉｔのパルスとの２つのパルスができる。この２つのパルスは、ＣＰＵ１とＣＰＵ２が同期していなければ同期しない。制御周期が異なれば、周波数も異なる。
【００２２】
そこで、第１の実施の形態の場合、ＣＰＵ１側のパルスのみをそのまま出力し、フェールセーフ制御が制御周期毎に正しく行われていることを示す。このパルス信号は内部で作ったパルスではなく、照合する周期をパルスの時間幅で示し、パルスが動作することにより照合データが一致していることを示す現実の動作正常信号とする。
【００２３】
ＦＳ−ＰＬＤは自回路内で、図４に示すようにしてフェールセーフ異常検知を行う。すなわち、ＣＰＵ１側のパルス、ＣＰＵ２側のパルスを使って、ＦＳ−ＰＬＤ内でフェールセーフ異常検知を行うのである。いま、フェールセーフ処理が必要な信号がｎ個あったとする。そしてＣＰＵ１が演算したｉ番目のフェールセーフ処理信号をＤ１（ｉ）、ＣＰＵ２が演算したｉ番目のフェールセーフ処理信号をＤ２（ｉ）とする。ただし、［ＦＳ１Ｋ］ｂｉｔのパルス幅ｔは、通常の処理演算時間に、Ｄ１（ｉ）とＤ２（ｉ）（ｉ＝１〜ｎ）をＣＰＵ１が比較し、Ｄ１（ｉ）＝Ｄ２（ｉ）（ｉ＝１〜ｎ）と判断する時間を加えた時間幅である。
【００２４】
ＣＰＵ１が認識しているデータに対して、この［ＦＳ１Ｋ］ｂｉｔのパルスの立ち上がり「↑」（又は立ち下がりり「↓」）から［ＦＳ１Ｋ］ｂｉｔのパルス立ち下がりり「↓」（又は立ち上がり「↑」）までの時間をＦＳ−ＰＬＤ内でカウントアップする。
【００２５】
そしてＤ１（ｉ）＝Ｄ２（ｉ）（ｉ＝１〜ｎ）であれば、カウント数はＡカウント未満であるが、（ｉ＝１〜ｎ）のどこかでＤ１（ｉ）＜Ｄ２（ｉ）あるいはＤ１（ｉ）＞Ｄ２（ｉ）があると、次の［ＦＳ１Ｋ］ｂｉｔのパルス立ち下がりり「↓」（又は立ち上がり「↑」）が来ないので、パルス幅のカウント数はＡカウント以上となる。そこで、パルス幅のカウント数は、Ａカウント以上になるとデータ照合不一致が発生し、フェールセーフ異常を検出したと判断する。同様に、［ＦＳ２Ｋ］ｂｉｔのパルスにおいて、ＣＰＵ２が認識しているデータに対して同じ検出が行える。このどちらか片方でも異常検出することにより、フェールセーフ異常と判断し、ＯＲ回路１５の出力によってスイッチ回路１６を切り替え、ＦＳ−ＰＬＤからの出力（ＦＳ−ＯＵＴ）を強制的にＧＮＤ（グランド：Ｌ（ロー）レベル固定）にする。
【００２６】
図５、図６は、ＦＳ−ＰＬＤのスイッチ回路１６から出力されたＦＳ−ＯＵＴ信号がロー（Ｌ）レベルであるときに、フェールセーフ異常のための保護出力をＦＳ出力信号により行うまでを示している。前述のＦＳ−ＰＬＤ内でカウントアップにより、データ照合異常と判断した場合は、図５の信号（３）のようにＦＳ−ＯＵＴ信号がロー（Ｌ）固定レベルになるが、もしＦＳ−ＰＬＤ内の異常検出回路が正常に働かず、信号（２）のような異常パルスがＦＳ−ＯＵＴ信号として出力された場合であっても、ＦＳ−ＰＬＤの外部にある整流回路１０により、一定のパルス幅以上に長い幅になっていると、整流回路１０の出力がＬになり、リレー回路１１のフェールセーフリレー１２が開放（オープン）になり、出力信号、伝送送信信号停止など安全側に動作させることができる。
【００２７】
これにより、第１の実施の形態の電気車のフェールセーフＣＰＵ処理装置では、２重系のＣＰＵ１，ＣＰＵ２を有し、ＣＰＵ１，ＣＰＵ２が個々の制御ソフトを動作し、ＣＰＵ１，ＣＰＵ２の両方が演算した結果をそれぞれの相手方のＣＰＵと照合し合い、照合結果の診断及び保護動作信号出力を電子回路で行い、かつその際に電子回路、電子部品の異常においても誤って正常判断を行わないように動作信号を正常とし、両方のＣＰＵの制御のずれによるフェールセーフエラーの誤検知を防ぐことができる。
【００２８】
次に、本発明の第２の実施の形態の電気車のフェールセーフＣＰＵ処理装置について、図７を用いて説明する。第２の実施の形態の特徴は、図２に示した第１の実施の形態の装置と同様の共用のＤＰＲＡＭを有するが、ＦＳ−ＰＬＤから整流回路、フェールセーフリレー回路についてはＣＰＵ１，ＣＰＵ２それぞれに設けた点にある。つまり、ＣＰＵ１側にＦＳ−ＰＬＤ１、整流回路１０−１、リレー出力回路１１内にリレー回路１２−１を設け、ＣＰＵ２側にＦＳ−ＰＬＤ２、整流回路１０−２、リレー出力回路１１内にリレー回路１２−２を設けている。
【００２９】
この第２の実施の形態の電気車のフェールセーフＣＰＵ処理装置では、ＣＰＵ２側においては、ＣＰＵ２がＣＰＵ１の演算結果と照合した結果で作った［ＦＳ２Ｋ］ｂｉｔのパルスで作った信号がＦＳ−ＯＵＴ２信号である。ＣＰＵ１側の同様の信号はＦＳ−ＯＵＴ１信号としている。また、リレー出力回路１１内のＣＰＵ１側とＣＰＵ２側のそれぞれのフェールセーフリレー回路１２−１，１２−２の出力は実出力信号リレー回路１３の出力と直列にしてある。
【００３０】
これにより、第２の実施の形態の電気車のフェールセーフＣＰＵ処理装置ではフェールセーフ部の２重化ができ、一部の回路や部品の異常によりフェールセーフ異常が検出できなくなるのを防ぐことができ、信頼性が向上する。
【００３１】
次に、本発明の第３の実施の形態の電気車のフェールセーフＣＰＵ処理装置について、図８を用いて説明する。第３の実施の形態は、図２に示した第１の実施の形態と同様の構成に対して、さらにリレー出力回路１２に電源を切るための電源用リレー２０を設け、フェールセーフリレー回路１２と直列にした点を特徴としている。
【００３２】
この電源用リレー２０は、図示のように出力信号リレー及びフェールセーフリレー出力がａ接点である場合にはｂ接点とし、出力信号リレーとフェールセーフリレーが正常動作している場合には動作させない。しかし、これらがリレー接点の溶着などにより動作すべきときに動作しなかった場合、この電源用リレー２０にて強制的に電源供給を絶ち、リレー出力回路１１を安全側（開放、オープン）に動作させる。
【００３３】
この電源用リレー２０は、実際のフェールセーフリレー出力回路１１の出力信号をフィードバック入力回路２１、フリップフロップ回路２２を経て入力し、フェールセーフ出力信号を監視する働きをする。いま、ＦＳ−ＰＬＤ内の判断でフェールセーフ異常と判断しており、フェールセーフ出力信号が安全側に動作しなければならないのに、一定時間経過してもフィードバック入力信号の動きが安全側に動作していない場合には、フリップフロップ回路２２を経由し、電源用リレー２０をＯＦＦ固定し、強制的にフェールセーフリレー出力回路１１からのフェールセーフ出力信号を安全側出力にする。
【００３４】
これにより、第３の実施の形態の電気車のフェールセーフＣＰＵ処理装置では、途中回路や最終段リレーの動作異常を回避できる。
【００３５】
次に、本発明の第４の実施の形態の電気車のフェールセーフＣＰＵ処理装置について、図９を用いて説明する。第１〜第３の実施の形態とは異なり、第４の実施の形態の電気車のフェールセーフＣＰＵ処理装置では、２重系のＣＰＵ−Ｍ，ＣＰＵ−Ｓはソフトウェアにてデータ照合処理を行わず、通常の演算処理のみ行い、照合したいフェールセーフデータは、ＣＰＵ−ＭではＭ用ＤＰＲＡＭへ書き込み、ＣＰＵ−ＳではＳ用ＤＰＲＡＭへ書き込むようにしてある。この場合、各ＣＰＵ−Ｍ，ＣＰＵ−Ｓから見て、Ｍ用ＤＰＲＡＭ、Ｓ用ＤＰＲＡＭの同一アドレスに対応する照合データが入るように書き込む。
【００３６】
そして、Ｍ用ＤＰＲＡＭ、Ｓ用ＤＰＲＡＭからＦＳ−ＰＬＤにより、同一アドレスに書き込まれたデータをハードロジックで構成した回路にて取り出し、Ｍ側から取り出したデータとＳ側から取り出したデータが一致するかをハードロジック回路にて照合する。
【００３７】
このＦＳ−ＰＬＤのハードロジック回路について説明すると、ＣＰＵ−Ｍ，ＣＰＵ−Ｓそれぞれのデータ、アドレス信号の記憶のために直アドレスレジスタ３１Ｍ，３１Ｓ、直データレジスタ３２Ｍ，３２Ｓ、タイミング回路３３Ｍ，３３Ｓが備えられ、またデータレジスタ３４Ｍ，３４Ｓが備えられている。さらに、ＦＳ−ＰＬＤ内には、ＤＰＲＡＭチェック回路３５Ｍ，３５Ｓ、フェールセーフチェックロジック回路３６を備えている。
【００３８】
ＤＰＲＡＭチェック回路３５Ｍ，３５ＳはＭ用、Ｓ用ＤＰＲＡＭのチェックを行い、異常判定すればフェールセーフ（ＦＳ）チェック不能と判定して系切換バスリセット信号を出力する。そして、フェールセーフチェックロジック回路３６はＭ用、Ｓ用ＤＰＲＡＭからＭ用、Ｓ用データレジスタ３４Ｍ，３４Ｓに取り込んだ所定アドレスのデータを照合し、照合不一致を検出するとフェールセーフ異常と判断し、出力データを安全側に出力する、系切換する、伝送送信を止めるなどの安全処置動作を行う。
【００３９】
本実施の形態の電気車のフェールセーフＣＰＵ処理装置では、ソフトとしては、ＤＰＲＡＭへ書き込むまでだけで、後の処理は全てハードロジックで行うことにより、ソフトに負担をかけない構成となり、ＣＰＵの負荷を軽減し、応答速度の高速化も図れる。
【００４０】
ＤＰＲＡＭとハードロジックの使用は、フェールセーフ異常検出のためのデータ照合処理のソフトウェアの負荷軽減のためであり、ＤＰＲＡＭのメモリ異常や、一過性の動作異常を検出することは本来の目的ではない。むしろ、本来の異常時以外は、検出のための回路で止めるべきではない。そこで、本実施の形態のように、ＣＰＵがＤＰＲＡＭにデータに書き込むときに、同時に書き込まれて一時的に記憶するレジスタ（直データレジスタ）をＦＳ−ＰＬＤ内に設け、ＤＰＲＡＭに書き込むときに両方に同時に書き込むようにしておき、また、同時にＤＰＲＡＭに書き込むときのアドレスも別の一時的に記憶するレジスタ（直アドレスレジスタ）に書き込むようにしておく。
【００４１】
これにより、ＣＰＵ−Ｍ，ＣＰＵ−Ｓ側の動作とは無関係にＦＳ−ＰＬＤ内で直アドレスレジスタ３１Ｍ，３１ＳからＤＰＲＡＭの相当するアドレスに書き込まれたデータを取り出し、直データレジスタ３２Ｍ，３２Ｓに入っているデータと照合することによって１データずつの照合チェックを行える。そこで、これをＭ側、Ｓ側を合わせて行い、照合チェックすることにより、正常な場合には４データを照合することとなり、同時複合エラーが発生しない限りメモリ異常なのか、どれのどの部分が間違っており、正しいデータはどれなのかの判断ができ、この結果として、一部のメモリ異常や一過性の動作異常によるフェールセーフ異常の誤検知や過剰検知を防ぐことができる。
【００４２】
なお、レジスタ群は必ずしもＤＰＲＡＭのメモリ数やフェールセーフデータ数分必要ではない。毎回処理分の照合動作が１書き込み時間内に終わるのであれば１レジスタでよく、間に合わない場合は数個のレジスタを順に使用することにより照合が終わったレジスタを上書きして使用すればよい。
【００４３】
なお、本実施の形態のように一度のデータ照合不一致で装置を異常処理するのではなく、照合するデータの種類や特徴により、例えば、
・１度のデータ照合不一致でフェールセーフ出力が必要なデータ
・３回連続したデータ照合不一致でフェールセーフ出力とするデータ
・ｎ回連続したデータ照合不一致でフェールセーフ出力とするデータ
と検出時間、回数を許容するランクを設け、Ｍ用、Ｓ用ＤＰＲＡＭ内のメモリ領域を分けておくことにより、データに種別などの符号をつけなくても書き込まれたアドレスにより、ハードロジックのみで検出時間回数ランク分けしたデータ照合、不一致検出、フェールセーフ出力が行えることになる。
【００４４】
【発明の効果】
以上のように本発明の電気車のフェールセーフＣＰＵ処理装置によれば、フェールセーフを要求される制御データの入出力信号の処理に関してデータ照合チェックの動作の異常や、チェック回路上の部品の動作異常により、値が固定になり異常検知できなくなることを防ぎ、回路異常や部品動作異常により異常検知できなくなるのを防止し、確実に異常検知を行うことができる。
【００４５】
また本発明によれば、メモリ書き込みを使用する場合に、動作中のメモリ異常が発生していないか否かも検出でき、メモリ異常による誤検知を防止できる。
【００４６】
さらに本発明によれば、制御ずれ分の時間を見込んで、制御するに相当する時間であれば正常信号を落とさないよう整流回路の時間を考慮し、メモリを利用してデータ照合を行う場合にメモリ領域を検出レベル分に複数に分割しておき、許容時間を分けることでフェールセーフ信号の特徴に合わせたデータ不一致許容時間を持つことにより、制御のずれ、信号のずれ、一過性のノイズによるフェ−ルセーフ処理の誤検知防止を行うことができる。
【００４７】
またさらに本発明によれば、メモリとハードロジックを利用したデータ照合回路により、高速で、厳密に誤った箇所までが特定できるデータ照合を行うことができ、フェ−ルセーフ処理のためのソフトウェアの処理負荷軽減も図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電気車のフェールセーフＣＰＵ処理装置において、フェールセーフＣＰＵとして２重化したＣＰＵ１，ＣＰＵ２が複数のフェールセーフに対し、自分が読み込んだ又は演算した結果と相手ＣＰＵが読み込んだ又は演算した結果とを照合チェックし、結果を出力する処理のフローチャート。
【図２】本発明の第１の実施の形態のブロック図。
【図３】本発明の第１の実施の形態においてＣＰＵ１，ＣＰＵ２が照合結果をＦＳ−ＰＬＤへ書きこむ動作の説明図。
【図４】本発明の第１の実施の形態において、ＦＳ−ＰＬＤの内部の動作で異常検知し、ＦＳ−ＰＬＤからＦＳ照合結果の出力信号を出力する動作の説明図。
【図５】本発明の第１の実施の形態において、ＦＳ−ＰＬＤからのＦＳ照合結果出力信号を出力してから外部回路で診断し、実際の機器の動作出力信号に対するＦＳ出力信号を出力する動作の説明図。
【図６】本発明の第１の実施の形態において、ＦＳ−ＰＬＤからのＦＳ照合結果出力信号を出力してから外部回路で診断し、実際の機器の動作出力信号に対するＦＳ出力信号を出力する動作における整流回路の入力波形、出力波形、リレー出力回路の出力波形の波形図。
【図７】本発明の第２の実施の形態の電気車のフェールセーフＣＰＵ処理装置のブロック図。
【図８】本発明の第３の実施の形態の電気車のフェールセーフＣＰＵ処理装置のブロック図。
【図９】本発明の第４の実施の形態の電気車のフェールセーフＣＰＵ処理装置のブロック図。
【符号の説明】
ＤＲＡＭデュアルポートＳＤＲＡＭ
ＦＳ−ＰＬＤフェールセーフロジック回路
１入力信号インタフェース回路
１０整流回路
１１リレー出力回路
１２リレー回路
１３出力信号インタフェース回路
１４伝送回路
１５ＯＲ回路
１６スイッチ回路
２０電流検出用リレー回路
２１フィードバック入力回路
２２フリップフロップ回路

Claims

２重系のＣＰＵを有し、それぞれのＣＰＵが個々の制御ソフトを動作し、両方のＣＰＵが演算した結果をそれぞれのＣＰＵが照合し合い、照合結果の診断及び保護動作信号出力を電子回路で行う際に、電子回路、電子部品の異常においても誤った正常判断を行わないように動作信号を正常とし、両方のＣＰＵの制御のずれによるフェールセーフエラーの誤検知を防ぐ電気車のフェールセーフＣＰＵ処理装置。
２重系のＣＰＵと、
これらのＣＰＵ個々の演算処理結果を書き込む共用のメモリと、
各ＣＰＵが周期的に前記共用のメモリに書き込まれている自ＣＰＵの演算処理結果と相手ＣＰＵの演算処理結果とを照合し、照合が成立すれば１，０値を交互に書き込み、書き込まれた１，０値に対応する“Ｈ”、“Ｌ”のパルス列を出力する共用のフェールセーフロジック回路と、
前記フェールセーフロジック回路のパルス出力を整流する共用の整流回路と、
リレー出力回路と、
前記リレー出力回路の回路オープン信号を受けてフェールセーフ異常検知信号を出力する伝送回路とを備え、
前記リレー出力回路は、前記ＣＰＵのいずれかの照合エラー検知信号にてオープンされる第１のリレー回路と、前記整流回路の出力する整流出力の異常にてオープンされる第２のリレー回路との直列構成にしたことを特徴とする電気車のフェールセーフＣＰＵ処理装置。
前記リレー出力回路の第１、第２のリレー回路に直列に電源用リレーを挿入し、
前記リレー出力回路のフェールセーフ異常検知信号出力をフィードバックするフィードバック回路と、
前記ＣＰＵのいずれかのフェールセーフ異常検知信号を受けた後一定時間以内に前記フィードバック回路のフェールセーフ異常検知信号出力のフィードバックがないときに前記電源用リレーに対してリレーオープン信号を出力する保護回路とを備えたことを特徴とする請求項２記載の電気車のフェールセーフＣＰＵ処理装置。
前記２重系のＣＰＵ各々が演算した結果を書き込むデュアルポートメモリと、
前記デュアルポートメモリへの書き込みと同時に同じデータが書き込まれる専用レジスタと、
前記デュアルポートメモリに書き込まれたデータと専用レジスタに書き込まれたデータとを照合し、照合不一致時にフェールセーフ異常検知信号を出力する照合用ロジック回路とを備えたことを特徴とする請求項２記載の電気車のフェールセーフＣＰＵ処理装置。
前記照合用ロジック回路は、前記デュアルポートメモリに書き込まれたデータの種類に応じて、照合不一致が継続する時間又は回数があらかじめ設定されている一定値になった時にフェールセーフ異常検知信号を出力することを特徴とする請求項４記載の電気車のフェールセーフＣＰＵ処理装置。