JP2004363615A - トレンチ溝の埋設方法 - Google Patents
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Abstract
【課題】 半導体基板のトレンチ分離構造のような高アスペクト比からなる凹部における埋設方法を提供する。
【解決手段】 半導体基板のトレンチ分離構造のような高アスペクト比の凹部埋設方法において、流動性の層を凹部に堆積させて凹部のアスペクト比を低下させ、かつ凹部口の平坦部に前記流動性材料を存在させないようにし、続いて当該凹部に他の材料を埋設する。
【選択図】 図4
【解決手段】 半導体基板のトレンチ分離構造のような高アスペクト比の凹部埋設方法において、流動性の層を凹部に堆積させて凹部のアスペクト比を低下させ、かつ凹部口の平坦部に前記流動性材料を存在させないようにし、続いて当該凹部に他の材料を埋設する。
【選択図】 図4
Description
本発明は、半導体基板におけるトレンチ分離領域の形成のような、高アスペクト比からなるトレンチ溝の埋設方法に関する。
経済的理由およびデバイス速度といった理由で、半導体ウェーハに形成される集積回路の能動コンポーネントをこれまで以上に接近して実装したいという耐えざる要求がある。しかしながら、これらのコンポーネントを正確に作動させるには、これらを相互に分離することが必要である。したがって、回路素子間の電気的分離が要求されるが、サブミクロンデバイスに望ましい周知技術としては、「シャロートレンチ分離(STI)」がある。慣用の手順は、基板にトレンチ溝をエッチングし、次いで埋め込むことである。実装密度が上がるに連れてこれらのトレンチ溝は狭くなり、そのためにこれらのトレンチ溝を慣用手段で埋め込むことが一層難しくなる。最も広範に用いられている手段は、シリコン酸化膜の「高密度プラズマ化学蒸着(HDP CVD)法」である。化学蒸着手段は全てがそうであるように、この手段も、本来であれば専らトレンチ溝を埋めることになるという理想とは正反対に、トレンチ溝の上部表面およびトップエッジに、より多くの材料が堆積するという問題を有している。
この問題をある程度まで克服するため、蒸着サイクルに、ウェーハチャック装置の高周波駆動によるエッチバックを散在あるいは混在させることによって、選択的方法で堆積材料の方向性プラズマエッチングを生じさせ、当該表面で多い方の材料を取り除き、それによってトレンチ溝での正味の堆積量を改善することが行なわれている。
HDP(高密度プラズマ)が、4.5:1を超えるアスペクト比をもつ構造を埋設することに困難性を有するのは、95nm未満でのトレンチ分離であることが報告されている。これについては、Sung-Woong Chung等の、「100nm以下のDRAM用流動性酸化物CVDを用いた新規トレンチ分離プロセス」、IEDM2001を参照のこと。
トレンチ口での幅が底面よりも大きいような側壁のテーパーでは、埋設に役立つことがある。このことは望ましくはないが、慣用のHDP CVD手段による埋設を達成する上で必要であると考えられており、そしてかかるテーパーは、実用的な構造の全ての線図および電子顕微鏡写真にみられるものである。
一つの選択として、流動性酸化物、例えばシラノールまたは同効物を堆積するものが、それ単独であるいはプラズマ堆積の絶縁体と組み合わされて、トレンチ溝の埋設用潜在力を与えることが知られている。これらの流動性酸化物は、回転され、あるいは気相成長されてもよい。
理想的なケースでは、トレンチ溝は流動性酸化物で完全に埋設されることになるが、当該酸化物は、その特性の関係でウェーハの上部表面には殆ど残留しない。しかしながら、その液体を半導体装置の製造に適した濃厚固体に変えることには、依然として未解決な問題が残されている。狭いトレンチ溝では、非常に制約された表面しか与えられておらず、そこから、水、溶媒および他の蒸気を放出させて当該材料として追い出すことが難しい。本願出願人自身の米国特許第6,544,858号発明を含む、この方法を改善する多くの試みがこれまでなされてきているが、上記で概説した問題に対して商業的に受け入れ可能な解決策は、未だ何も提供されていない。
よって、これには、流動性酸化物が部分的埋設に使用され、それによってトレンチ溝のアスペクト比を下げるという部分埋設といった考え方が残されている。堆積される液体が薄くなる程、それだけ完全に硬化させることが容易になり、またアスペクト比の低減は、慣用のHDP CVDプロセスに役立つ。
特に、米国特許第6,300,219号明細書には、本願出願人によって考案された流動性酸化物を用いるプロセスが記載され、米国特許第5,874,367号および同第6,242,366号明細書には、より広範囲に記載されている。この記載では、効果的に堆積された第1層によれば、好ましくはトレンチ溝の深さの少なくとも約3分の1を埋設し、同時にその側壁に対して多くても20nmの層を加えるだけで、(トレンチ溝の幅に対する深さとして定義される)アスペクト比が効果的に低下する。結果として、当該トレンチ溝を埋設するために堆積されるいかなる次層も、空隙なしに埋設することに一層役立つ低アスペクト比をもつトレンチ溝を有することになる。
トレンチ溝のアスペクト比を低下させるためのその他の「部分埋設」プロセスは、米国特許出願2002/0123206号出願明細書およびその関連論文、Jin-Hwa Heo等の「100nm以下のデバイス用P−SOGを用いた無空隙で低応力の浅いトレンチ分離技術」、VLSI 2002、第132〜133頁に記載されている。
良好な結果は、同様なサイズの構造で得られることがあるが、理想の半導体基板では、デバイス分離用の狭いトレンチ溝とその他の領域での幅広のトレンチ溝とをもつ、ある範囲のトレンチ幅を有する。実際は、かかるトレンチ溝は種々のレベルまで埋設され、その堆積物の特性は、以下に述べるようにアスペクト比に伴って変化する。(有機)溶媒、水等を除くための硬化と強固な焼き付けを必要とする流動性酸化物は、それが堆積される表面形状に依存して、種々な程度に変わる耐化学エッチング性を有する。典型的には、流動性酸化物からの蒸気の放出が制約される狭いトレンチ溝では、その硬化され、焼付けされる酸化物材料が、幅広のトレンチ溝にある流動性酸化物よりも「硬く」ない原因となる。
したがって、硬化フィルムをエッチバックすると、幅広のトレンチ溝に残留する材料が多くなることで、エッチング速度が変わる現象に遭遇する。この問題は、米国特許出願2003/0030121号(上記米国特許出願2002/0123206号におけると同じ発明者)の図1、図2および図3によく表れている。
米国特許出願2003/0030121号の図1、図2および図3は、本願の図1、図2および図3として再現されている。図1では、シリコンウェーハ10は、STI凹部41と幅広の凹部42を含むことが示されている。パッドの酸化物層20と典型的に窒化ケイ素からなるCMPのエッチストップ層30とが形成され、フォトレジストによりパターン化されて、構造41、42をエッチングするためのマスクとして用いられる。なお、当該構造の側壁は、傾斜している。塗布シリコン酸化膜(SOG)50は、それが完全にSTI凹部41を埋設するように堆積されている。
また、SOG材料には、仮にシリコン中に拡散されるとデバイス問題を引き起こす不純物が含まれていることに留意されたい。したがって、低圧CVD手段によって堆積されるトレンチ溝の内部には、適合する窒化ケイ素バリヤー層が必要となる。これは高温プロセスであり、したがって、シリコンの熱酸化膜が最初に形成されて、シリコン表面が保護される。
図2では、エッチバック後に、幅広の凹部内のSOG52は、依然として凹部42の側壁上にあり、かつウェーハ10の表面平坦部の上方にあることが分る。これは、幅広の凹部42内のSOGの方が、狭い凹部41内のSOG51よりも遅くエッチングされることが理由である。HDP酸化物60が堆積された後にCMPが処理され、そしてそのCMPのエッチストップ層30が、各凹部間のウェーハの表面に残留する熱酸化物20を残して取り除かれている。図3では、熱酸化物層20が除かれるときに何が起こるかを示している。これによってSOG53が露出され、それが熱酸化物層20を除くための湿潤エッチング剤中で急速にエッチングされ、一方、狭い凹部内のSOG51は、HDP酸化物61によって完全に保護される。実際には、CMP段階で、この問題が明らかとなることがある。
米国特許第2003/0030121号では、STIの特徴部が、幅広の凹部からSOG材料を除くための第1のエッチバック工程時にフォトレジストマスクによって保護される解決策が提案されている。このレジストマスクは、次いで取り除かれ、第2のエッチバックが、流動性酸化物がウェーハの上部表面またはSTI特徴部の側壁に全く残らず、そのためその後のCMPまたは湿式エッチング段階までは露出されないことが確保されるように、STI特徴部内の流動性酸化物に実行される。
このアプローチは実行されるべきではあるが、それには、極めて複雑な(SOGを用いるための)付加的なバリヤー層の堆積、付加的なフォトレジストパターニング段階および二つのエッチング段階が必要とされる。
したがって、コスト的に効率的な方法で、あるものはトレンチ分離構造でありまた他のものは幅広構造であるという、異なる幅とアスペクト比からなるトレンチ溝を埋設することの要件が残されている。理想的には、CMP段階に付されるべき材料は、既に使用済みのHDP CVD酸化物でなければならず、それ故、その最善の解決策は、この十分に確立された生産プロセスを、それ単独では次世代半導体装置に要求される狭いトレンチ溝を埋設することができないような装置の製造に対しても使用可能となすことである。
"Novel Shallow Trench Isolation process using flowable oxide CVD for sub-100nm DRAM", Sung-Woong Chung et al, IEDM、2001
"Void free and low stress shallow trench isolation technology using P-SOG for sub-100nm device", Jin-Hwa Heo et al, VLSI, 2002, 第132〜133頁
上記多くの先行技術では、狭いSTI凹部に集中して、この問題を全く無視している。したがって、本発明では、商業的使用に向けて、実行可能な方法を提供することを目的とする。
本発明によれば、一つの態様として、半導体ウェーハに浅いトレンチ分離構造を形成する方法において、トレンチ溝に第1の流動性酸化物層を堆積させてそのアスペクト比(幅に対する深さ)を低下させること、次いで、第2の層を堆積させてトレンチ溝を埋設すること、その際、半導体ウェーハの上部表面の平坦部には前記浅いトレンチ分離構造内の流動性層が無いようにすることを特徴とする方法、が提供される。
本発明によれば、他の態様として、平坦部に上部表面を有する半導体ウェーハにおける高アスペクト比の凹部を埋設する方法において、(a)流動性の誘電材料を凹部に流し込んで、当該凹部の一部を埋設すること、(b)当該凹部にその他の誘電材料を流し込んで埋設を完了させることを含み、段階(b)を行なう時には、前記半導体の上部表面の平坦部に流動性材料が全くないようにすることを特徴とする方法が提供される。
本発明によれば、更なる他の態様として、半導体基板にトレンチ溝を形成し、これに例えばSi(OH)xのような流動性材料を堆積させ、その後、OHおよび溶媒を除くことによってそれを硬化させて、少なくとも一個のトレンチ溝を一部埋設させる層を形成すること、そして当該トレンチ溝を埋設させる次の層を堆積させる前に、ウェーハの上部表面の平坦部より上方の凹部の側壁に流動性の層が全くないように確保することを特徴とする方法が提供される。
トレンチ溝の上端部に流動性層が存在しないようにするには、例えば表面張力調整法によって湿潤特性を変えること、および/またはシラノールのような形態の第1層を堆積させる前にその構造のアスペクト比を調整すること、および/または次層を沈積させる前に選択的エッチング処理をすることにより、達成されてよい。
前記流動性酸化物のために蒸着法が用いられ、それによって(有機)溶媒の使用を避け、更に熱酸化物や同質の窒化ケイ素のような付加的なバリヤー層を求める先行技術の要件を排除することが好ましい。
本発明は上記で詳述してきたが、更に、本発明には、上記したあるいは以下に記述する特徴の組合わせからなるいかなる発明も含まれるものと理解されるべきである。
以下、図面に則して、本発明の実施態様について説明する。
図4では、凹部の壁70がテーパーを要せず、略、垂直であってよいこと、そして、そのためその底面での凹部幅が図1〜3に示されるものと同じであることの点を除き、大略、図1〜3に示されるような構造が見られる。これにより、間隔を接近でき、スペースの節約が可能となる。また、凹部の側壁を、繰り返し可能に、しかもコントロールして傾斜させることは難しい。そして、堆積させる材料は流動性酸化物であり、特に、それが蒸着される流動性酸化物である場合には、傾斜は不要である。好適な酸化物には、米国特許第5,874,367号および同第6,242,366号明細書に大略記載されているようなものが含まれる。これらは、それが溶媒を有していないのでSOGに優る利点を有している。無機SOGでさえ有機溶媒を必要とし、STI処理におけるようにその溶媒が完全に除けない場合には、米国特許出願第2003/0030121号明細書に記載されるような、付加的なプロセス、例えば窒化ケイ素のカプセル化が必要である。
本発明の特徴とするところは、凹部の全てが完全には埋設されていないこと、そして更には、この流動性酸化物が堆積されてもおらず、また、それが、次のリソグラフィー段階が無くても、ウェーハ10のレベル80より上方で側壁70から除かれていることである。図4に見られるように、単に流動性酸化物を堆積させて凹部41の一部を埋設することによって、正に、その流動性酸化物が、大小の凹部42、41内に不可避的に残っているばかりでなく、表面張力効果のために、当該凹部の側壁70の53部にも、そしてエッチストップ層30の上にも堆積している。
凹部41,42は、部分的に埋設され、かつ、その側壁70は、当該材料の流動特性のため、トレンチ溝の幅をその口部で大きくするように傾斜させる必要はない。一般に、大きい方の凹部42には、その底面52に少量の材料しか収容されていない。凹部における流動性酸化物の量は、堆積される材料の容量、凹部の容量および凹部周辺におけるウェーハのランド面積の関数となる。
いくつかの実施態様では、ウェーハが処理されて、流動性酸化物50がウェーハの至る所で不連続となり、それが凹部内のみに存在してウェーハの上部表面のレベルを超えないように、湿潤特性が変えられているか、あるいは当該層50が堆積後に処理されて、その表面張力が変えられており、そして/または、当該層50は、凹部41、42の間で流動性酸化物が不連続となるようにエッチング段階あるいは堆積段階のいずれかで、凹部41、42の上端部までリップを形成することによって、凹部41、42のアスペクト比をその口部で高くすることによって、不連続とされている。選択的にあるいは付加的に、選択的ドライエッチング法が用いられて、流動性酸化物50が、ウェーハ10の上部表面で、および凹部の底面よりも凹部41、42の端部周辺でより速やかに除かれてもよい。かかるエッチング法には、狭い凹部41内にエッチング剤が含浸される手法が用いられてもよい。
好適なエッチングプロセスとしては、おそらく、高圧(100ミリトール〜1トール以上まで)フッ素プラズマエッチングの方がより好適であろうが、ウェットエッチング(典型的に、10:1または100:1のBOE)であろう。後者では、本来、それが化学剤であるから、狭い凹部内に浸透したエッチング剤により、当該凹部の外面材料を優先的にエッチングすることになる。トレンチ溝頂部の傾斜表面における好ましいスパッタエッチングについての利点を考慮すると、これに代えて、スパッタエッチングや高速スパッタコンポーネントエッチングが用いられてもよい。傾斜表面のスパッタは、線束に対して法面または垂直表面のいずれよりも速くエッチングされる。
好適な反応性プラズマエッチングプロセスでは、高圧二極管型(対向電極RF駆動)フッ素化エッチングが好ましく、これは、堆積チェンバー内で最も好ましく実施することができる。ウェーハ10上の層50は、少なくともチェンバー洗浄工程中に、エッチバックされることが最も好ましい。
堆積チェンバーの全ては、その時の生産性を最高なものとするため、チェンバーの内部表面から堆積物を取り除くための定期的な洗浄が必要となるが、ウェーハは、堆積後も、この洗浄サイクルの少なくとも一部の間に処理チェンバー内に残留してもよく、そのウェーハには、取り除いた少なくとも一部の層50が保有されている。
現在までの実験結果によれば、アスペクト比を高めかつプラズマエッチバックを行なうと、十分に必要な不連続性が得られることが示されている。
ディウェティング特性は、側壁の局部的な被覆、平滑化または緻密化によって変えることができる。例えば、ポリテトラフルオロエチレン(PTFE)のようなディウェティング層は、エッチストップ層30上に堆積させてもよい。凹部をエッチングし、フォトレジスト層を除いた後に、PTFE層は、ウェーハのランド表面上に残って凹部内には残らないが、それによって、本発明の他の態様と協力し合って、凹部への埋設の完了時に、ウェーハ上部表面の平坦部での流動性材料を回避することが可能となり、また、それに役立っている。流動性材料50の表面張力を変えることは、例えば、その硬化前に、低出力ヘリウムプラズマにより流動性酸化物をポストデポジションすることによって達成することができる。この手段あるいは他の手段によって、凹部における流動性酸化物の表面張力を破壊することが可能となり、もはやそれが凹部の側壁を濡らすことはなくなり、そのため(ガラスに対して水銀が示すような)上方曲率をもつメニスカスを形成する。
図5には、狭い凹部41の頂部を意図的に「ネック」して、これら凹部の頂部でアスペクト比(幅に対する深さ)を高めるように層100が堆積した本発明の態様が示されている。かかる層は、プラズマ剤またはスパッタで堆積した酸化物からなり、そして、同じ厚さで、幅広の凹部42の底面120からウェーハ頂部110まで堆積していることが望ましい。しかしながら、110部位でのネッキングおよび凹部41に対する活性種に制約があるため、凹部41内への堆積のみが、極端に制限されている。このネッキングは、狭い凹部41の底面に堆積する流動性酸化物の量に殆ど影響を与えないが、「リップ」として作用し、ウェーハ10のレベルより上方の側面70における流動性酸化物量を大いに減らすことになる。
また、側面70の凹角形状は、凹部のエッチング時にも形成され、層100の堆積の有無に拘わらず、同じ「リップ」効果が達成される。確かに、側壁70は、慣用の手段による埋設に役立つように積極的に傾斜させる必要はないが、その時は、その垂直に対する側壁角75は、90°以上であってよい。
図6では、図5に示されるような構造に接して流動性酸化物50が見られる。見ても分るように、流動性酸化物51が、凹部41に入り込んでいる。しかしながら、110部位での層100の形状のため、流動性酸化物は不連続であり、ウェーハの上部表面の平坦部である80部位では、それが側壁上に存在していない。より詳細には、80は、その後に続くCMPおよびウェットエッチング後の構造の頂部を示している。
トレンチ溝の形状にもよるが、ショートエッチバックプロセスの工程では、上記した「ネッキング」方法を用いることが望ましいことが判明している。トレンチ溝の壁角75が例えば95°を越える有効テーパーを有し、かつ様々な種類の大小のトレンチ溝があるケースでは、これはあり得ることである。最大の厚さの適合しない酸化物が、理想的には、最も良く最狭の凹部に適合していることになる。最狭の凹部は、流動性酸化物の最大の厚さを有することになり、そして、その流動性酸化物の厚さでは、流動性酸化物を殆ど有しない孤立した凹部に注ぎ込むには不十分であることが判明することがある。本願では、エッチバックプロセスは、流動性酸化物を取り去るだけでなく、凹部を「ネック」した適合しない堆積物の流れをよくし、それによって、続いて行なう埋設工程への過度な要求が低減される。
10…ウェーハ
20…パッド酸化物層
30…エッチストップ層
41…狭い凹部
42…幅広の凹部
50…SOG
51…SOG
52…SOG
53…SOG
60…HDP酸化物
61…HDP酸化物
70…側壁
75…側壁角
80…加工後の構造物の頂部
100…堆積層
110…ネッキング部位
120…堆積層
20…パッド酸化物層
30…エッチストップ層
41…狭い凹部
42…幅広の凹部
50…SOG
51…SOG
52…SOG
53…SOG
60…HDP酸化物
61…HDP酸化物
70…側壁
75…側壁角
80…加工後の構造物の頂部
100…堆積層
110…ネッキング部位
120…堆積層
Claims (20)
- 半導体ウェーハに浅いトレンチ分離構造を形成する方法において、トレンチ溝に第1の流動性層を堆積させてそのアスペクト比(幅に対する深さ)を低下させること、次いで、第2の層を堆積させてトレンチ溝を埋設することからなり、その際、半導体ウェーハの上部表面の平坦部には前記浅いトレンチ分離構造内の流動性層が無いようにすることを特徴とする方法。
- 半導体ウェーハに浅いトレンチ分離構造を形成する方法において、トレンチ溝に第1の流動性層を堆積させてそのアスペクト比(幅に対する深さ)を低下させること、次いで、第2の層を堆積させてトレンチ溝を埋設すること、更にこれに続いて化学的機械研磨および湿式化学エッチングを施すことからなり、その際、化学的機械研磨および湿式化学エッチング工程では前記流動性層のいずれの部分にも接触させないようにすることを特徴とする方法。
- 前記流動性層が、第2の層を堆積させる前に、半導体ウェーハの上部表面の平面部でトレンチ溝の側壁から除かれることを特徴とする、請求項1または2に記載の方法。
- 流動性材料が、半導体ウェーハ上にありしかも当該ウェーハの上部表面と接した実質的に全てのトレンチ溝同士の間で不連続となるように、トレンチ口でのトレンチ溝の側壁角がトレンチ溝の底面に対して90°より大きいことを特徴とする、請求項1または2に記載の方法。
- 前記側壁角が、流動性酸化物が堆積する前に層の堆積によって変えられていることを特徴とする、請求項4に記載の方法。
- 前記流動性材料が酸化物であることを特徴とする、請求項1〜5のいずれか1項に記載の方法。
- 前記流動性材料がシラノールであることを特徴とする、請求項1〜6のいずれか1項に記載の方法。
- 凹部に窒化ケイ素の層がないことを特徴とする、請求項1〜7のいずれか1項に記載の方法。
- 平坦部に上部表面を有する半導体ウェーハにおける高アスペクト比の凹部を埋設する方法において、
(a)流動性の誘電材料を凹部に流し込んで、当該凹部の一部を埋設すること、
(b)当該凹部にその他の誘電材料を流し込んで埋設を完了させること、
を含み、段階(b)を行なう時には、前記半導体の上部表面の平坦部に流動性材料が無いようにすることを特徴とする方法。 - 埋設の一部を調節して、前記平坦部に流動性誘電材料を堆積させないようにすることを特徴とする、請求項9に記載の方法。
- 凹部と隣接する表面を被覆するかあるいは他の方法で処理して、それが流動性誘電材料を濡らさないようにすることを特徴とする、請求項9に記載の方法。
- 隣接表面が非湿潤性材料で被覆されることを特徴とする、請求項11に記載の方法。
- 前記流動性誘電材料が、硬化する前に処理されて、それが凹部の側面を濡らさないようにすることを特徴とする、請求項11に記載の方法。
- 半導体表面の平面にある流動性材料が、工程(b)の前に除かれることを特徴とする、請求項9に記載の方法。
- 凹部の口が形成されて、前記流動性材料に係る堆積物の不連続性が作られることを特徴とする、請求項9に記載の方法。
- 前記凹部の口が張出リップを有することを特徴とする、請求項15に記載の方法。
- 前記張出リップが堆積層によって形成されることを特徴とする、請求項15に記載の方法。
- 前記堆積層が工程(b)の前に除かれることを特徴とする、請求項16に記載の方法。
- 前記凹部の口のリップが凹角であることを特徴とする、請求項13に記載の方法。
- 異なる深さおよび/またはアスペクト比の凹部があることを特徴とする、請求項9〜19のいずれか1項に記載の方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007335807A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体装置の製造方法 |
JP2010263129A (ja) * | 2009-05-08 | 2010-11-18 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4576834A (en) * | 1985-05-20 | 1986-03-18 | Ncr Corporation | Method for forming trench isolation structures |
US5244827A (en) * | 1991-10-31 | 1993-09-14 | Sgs-Thomson Microelectronics, Inc. | Method for planarized isolation for cmos devices |
KR100512167B1 (ko) * | 2001-03-12 | 2005-09-02 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 |
US20020182824A1 (en) * | 2001-06-05 | 2002-12-05 | United Microelectronics Corp. | Method of forming shallow trench isolation |
US6737333B2 (en) * | 2001-07-03 | 2004-05-18 | Texas Instruments Incorporated | Semiconductor device isolation structure and method of forming |
KR100428805B1 (ko) * | 2001-08-09 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
-
2003
- 2003-06-04 GB GB0312796A patent/GB0312796D0/en not_active Ceased
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2004
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007335807A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体装置の製造方法 |
JP2010263129A (ja) * | 2009-05-08 | 2010-11-18 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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GB2402549A (en) | 2004-12-08 |
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