JP2004320130A - 映像デジタル記録再生装置 - Google Patents
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Abstract
【課題】水平ジッターの無い映像信号を出力すること。
【解決手段】Ｉ／Ｏブロックと，ＶＳＰブロックと，ＤＲＰブロックと，制御ブロックから構成される映像デジタル記録再生装置であって，制御ブロックは，水平ジッター防止回路と外部入力制御回路を有し，水平ジッター防止回路は，標準判定回路からの標準／非標準判定フラグが，標準の時フリーラン同期信号発生回路からの補間同期信号を，非標準の時検出同期信号を，それぞれ用いて入力映像信号をメモリに書き込み，切り替わり検出回路からの標準／非標準切り替わり信号があった時は，外部入力制御回路からメモリフレームページホールド信号を出力し，読み出し時に前のフレームで読み出されたものと同一ページの映像信号を読み出すようにすると共に同一ページに前のフレームで書き込まれた映像信号を上書きする。
【選択図】 図１
【解決手段】Ｉ／Ｏブロックと，ＶＳＰブロックと，ＤＲＰブロックと，制御ブロックから構成される映像デジタル記録再生装置であって，制御ブロックは，水平ジッター防止回路と外部入力制御回路を有し，水平ジッター防止回路は，標準判定回路からの標準／非標準判定フラグが，標準の時フリーラン同期信号発生回路からの補間同期信号を，非標準の時検出同期信号を，それぞれ用いて入力映像信号をメモリに書き込み，切り替わり検出回路からの標準／非標準切り替わり信号があった時は，外部入力制御回路からメモリフレームページホールド信号を出力し，読み出し時に前のフレームで読み出されたものと同一ページの映像信号を読み出すようにすると共に同一ページに前のフレームで書き込まれた映像信号を上書きする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は，映像デジタル信号を記録・再生する映像デジタル記録再生装置に関し，特にアナログ映像記録可能な家庭用の映像デジタル記録再生装置に関するものである。
【０００２】
【従来の技術】
映像デジタル記録再生装置の例として図３に示すものが知られている（例えば，特許文献１参照）。図３において，映像デジタル記録再生装置は，映像信号の入出力処理を行なう入出力部であるＩ／Ｏブロック１と，映像データに対して圧縮や伸長等の信号処理を行なうＶＳＰ（Ｖｉｄｅｏ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）ブロック２と，映像データの記録再生を行なう記録再生処理等を行なうＤＲＰ（Ｄａｔａ Ｒｅｃｏｒｄｉｎｇ Ｐｌａｙｂａｃｋ）ブロック３と，各ブロック１〜３に必要な制御信号やクロックを形成して，映像デジタル記録再生装置全体の制御を行なう制御ブロック４から構成されている。そして，Ｉ／Ｏブロック１は，マトリクス変換回路及びＡ／Ｄ変換回路から成る入力映像信号処理回路５と，出力映像信号処理回路１５と，シャフリングメモリ６から構成されている。ＶＳＰブロック２は，シャフリングメモリ６と，直交変換回路から成るデータ圧縮符号化回路７と，フレーム化回路８と，ＰＴＧメモリ９と，ＥＣＣメモリ１２と，デフレーム化回路１３と，逆直交変換回路から成るデータ伸張復号化回路１４と，データマスク回路３０から構成されている。ＤＲＰブロック３は，ＰＴＧメモリ９と，ＥＣＣメモリ１２と，エンコーダ１０と，デコーダ１１から構成されている。制御ブロック４は，同期分離回路１６と，垂直及び水平同期分離回路１７と，Ｉ／ＯＰＬＬ回路１８と，マルチプレクサ１９と，Ｉ／Ｏコントロール信号発生回路２０と，１３．５ＭＨｚクロック発振回路２１と，４／１ＰＬＬ回路２２と，分周器２３と，フレームパルス生成カウンタ２４と，ＶＳＰコントロール信号発生回路２５と，ＤＲＰＰＬＬ回路２６と，ＤＲＰコントロール信号発生回路２７と，外部入力制御回路２８と，位相比較器２９から構成されている。
【０００３】
外部入力制御回路２８は，フレームパルス基準信号と，シャフリングメモリ６からの映像データの読み出しを管理するページ管理信号，データマスク回路３０において映像データをマスク処理するマスク信号を生成する。
【０００４】
この映像デジタル記録再生装置の動作は，特許文献１に詳細に説明されているので，ここでは省略する。
【０００５】
【特許文献１】
特開２００１−１６５４４号公報
【０００６】
【発明が解決しようとする課題】
以上で述べた映像デジタル記録再生装置は，入力同期信号に従って映像信号をシャフリングメモリメモリ６に書き込むため，映像信号と入力同期信号の位相の正確さが要求される。しかし入力信号の品位によっては，同期分離回路１６における同期分離の際に，検出水平同期信号がサンプリングクロック単位で１個ずれる場合があり，出力映像に水平ジッターを生じることがあった。
【０００７】
図４に，検出水平同期信号が１個ずれる例を示す。図４において，（ａ）は入力信号が正常である場合を，（ｂ）は入力信号の信号レベルが高くなった場合を，（ｃ）は入力信号の傾斜が緩くなった場合を，それぞれ表している。図４において，サンプリングクロックが“Ｈ”の時に，入力信号がスレッシュレベルよりも高い“Ｈ”レベルである場合は検出水平同期信号を“Ｈ”にし，スレッシュレベルよりも低い“Ｌ”レベルである場合は検出水平同期信号を“Ｌ”にする。
【０００８】
図４（ａ）において，入力信号が正常である場合，入力信号は，“Ｈ”レベルから“Ｌ”レベルに変化する際に，スレッシュレベル通過時点Ａより後の最初のサンプリング時点Ｂでは“Ｌ”レベルであるので，検出水平同期信号が“Ｈ”から“Ｌ”に変化する。
【０００９】
図４（ｂ）において，入力信号の信号レベルが高くなった場合，相対的にスレッシュレベルが低くなるので，（ａ）の場合におけるサンプリング時点Ｂでの入力信号レベルがスレッシュレベルより高く“Ｈ”レベルのままであるので，検出水平同期信号も“Ｈ”のままである。そして，次のサイクルのサンプリング時点Ｃで入力信号レベルがスレッシュレベルより低くなり，“Ｌ”レベルになるので，検出水平同期信号も“Ｈ”から“Ｌ”に変化する。従って，検出水平同期信号は，（ａ）の場合に比べて，サンプリングクロック単位で１個遅れることになる。逆に，入力信号の信号レベルが低くなった場合，検出水平同期信号は（ａ）の場合に比べて１個進むことになる。
【００１０】
図４（ｃ）において，入力信号の傾斜が緩くなった場合，入力信号レベルが低くならず，（ａ）の場合におけるサンプリング時点Ｂでの入力信号レベルがスレッシュレベルより高いままであり“Ｈ”レベルであるので，検出水平同期信号も“Ｈ”のままである。そして，次のサイクルのサンプリング時点Ｃで入力信号レベルがスレッシュレベルより低くなり，“Ｌ”レベルになるので，検出水平同期信号も“Ｈ”から“Ｌ”に変化する。従って，検出水平同期信号は，（ａ）の場合に比べて，サンプリングクロック単位で１個遅れることになる。逆に，入力信号の傾斜が急峻になった場合，検出水平同期信号は（ａ）の場合に比べて１個進むことになる。
【００１１】
そこで，出力映像に水平ジッターを生じることを防止するため，フリーランカウンタを用い，同期分離した同期信号が１フレーム単位で標準と判定された場合は，垂直及び水平同期分離回路１７から検出した水平同期信号（検出同期信号）ではなく，フリーランカウンタで作成したフリーラン水平同期信号（補間同期信号）で補間することが考えられた（フリーランカウンタは，切り替わりフレームの先頭でリセット後にフリーランとして，同期分離した水平同期信号と位相を合わせるものである）。しかし，その場合は標準判定が１フレーム単位のため，補間同期信号に切り替えている期間が入力映像信号が実際に標準である期間から１フレーム遅れるため，ずれの生じたフレームで水平ジッターが残ってしまうという問題があった。
【００１２】
図５に，ずれの生じたフレームで水平ジッターが残ってしまう例を示す。図５は，水平同期信号を補間した場合の標準／非標準切り替わり時の，従来例の動作のタイムチャートを示す図である。メモリは３フレーム分の容量を持ち、１フレーム毎の領域をＡ，Ｂ，Ｃとし、メモリへの書き込みおよび読み出しはそれぞれＡ，Ｂ，Ｃの順にアクセスを行う。
【００１３】
図５において，入力映像信号がＸ３（標準）からＹ１（非標準）となった時，標準／非標準判定フラグは１フレーム遅れるためまだ標準であるので，入力水平同期信号は補間同期信号のままである。そのため，メモリ領域Ａへの書き込みには，検出同期信号を用いて書き込まなければならないのに，補間同期信号を用いて書き込むことになり，書き込まれた映像信号Ｙ１はずれた映像信号となることになる。これは，入力映像信号がＹ３（非標準）からＺ１（標準）となった時も同様である。即ち，その時，標準／非標準判定フラグは１フレーム遅れるためまだ非標準であるので，入力水平同期信号は検出同期信号のままである。そのため，書き込みメモリ領域Ａには，補間同期信号を用いて書き込まなければならないのに，検出同期信号を用いて書き込むことになり，書き込まれた映像信号Ｚ１はずれた映像信号となることになる。その結果として，メモリ領域Ａから読み出される，出力映像信号も又ずれた映像信号Ｙ１，Ｚ１が出力されることになる。
【００１４】
本発明は，かかる問題を解消するためになされたものであり，水平ジッターの無い映像信号を出力することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために，
請求項１の記載に係る発明は，
Ｉ／Ｏブロックと，ＶＳＰブロックと，ＤＲＰブロックと，制御ブロックから構成される映像デジタル記録再生装置であって，
制御ブロックは，水平ジッター防止回路と外部入力制御回路を有し，
水平ジッター防止回路は，標準判定回路からの標準／非標準判定フラグが，標準の時フリーラン同期信号発生回路からの補間同期信号を，非標準の時検出同期信号を，それぞれ用いて入力映像信号を書き込みメモリに書き込み，
切り替わり検出回路からの標準／非標準切り替わり信号があった時は，外部入力制御回路からメモリフレームページホールド信号を出力し，前のフレームで読み出されたものと同一ページの映像信号を読み出すようにする，
ことを特徴とする。
【００１６】
請求項２の記載に係る発明は，
請求項１に記載された映像デジタル記録再生装置において，
水平ジッター防止回路は，入力同期信号の標準判定回路と，フリーラン同期信号発生回路と，マルチプレクサＭＵＸと，非標準／標準判定の切り替わり検出回路から構成され，
標準判定回路は，垂直同期信号及び水平同期信号を用いて入力映像信号が標準信号か非標準信号かを判定，出力し，
フリーラン同期信号発生回路は，標準である場合にカウンタをフリーランとして垂直同期信号及び水平同期信号を作成，出力し，
マルチプレクサは，非標準である場合は，分離回路で分離した垂直同期信号及び水平同期信号をそのまま，標準である場合は，フリーラン同期信号を，外部入力制御回路に出力し，
非標準／標準判定の切り替わり検出回路は，標準／非標準判定フラグの後端エッジを検出して，切り替わり信号を外部入力制御回路に出力する，
ことを特徴とする。
【００１７】
【発明の実施の形態】
以下，本発明を図１，図２を用いて説明する。図１は本発明の水平ジッター防止回路４０の構成を，図２は水平同期信号を補間した場合の標準／非標準切り替わり時の動作のタイムチャートを，それぞれ示す図である。本発明は，図１に示す水平ジッター防止回路４０を，図３の制御ブロック４で破線を用いて示した箇所４０に挿入すると共に，外部入力制御回路２８及びシャフリングメモリメモリ６を改良したものである。
【００１８】
図１において，水平ジッター防止回路４０は，入力同期信号の標準判定回路４１と，フリーラン同期信号発生回路４２と，マルチプレクサＭＵＸ４３と，非標準／標準判定の切り替わり検出回路４４から構成される。
【００１９】
入力同期信号の標準判定回路４１は，垂直及び水平同期分離回路１７で分離された垂直同期信号及び水平同期信号を用いて１フレームの長さを測定し，入力映像信号が標準信号か非標準信号かを判定し，その判定結果信号である標準／非標準判定フラグ（図３参照）をフリーラン同期信号発生回路４２，マルチプレクサ４３，及び非標準／標準判定の切り替わり検出回路４４に出力する。
【００２０】
フリーラン同期信号発生回路４２は，標準判定回路４１の判定結果信号が非標準である場合は，カウンタをリセットしてフリーラン同期信号を発生させない。
【００２１】
判定結果信号が標準である場合は，カウンタをフリーランとして，カウンタ値から垂直同期信号及び水平同期信号を作成し，マルチプレクサ４３に出力する。
【００２２】
マルチプレクサ４３は，標準判定回路４１の判定結果信号が非標準である場合は，垂直及び水平同期分離回路１７で分離された垂直同期信号及び水平同期信号をそのまま，外部入力制御回路２８及びＩ／ＯＰＬＬ回路１８に出力する。又，判定結果信号が標準である場合は，フリーラン同期信号発生回路４２で作成された垂直同期信号及び水平同期信号を，外部入力制御回路２８及びＩ／ＯＰＬＬ回路１８に出力する。
【００２３】
非標準／標準判定の切り替わり検出回路４４は，標準判定回路４１から出力される標準／非標準判定フラグの後端エッジを検出し，非標準／標準が切り替わったことを判定して，切り替わり信号を外部入力制御回路２８に出力する。
【００２４】
外部入力制御回路２８は，非標準／標準判定の切り替わり検出回路４４から切り替わり信号を受け取った時，その１フレームの間，ページ管理信号の１種として，フレームページの更新を停止する信号であるメモリフレームページホールド信号を生成し，シャフリングメモリメモリ６へ出力する。
【００２５】
シャフリングメモリメモリ６では，メモリフレームページホールド信号を受け取った時の１フレームの間はメモリの書き込み領域および読み出し領域を更新せず，メモリの書き込み領域にはずれのない映像信号を上書きするとともに，１フレーム前に読み出した映像信号を再び読み出す。
【００２６】
図２に，水平同期信号を補間した場合の標準／非標準切り替わり時の，本発明の動作のタイムチャートを示す。
【００２７】
図２において，図５と同様に，入力映像信号がＸ３（標準）からＹ１（非標準）となった時，メモリ領域Ａにずれた映像信号Ｙ１が書き込まれる。その際，読み出しはメモリ領域Ｃから１つ前のフレームのずれのない映像信号Ｘ３が読み出される。次に，入力映像信号がＹ１（非標準）からＹ２（非標準）となった時，標準／非標準判定フラグは非標準に切り替わるので，入力水平同期信号は検出同期信号となる。従って，書き込みはメモリにずれのない映像信号Ｙ２が書き込まれる。ここで，従来例であれば，読み出しはメモリ領域Ａから１つ前のフレームのずれのある映像信号Ｙ１が読み出されるはずである。しかるに，本発明では，前述したように水平ジッター防止回路４０を設けて，次の１フレームの間に，外部入力制御回路２８からメモリフレームページホールド信号を出力して，メモリフレームページホールド信号が出力された時は，メモリフレームページをホールドすることで，メモリ領域Ａに書き込まれたずれのある映像データＹ１を，ずれのない映像データＹ２で上書きし，読み出しは前のフレームで読み出されたメモリ領域Ｃのずれのない映像信号Ｘ３を再度読み出すようにしている。続く１フレームでは，読み出しはメモリ領域Ａからずれのない映像信号Ｙ２が読み出される。
【００２８】
これは，入力映像信号がＹ３（非標準）からＺ１（標準）となった時も同様である。即ち，書き込みでメモリ領域Ａにずれた映像信号Ｚ１が書き込まれる。その際，読み出しはメモリ領域Ｃから１つ前のフレームのずれのない映像信号Ｙ３が読み出される。次に，入力映像信号がＺ１（標準）からＺ２（標準）となった時，標準／非標準判定フラグは標準に切り替わるので，入力水平同期信号は補間同期信号となる。従って，書き込みはメモリにずれのない映像信号Ｚ２が書き込まれる。ここで，従来例であれば，読み出しはメモリ領域Ａから１つ前のフレームのずれのある映像信号Ｚ１が読み出されるはずである。しかるに，本発明では，前述したように水平ジッター防止回路４０を設けて，次の１フレームの間に，外部入力制御回路２８からメモリフレームページホールド信号を出力して，メモリフレームページホールド信号が出力された時は，メモリフレームページをホールドすることで，メモリ領域Ａに書き込まれたずれのある映像データＺ１を，ずれのない映像データＺ２で上書きし，読み出しは前のフレームで読み出されたメモリ領域Ｃのずれのない映像信号Ｙ３を再度読み出すようにしている。続く１フレームでは，読み出しはメモリ領域Ａからずれのない映像信号Ｚ２が読み出される。
【００２９】
その結果として，書き込みはメモリに，ずれのある映像信号Ｙ１，Ｚ１の代わりにずれのない映像信号Ｙ２，Ｚ２が記憶され，出力映像信号は・・・Ｘ１，Ｘ２，Ｘ３，Ｘ３，Ｙ２，Ｙ３，Ｙ３，Ｚ２，Ｚ３・・・の順に出力される。出力映像信号Ｙ１，Ｚ１は無くなるもののそれらはずれのある出力映像信号であり，その代わりとしてずれのない映像信号Ｘ３，Ｙ３が２個続くので，水平ジッターの無い，視聴者にとって違和感のない出力映像信号となる。
【００３０】
【発明の効果】
以上述べたように，本発明によれば，水平ジッターの無い映像信号を出力することが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の水平ジッター防止回路４０の実施例を示す図である。
【図２】水平同期信号を補間した場合の標準／非標準切り替わり時の，本発明の動作のタイムチャートを示す図である。
【図３】映像デジタル記録再生装置の従来例を示す図である。
【図４】従来例で，検出水平同期信号が１個ずれる例を示す図である。
【図５】水平同期信号を補間した場合の標準／非標準切り替わり時の，従来例の動作のタイムチャートを示す図である。
【符号の説明】
１ Ｉ／Ｏブロック
２ ＶＳＰブロック
３ ＤＲＰブロック
４ 制御ブロック
２８ 外部入力制御回路
４０ 水平ジッター防止回路
４１ 標準判定回路
４２ フリーラン同期信号発生回路
４３ マルチプレクサＭＵＸ
４４ 非標準／標準判定の切り替わり検出回路
【発明の属する技術分野】
本発明は，映像デジタル信号を記録・再生する映像デジタル記録再生装置に関し，特にアナログ映像記録可能な家庭用の映像デジタル記録再生装置に関するものである。
【０００２】
【従来の技術】
映像デジタル記録再生装置の例として図３に示すものが知られている（例えば，特許文献１参照）。図３において，映像デジタル記録再生装置は，映像信号の入出力処理を行なう入出力部であるＩ／Ｏブロック１と，映像データに対して圧縮や伸長等の信号処理を行なうＶＳＰ（Ｖｉｄｅｏ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）ブロック２と，映像データの記録再生を行なう記録再生処理等を行なうＤＲＰ（Ｄａｔａ Ｒｅｃｏｒｄｉｎｇ Ｐｌａｙｂａｃｋ）ブロック３と，各ブロック１〜３に必要な制御信号やクロックを形成して，映像デジタル記録再生装置全体の制御を行なう制御ブロック４から構成されている。そして，Ｉ／Ｏブロック１は，マトリクス変換回路及びＡ／Ｄ変換回路から成る入力映像信号処理回路５と，出力映像信号処理回路１５と，シャフリングメモリ６から構成されている。ＶＳＰブロック２は，シャフリングメモリ６と，直交変換回路から成るデータ圧縮符号化回路７と，フレーム化回路８と，ＰＴＧメモリ９と，ＥＣＣメモリ１２と，デフレーム化回路１３と，逆直交変換回路から成るデータ伸張復号化回路１４と，データマスク回路３０から構成されている。ＤＲＰブロック３は，ＰＴＧメモリ９と，ＥＣＣメモリ１２と，エンコーダ１０と，デコーダ１１から構成されている。制御ブロック４は，同期分離回路１６と，垂直及び水平同期分離回路１７と，Ｉ／ＯＰＬＬ回路１８と，マルチプレクサ１９と，Ｉ／Ｏコントロール信号発生回路２０と，１３．５ＭＨｚクロック発振回路２１と，４／１ＰＬＬ回路２２と，分周器２３と，フレームパルス生成カウンタ２４と，ＶＳＰコントロール信号発生回路２５と，ＤＲＰＰＬＬ回路２６と，ＤＲＰコントロール信号発生回路２７と，外部入力制御回路２８と，位相比較器２９から構成されている。
【０００３】
外部入力制御回路２８は，フレームパルス基準信号と，シャフリングメモリ６からの映像データの読み出しを管理するページ管理信号，データマスク回路３０において映像データをマスク処理するマスク信号を生成する。
【０００４】
この映像デジタル記録再生装置の動作は，特許文献１に詳細に説明されているので，ここでは省略する。
【０００５】
【特許文献１】
特開２００１−１６５４４号公報
【０００６】
【発明が解決しようとする課題】
以上で述べた映像デジタル記録再生装置は，入力同期信号に従って映像信号をシャフリングメモリメモリ６に書き込むため，映像信号と入力同期信号の位相の正確さが要求される。しかし入力信号の品位によっては，同期分離回路１６における同期分離の際に，検出水平同期信号がサンプリングクロック単位で１個ずれる場合があり，出力映像に水平ジッターを生じることがあった。
【０００７】
図４に，検出水平同期信号が１個ずれる例を示す。図４において，（ａ）は入力信号が正常である場合を，（ｂ）は入力信号の信号レベルが高くなった場合を，（ｃ）は入力信号の傾斜が緩くなった場合を，それぞれ表している。図４において，サンプリングクロックが“Ｈ”の時に，入力信号がスレッシュレベルよりも高い“Ｈ”レベルである場合は検出水平同期信号を“Ｈ”にし，スレッシュレベルよりも低い“Ｌ”レベルである場合は検出水平同期信号を“Ｌ”にする。
【０００８】
図４（ａ）において，入力信号が正常である場合，入力信号は，“Ｈ”レベルから“Ｌ”レベルに変化する際に，スレッシュレベル通過時点Ａより後の最初のサンプリング時点Ｂでは“Ｌ”レベルであるので，検出水平同期信号が“Ｈ”から“Ｌ”に変化する。
【０００９】
図４（ｂ）において，入力信号の信号レベルが高くなった場合，相対的にスレッシュレベルが低くなるので，（ａ）の場合におけるサンプリング時点Ｂでの入力信号レベルがスレッシュレベルより高く“Ｈ”レベルのままであるので，検出水平同期信号も“Ｈ”のままである。そして，次のサイクルのサンプリング時点Ｃで入力信号レベルがスレッシュレベルより低くなり，“Ｌ”レベルになるので，検出水平同期信号も“Ｈ”から“Ｌ”に変化する。従って，検出水平同期信号は，（ａ）の場合に比べて，サンプリングクロック単位で１個遅れることになる。逆に，入力信号の信号レベルが低くなった場合，検出水平同期信号は（ａ）の場合に比べて１個進むことになる。
【００１０】
図４（ｃ）において，入力信号の傾斜が緩くなった場合，入力信号レベルが低くならず，（ａ）の場合におけるサンプリング時点Ｂでの入力信号レベルがスレッシュレベルより高いままであり“Ｈ”レベルであるので，検出水平同期信号も“Ｈ”のままである。そして，次のサイクルのサンプリング時点Ｃで入力信号レベルがスレッシュレベルより低くなり，“Ｌ”レベルになるので，検出水平同期信号も“Ｈ”から“Ｌ”に変化する。従って，検出水平同期信号は，（ａ）の場合に比べて，サンプリングクロック単位で１個遅れることになる。逆に，入力信号の傾斜が急峻になった場合，検出水平同期信号は（ａ）の場合に比べて１個進むことになる。
【００１１】
そこで，出力映像に水平ジッターを生じることを防止するため，フリーランカウンタを用い，同期分離した同期信号が１フレーム単位で標準と判定された場合は，垂直及び水平同期分離回路１７から検出した水平同期信号（検出同期信号）ではなく，フリーランカウンタで作成したフリーラン水平同期信号（補間同期信号）で補間することが考えられた（フリーランカウンタは，切り替わりフレームの先頭でリセット後にフリーランとして，同期分離した水平同期信号と位相を合わせるものである）。しかし，その場合は標準判定が１フレーム単位のため，補間同期信号に切り替えている期間が入力映像信号が実際に標準である期間から１フレーム遅れるため，ずれの生じたフレームで水平ジッターが残ってしまうという問題があった。
【００１２】
図５に，ずれの生じたフレームで水平ジッターが残ってしまう例を示す。図５は，水平同期信号を補間した場合の標準／非標準切り替わり時の，従来例の動作のタイムチャートを示す図である。メモリは３フレーム分の容量を持ち、１フレーム毎の領域をＡ，Ｂ，Ｃとし、メモリへの書き込みおよび読み出しはそれぞれＡ，Ｂ，Ｃの順にアクセスを行う。
【００１３】
図５において，入力映像信号がＸ３（標準）からＹ１（非標準）となった時，標準／非標準判定フラグは１フレーム遅れるためまだ標準であるので，入力水平同期信号は補間同期信号のままである。そのため，メモリ領域Ａへの書き込みには，検出同期信号を用いて書き込まなければならないのに，補間同期信号を用いて書き込むことになり，書き込まれた映像信号Ｙ１はずれた映像信号となることになる。これは，入力映像信号がＹ３（非標準）からＺ１（標準）となった時も同様である。即ち，その時，標準／非標準判定フラグは１フレーム遅れるためまだ非標準であるので，入力水平同期信号は検出同期信号のままである。そのため，書き込みメモリ領域Ａには，補間同期信号を用いて書き込まなければならないのに，検出同期信号を用いて書き込むことになり，書き込まれた映像信号Ｚ１はずれた映像信号となることになる。その結果として，メモリ領域Ａから読み出される，出力映像信号も又ずれた映像信号Ｙ１，Ｚ１が出力されることになる。
【００１４】
本発明は，かかる問題を解消するためになされたものであり，水平ジッターの無い映像信号を出力することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために，
請求項１の記載に係る発明は，
Ｉ／Ｏブロックと，ＶＳＰブロックと，ＤＲＰブロックと，制御ブロックから構成される映像デジタル記録再生装置であって，
制御ブロックは，水平ジッター防止回路と外部入力制御回路を有し，
水平ジッター防止回路は，標準判定回路からの標準／非標準判定フラグが，標準の時フリーラン同期信号発生回路からの補間同期信号を，非標準の時検出同期信号を，それぞれ用いて入力映像信号を書き込みメモリに書き込み，
切り替わり検出回路からの標準／非標準切り替わり信号があった時は，外部入力制御回路からメモリフレームページホールド信号を出力し，前のフレームで読み出されたものと同一ページの映像信号を読み出すようにする，
ことを特徴とする。
【００１６】
請求項２の記載に係る発明は，
請求項１に記載された映像デジタル記録再生装置において，
水平ジッター防止回路は，入力同期信号の標準判定回路と，フリーラン同期信号発生回路と，マルチプレクサＭＵＸと，非標準／標準判定の切り替わり検出回路から構成され，
標準判定回路は，垂直同期信号及び水平同期信号を用いて入力映像信号が標準信号か非標準信号かを判定，出力し，
フリーラン同期信号発生回路は，標準である場合にカウンタをフリーランとして垂直同期信号及び水平同期信号を作成，出力し，
マルチプレクサは，非標準である場合は，分離回路で分離した垂直同期信号及び水平同期信号をそのまま，標準である場合は，フリーラン同期信号を，外部入力制御回路に出力し，
非標準／標準判定の切り替わり検出回路は，標準／非標準判定フラグの後端エッジを検出して，切り替わり信号を外部入力制御回路に出力する，
ことを特徴とする。
【００１７】
【発明の実施の形態】
以下，本発明を図１，図２を用いて説明する。図１は本発明の水平ジッター防止回路４０の構成を，図２は水平同期信号を補間した場合の標準／非標準切り替わり時の動作のタイムチャートを，それぞれ示す図である。本発明は，図１に示す水平ジッター防止回路４０を，図３の制御ブロック４で破線を用いて示した箇所４０に挿入すると共に，外部入力制御回路２８及びシャフリングメモリメモリ６を改良したものである。
【００１８】
図１において，水平ジッター防止回路４０は，入力同期信号の標準判定回路４１と，フリーラン同期信号発生回路４２と，マルチプレクサＭＵＸ４３と，非標準／標準判定の切り替わり検出回路４４から構成される。
【００１９】
入力同期信号の標準判定回路４１は，垂直及び水平同期分離回路１７で分離された垂直同期信号及び水平同期信号を用いて１フレームの長さを測定し，入力映像信号が標準信号か非標準信号かを判定し，その判定結果信号である標準／非標準判定フラグ（図３参照）をフリーラン同期信号発生回路４２，マルチプレクサ４３，及び非標準／標準判定の切り替わり検出回路４４に出力する。
【００２０】
フリーラン同期信号発生回路４２は，標準判定回路４１の判定結果信号が非標準である場合は，カウンタをリセットしてフリーラン同期信号を発生させない。
【００２１】
判定結果信号が標準である場合は，カウンタをフリーランとして，カウンタ値から垂直同期信号及び水平同期信号を作成し，マルチプレクサ４３に出力する。
【００２２】
マルチプレクサ４３は，標準判定回路４１の判定結果信号が非標準である場合は，垂直及び水平同期分離回路１７で分離された垂直同期信号及び水平同期信号をそのまま，外部入力制御回路２８及びＩ／ＯＰＬＬ回路１８に出力する。又，判定結果信号が標準である場合は，フリーラン同期信号発生回路４２で作成された垂直同期信号及び水平同期信号を，外部入力制御回路２８及びＩ／ＯＰＬＬ回路１８に出力する。
【００２３】
非標準／標準判定の切り替わり検出回路４４は，標準判定回路４１から出力される標準／非標準判定フラグの後端エッジを検出し，非標準／標準が切り替わったことを判定して，切り替わり信号を外部入力制御回路２８に出力する。
【００２４】
外部入力制御回路２８は，非標準／標準判定の切り替わり検出回路４４から切り替わり信号を受け取った時，その１フレームの間，ページ管理信号の１種として，フレームページの更新を停止する信号であるメモリフレームページホールド信号を生成し，シャフリングメモリメモリ６へ出力する。
【００２５】
シャフリングメモリメモリ６では，メモリフレームページホールド信号を受け取った時の１フレームの間はメモリの書き込み領域および読み出し領域を更新せず，メモリの書き込み領域にはずれのない映像信号を上書きするとともに，１フレーム前に読み出した映像信号を再び読み出す。
【００２６】
図２に，水平同期信号を補間した場合の標準／非標準切り替わり時の，本発明の動作のタイムチャートを示す。
【００２７】
図２において，図５と同様に，入力映像信号がＸ３（標準）からＹ１（非標準）となった時，メモリ領域Ａにずれた映像信号Ｙ１が書き込まれる。その際，読み出しはメモリ領域Ｃから１つ前のフレームのずれのない映像信号Ｘ３が読み出される。次に，入力映像信号がＹ１（非標準）からＹ２（非標準）となった時，標準／非標準判定フラグは非標準に切り替わるので，入力水平同期信号は検出同期信号となる。従って，書き込みはメモリにずれのない映像信号Ｙ２が書き込まれる。ここで，従来例であれば，読み出しはメモリ領域Ａから１つ前のフレームのずれのある映像信号Ｙ１が読み出されるはずである。しかるに，本発明では，前述したように水平ジッター防止回路４０を設けて，次の１フレームの間に，外部入力制御回路２８からメモリフレームページホールド信号を出力して，メモリフレームページホールド信号が出力された時は，メモリフレームページをホールドすることで，メモリ領域Ａに書き込まれたずれのある映像データＹ１を，ずれのない映像データＹ２で上書きし，読み出しは前のフレームで読み出されたメモリ領域Ｃのずれのない映像信号Ｘ３を再度読み出すようにしている。続く１フレームでは，読み出しはメモリ領域Ａからずれのない映像信号Ｙ２が読み出される。
【００２８】
これは，入力映像信号がＹ３（非標準）からＺ１（標準）となった時も同様である。即ち，書き込みでメモリ領域Ａにずれた映像信号Ｚ１が書き込まれる。その際，読み出しはメモリ領域Ｃから１つ前のフレームのずれのない映像信号Ｙ３が読み出される。次に，入力映像信号がＺ１（標準）からＺ２（標準）となった時，標準／非標準判定フラグは標準に切り替わるので，入力水平同期信号は補間同期信号となる。従って，書き込みはメモリにずれのない映像信号Ｚ２が書き込まれる。ここで，従来例であれば，読み出しはメモリ領域Ａから１つ前のフレームのずれのある映像信号Ｚ１が読み出されるはずである。しかるに，本発明では，前述したように水平ジッター防止回路４０を設けて，次の１フレームの間に，外部入力制御回路２８からメモリフレームページホールド信号を出力して，メモリフレームページホールド信号が出力された時は，メモリフレームページをホールドすることで，メモリ領域Ａに書き込まれたずれのある映像データＺ１を，ずれのない映像データＺ２で上書きし，読み出しは前のフレームで読み出されたメモリ領域Ｃのずれのない映像信号Ｙ３を再度読み出すようにしている。続く１フレームでは，読み出しはメモリ領域Ａからずれのない映像信号Ｚ２が読み出される。
【００２９】
その結果として，書き込みはメモリに，ずれのある映像信号Ｙ１，Ｚ１の代わりにずれのない映像信号Ｙ２，Ｚ２が記憶され，出力映像信号は・・・Ｘ１，Ｘ２，Ｘ３，Ｘ３，Ｙ２，Ｙ３，Ｙ３，Ｚ２，Ｚ３・・・の順に出力される。出力映像信号Ｙ１，Ｚ１は無くなるもののそれらはずれのある出力映像信号であり，その代わりとしてずれのない映像信号Ｘ３，Ｙ３が２個続くので，水平ジッターの無い，視聴者にとって違和感のない出力映像信号となる。
【００３０】
【発明の効果】
以上述べたように，本発明によれば，水平ジッターの無い映像信号を出力することが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の水平ジッター防止回路４０の実施例を示す図である。
【図２】水平同期信号を補間した場合の標準／非標準切り替わり時の，本発明の動作のタイムチャートを示す図である。
【図３】映像デジタル記録再生装置の従来例を示す図である。
【図４】従来例で，検出水平同期信号が１個ずれる例を示す図である。
【図５】水平同期信号を補間した場合の標準／非標準切り替わり時の，従来例の動作のタイムチャートを示す図である。
【符号の説明】
１ Ｉ／Ｏブロック
２ ＶＳＰブロック
３ ＤＲＰブロック
４ 制御ブロック
２８ 外部入力制御回路
４０ 水平ジッター防止回路
４１ 標準判定回路
４２ フリーラン同期信号発生回路
４３ マルチプレクサＭＵＸ
４４ 非標準／標準判定の切り替わり検出回路
Claims (2)
- Ｉ／Ｏブロックと，ＶＳＰブロックと，ＤＲＰブロックと，制御ブロックから構成される映像デジタル記録再生装置であって，
制御ブロックは，水平ジッター防止回路と外部入力制御回路を有し，
水平ジッター防止回路は，標準判定回路からの標準／非標準判定フラグが，標準の時フリーラン同期信号発生回路からの補間同期信号を，非標準の時検出同期信号を，それぞれ用いて入力映像信号をメモリに書き込み，
切り替わり検出回路からの標準／非標準切り替わり信号があった時は，外部入力制御回路からメモリフレームページホールド信号を出力し，前のフレームで読み出されたものと同一ページの映像信号を読み出すようにする，
ことを特徴とする映像デジタル記録再生装置。 - 請求項１に記載された映像デジタル記録再生装置において，
水平ジッター防止回路は，入力同期信号の標準判定回路と，フリーラン同期信号発生回路と，マルチプレクサＭＵＸと，非標準／標準判定の切り替わり検出回路から構成され，
標準判定回路は，垂直同期信号及び水平同期信号を用いて入力映像信号が標準信号か非標準信号かを判定，出力し，
フリーラン同期信号発生回路は，標準である場合にカウンタをフリーランとして垂直同期信号及び水平同期信号を作成，出力し，
マルチプレクサは，非標準である場合は，分離回路で分離した垂直同期信号及び水平同期信号をそのまま，標準である場合は，フリーラン同期信号を，外部入力制御回路に出力し，
非標準／標準判定の切り替わり検出回路は，標準／非標準判定フラグの後端エッジを検出して，切り替わり信号を外部入力制御回路に出力する，
ことを特徴とする映像デジタル記録再生装置。
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