JP2004320034A - 高感度のゲートを有する電界効果トランジスタ - Google Patents

Abstract

【課題】高感度のゲートを有する電界効果トランジスタを提供すること。
【解決手段】電界効果トランジスタ（ＦＥＴ）は、ソース電極と、ドレイン電極と、ゲート電極と、ゲート誘電体と、トランジスタの能動チャネルとして機能する半導体層と、を含んでいる。この能動チャネルは、ソース電極とドレイン電極の間で電流を伝えるように構成されると共に、ゲート電極に印加する電圧に応答して導電率を有する。このゲート誘電体は、ゲート電極と半導体層の間に配置されると共に、擬似１Ｄの電荷またはスピン密度波材料を含んでいる。
【選択図】 図１

Description

本発明は電界効果トランジスタに関する。

最も重要な電子的デバイスの１つは電界効果トランジスタ（ＦＥＴ）である。ＦＥＴは、ソース電極と、ドレイン電極と、これらソース電極とドレイン電極の間で電流を伝えるための能動半導体チャネルとを有している。ＦＥＴでは、能動半導体チャネルの電流はチャネルの導電率を通じて制御されている。具体的には、ＦＥＴは、能動半導体チャネルの導電率を変えるような電界を発生するためのゲート構造体を含んでいる。このゲート構造体は、ゲート電極と、このゲート電極をチャネルから電気的に絶縁するためのゲート誘電体とを含んでいる。

ゲート誘電体の構成によって、一部には、特定のゲート電圧によって半導体チャネル部に発生する電界の強さが決定される。幾つかのゲート誘電体は、ゲート電圧の小さな変化によって、能動半導体チャネルに印加される電界の強さに大きな変化を生じさせる構成を有している。これらのゲート構造体は高い感度を有しており、多くのＦＥＴ用途において望ましいものである。
米国特許出願第１０／０４３，３７２号 Ｅ．Ｍ．ＭｃＣａｒｒｏｎ，ＩＩＩ、Ｍａｔ．Ｒｅｓ．Ｂｕｌｌ．Ｖｏｌ．２３（１９８８）、１３５６頁 Ｍｏｔｏｙａｍａ、Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ ５５Ｂ（１９９７）、Ｒ３３８６頁 Ｔａｎａｋａ、Ｎａｔｕｒｅ３３７（１９８９）、２１頁 Ｋｉｍｕｒａ、Ｊ．Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ４１（１９７７）、１９２頁 Ｙ．Ｆｕｒｕｂａｙａｓｈｉ、Ｐｈｙｓ．Ｒｅｖ．Ｂ６０（１９９９）、Ｒ３７２０〜Ｒ３７２３頁

高感度のゲート構造体を生成するための一方法は、そのゲート誘電体を極めて薄い層から製作することが不可欠である。ゲート誘電体用の現代の層は電気絶縁層の最小厚さに急速に近づきつつある。したがって、高感度のゲート構造体を製作するための別の方法が望ましい。

さまざまな実施形態によって、擬似１次元（１Ｄ）材料がゲート誘電体として機能する電界効果トランジスタ（ＦＥＴ）が提供される。擬似１Ｄ材料は、低いゲート動作周波数や中程度のゲート動作周波数においてより大きな実数部をもつ誘電率を有している。誘電率の実数部の値が大きいため、そのゲート構造体は超高感度となる。この新規のゲート誘電体は、薄い層か、ゲート誘電体に関する従来の層と比べてかなり厚い層のいずれかとすることができる。

一態様では、本発明は、ソース電極と、ドレイン電極と、ゲート電極と、ゲート誘電体と、ＦＥＴの能動チャネルとして機能する半導体層とを有する電界効果トランジスタ（ＦＥＴ）を特徴とする。この能動チャネルは、ソース電極とドレイン電極の間で電流を伝えるように構成されると共に、ゲート電極に印加された電圧に応答する導電率を有している。ゲート誘電体は、ゲート電極と半導体層の間に配置されており、また擬似１Ｄの電荷またはスピン密度波材料を含んでいる。

別の態様では、本発明は、ゲート電極と、ソース電極と、ドレイン電極と、能動半導体チャネルとを備える電界効果トランジスタを動作させる方法を特徴とする。本方法は、ソース電極とドレイン電極の両端間で電圧を印加することによって能動半導体チャネル内に電流を確立する工程と、ゲート電極に印加する電圧を調整することによってその電流を変化させる工程とを含む。この電圧を調整する工程は、チャネルとゲート電極の間に配置された電荷またはスピン密度波材料内の電界の強さを変化させる。

図面および本文においては、同じ参照番号によって同様の機能を備えた要素を示している。

Ｇｉｒｓｈ Ｂｌｕｍｂｅｒｇらによって２００２年１月９日に提出された米国特許出願第１０／０４３，３７２号（「’３７２」）を、その全体を参照により本明細書に組み込むものとする。

図１は、誘電体または半導体基板１２上に配置された電界効果トランジスタ（ＦＥＴ）１０を表している。ＦＥＴ１２は、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層２０とを含んでいる。このゲート電極１４、ソース電極１６およびドレイン電極１８は、半導体層２０の同じ側に配置されている。ゲート誘電体層２２はゲート電極１４と半導体層２０の間に配置されている。半導体層２０はソース電極１６とドレイン電極１８の間で電流を伝えるように構成されると共に、ゲート電極１４によって制御可能な導電率を有するため、半導体層２０はＦＥＴ１０の能動チャネルとして機能する。例示的な半導体層２０は、真性半導体、ｎ型ドープ、またはｐ型ドープである無機または有機の半導体を含む。

ゲート電極１４は、ソース電極１６とドレイン電極１８の間に配置された半導体層２０の一部分において制御電界を発生するように位置決めされている。具体的には、ゲート電圧の幾つかは、ソース電極１６とドレイン電極１８の間に流れる電流に対して半導体層２０を導電性とさせる電界を発生する。別のゲート電圧は、ソース電極１６とドレイン電極１８の間に流れる電流に対して半導体層２０を実質的に非導電性とさせる電界を発生する。

中程度および高い動作周波数では、ゲート電圧の小さな変化によって、半導体層２０の表面の位置で得られる電界の強さに大きな変化が発生する。具体的には、ゲート電圧の小さい変化は、半導体層２０を導通状態から非導通状態に変化させ、これによってその能動チャネルをＯＮ状態からＯＦＦ状態に変化させることができる。この理由により、ＦＥＴ１０は高感度のゲート構造体を有している。

ゲート構造体の高い感度は、ゲート誘電体層２２の組成に起因している。ゲート誘電体層２２は、室温において電荷密度波状態またはスピン密度波状態を有する結晶性または多結晶性の擬似１次元（１Ｄ）材料である。この密度波状態は、中程度および高い周波数において大きな実数部を備えた誘電率を生み出す。この大きな実数部はゲート電極１４部の小さな電圧に、擬似１Ｄ材料の内部に強い電界を発生させる。一方、こうした高い内部電界によって、半導体層２０の導電率を制御するための大きな電界が発生する。

ゲート誘電体層２２の擬似１Ｄ材料は、能動半導体チャネル２０と、ゲート電極１４の表面２４との両方と直交する非等方性軸「ｃ」を有している。この「ｃ」軸に沿って、擬似１Ｄ材料の誘電率の実数部は、「ｃ」軸と直交する方向に沿った誘電率の実数部より１００倍以上大きくなる。この理由により、ゲート電極１４は、小さいゲート電圧に応答して強い電界を発生することができる。

例示的なゲート誘電体層２２は、ストロンチウム（Ｓｒ）またはカルシウム（Ｃａ）をドープされた結晶性または多結晶性の銅酸ラダー材料から形成される。ドープされた幾つかの銅酸ラダー材料では、スライド式スピン密度波状態によって、その誘電率は室温において大きな実数部を有するようにする。たとえば、ドープ済み銅酸ラダー材料Ｓｒ_１４Ｃｕ_２４Ｏ_４１の誘電率は、「ｃ」格子軸（すなわち、１Ｄ非等方性軸）の方向においてさらに大きな実数部を有する。「ｃ」軸の方向において、その実数部の例示的な値は概ね１０^６以上である。これらの値は、室温における別の妥当な誘電体の誘電率の実数部と比べて１０^３倍以上大きい。室温と同程度の温度や室温を超える温度では、Ｓｒ_１４Ｃｕ_２４Ｏ_４１の誘電率の実数部は、０Ｈｚから約１００ＧＨｚまでという広い範囲の周波数に関して大きな値を有している。

図２は、図１のゲート誘電体層２２に関する例示的なドープ済み銅酸ラダー材料３０を表している。このドープ済み銅酸ラダー材料３０は、その結晶の「ｂ」軸に沿ってＣｕ_２Ｏ_３シート３２とＣｕＯ_２チェーン３４の対を積み重ねたものを形成する。このＣｕ_２Ｏ_３シート３２に隣接させて列状のドーパント原子３６を配置している。銅（Ｃｕ）および酸素（Ｏ）原子に対するドーパント原子３６の相対的百分率は結晶の定比によって一定である。ゲート誘電体層２２に関する例示的な銅酸ラダー結晶は、定比組成（Ｓｒ_１４−ｘＣａ_ｘ）Ｃｕ_２４Ｏ_４１、すなわち、Ｓｒおよび／またはＣａドーパント原子３６を有している。

図３ａ、３ｂおよび３ｃは、図２の銅酸ラダー材料３０の単位セル３８の１つに関するＣｕ_２Ｏ_３シート３２、ＣｕＯ_２チェーン３４、および列状のドーパント原子３６を表している。Ｃｕ_２Ｏ_３シート３２は、酸素（黒い丸）に結合された銅（白い円）からなるラダー様の構成単位３９を含んでいる。Ｃｕ_２Ｏ_３シート３２内では、ラダー様の構成単位３９が酸素結合を介して互いに結合している。ＣｕＯ_２チェーン３４は酸素に結合された銅からなる構成単位４０を有している。Ｃｕ_２Ｏ_３シート３２およびＣｕＯ_２チェーン３４は、単位セル３８のｃ軸の方向で７個のラダー様のブロック３９を１０個のチェーン構成単位４０と一致させたほとんど整合性の構造を有している。

図２、３ａ乃至３ｃは、銅−酸素シート３２によってドープ済み銅酸ラダー材料３０に関する非等方性軸「ｃ」が固定されていることを表している。銅−酸素ラダー３２のために、ドープ済み銅酸ラダー材料は擬似１次元（１Ｄ）材料として作用する。ドープ済み銅酸ラダー結晶３０の１Ｄ非等方性によって、その誘電特性が非等方性となる。結晶の誘電率の実数部は、典型的には、ｃ格子および１Ｄ非等方性軸の方向では、直交するａおよびｂの格子軸の方向と比べて数桁以上大きい。

再度図１を参照すると、ゲート誘電体層２２内において図２、３ａ乃至３ｃのドープ済み銅酸ラダー材料３０からなる結晶性形態を使用しているＦＥＴ１０は、その材料のｃ格子軸をゲート電極１４の表面１５に対して、また能動半導体チャネルの表面１７に対して実質的に直交して配向することが好ましい。この向きとすると、ゲート電圧によってＦＥＴ１０の能動チャネルの位置に発生することになる実効電界の強さが増加し、これによってＦＥＴのゲート構造体の全体的な感度が増加する。

ゲート誘電体層２２のスピンまたは電荷密度波材料はさらに、ＦＥＴの能動半導体チャネルの表面１７と接触していることが好ましい。すなわち、その他の材料を半導体層２０の能動チャネル部分とゲート誘電体層２２の間に配置されないことが好ましい。こうした接触構成は、スピンまたは電荷密度波材料の内部にある強電界の変動がＦＥＴの能動チャネルの導電率により大きな変動を誘発することを可能にし、これによってゲート構造体はより高感度となる。

図４は、図１のＦＥＴ１０を動作させるための方法を表している。この方法４０は、ＦＥＴの能動チャネルの両端にバイアス電圧を印加し、その内部に電流を確立する工程（工程４２）を含む。このバイアス電圧を印加するには、半導体層２０の能動チャネル部分の相対する端部に配置されたソース電極１６とドレイン電極１８にわたって電圧ソースを印加している。方法４０は、能動チャネルとゲート電極１４の間に配置されたスピンまたは電荷密度波材料、すなわちゲート誘電体層２２の材料内で電界の強さが変化するように、ゲート電極１４に印加する電圧を調整することによって能動チャネルの電流を変化させる工程（工程４４）を含む。スピンまたは電荷密度波材料が存在しているため、ゲート電圧の変化によって、ゲート誘電体層２２の内部の電界に、他の方法による場合と比べてかなり大きな変化が生成される。このように電界の変化がより大きいため、ゲート電圧のより小さい変化によって能動チャネルの導電率状態を変化させること、たとえば導通チャネル状態と非導通チャネル状態の間で切り替ることが可能となる。

Ｓｒ_１４Ｃｕ_２４Ｏ_４１などのドープ済み銅酸ラダー材料を製作するためには２つの方法がある。方法の１つでは、たとえば、’３７２出願に記載されているようなドープ済み銅酸ラダー材料からなるバルク状結晶が生成される。もう１つの方法では、ドープ済み銅酸ラダー材料からなる薄膜が生成される。銅酸ラダー材料を生成するための方法が異なるため、図１のＦＥＴ１０の異なる実施形態が提供される。

図５Ａおよび５Ｂは、ＦＥＴ１０Ａ、１０Ｂ、すなわち図１に示すＦＥＴ１０の実施形態を表している。ＦＥＴ１０Ａ、１０Ｂは、銅酸ラダー材料からなるバルク状結晶を用いる製作処理法によって製作したものである。

図５Ａを参照すると、ＦＥＴ１０Ａの製作処理法ではバルク状のＳｒ_１４Ｃｕ_２４Ｏ_４１結晶を使用している。こうしたバルク状結晶を製作するための一方法は、Ｅ．Ｍ．ＭｃＣａｒｒｏｎ，ＩＩＩによってＭａｔ．Ｒｅｓ．Ｂｕｌｌ．Ｖｏｌ．２３（１９８８）の１３５６頁に記載されており、その全体を参照により本明細書に組み込むものとする。本方法は、定比のＳｒＯ_２粉末とＣｕＯ粉末とを混合することを含む。この粉末混合物は、金るつぼに装入され、約８７５℃〜９００℃の範囲の最終温度まで加熱される。加熱中に、温度は毎時約５℃の割合で最終温度まで上昇する。この混合物は、この最終温度で約３６時間保持されて融解物を生成し、次いで毎時約１℃の割合で４００℃になるまで冷却される。この融解物はさらに約１００℃まで冷却され、これによって、るつぼを除去して最終結晶を得ることができる。

単一のＳｒ_１４Ｃｕ_２４Ｏ_４１銅酸ラダー結晶を製作するための別の方法は、ＭｏｔｏｙａｍａによってＰｈｙｓｉｃａｌ Ｒｅｖｉｅｗ ５５Ｂ（１９９７）のＲ３３８６頁に記載されている。Ｍｏｔｏｙａｍａの処理法は、ＴａｎａｋａによってＮａｔｕｒｅ３３７（１９８９）の２１頁に記載され、またＫｉｍｕｒａによってＪ．Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ４１（１９７７）の１９２頁に記載されているｔｒａｖｅｌｉｎｇ−ｓｏｌｖｅｎｔ−ｆｌｏａｔｉｎｇ−ｚｏｎｅ法に基づいている。Ｍｏｔｏｙａｍａ、ＴａｎａｋａおよびＫｉｍｕｒａのこれらの論文は、その全体を参照により本明細書に組み込むものとする。

ＦＥＴ１０Ａの製作処理法は、バルク状Ｓｒ_１４Ｃｕ_２４Ｏ_４１結晶をこの結晶の「ｃ」格子軸と実質的に直交する面に沿って切断する工程を含む。この切断の工程によって、結晶性Ｓｒ_１４Ｃｕ_２４Ｏ_４１からなる薄いスライス２２Ａが生成される。例示的なスライス２２Ａは、約０．５ｍｍ未満の厚さを有しており、また好ましくは約０．０５ｍｍ未満の厚さを有している。スライス２２Ａは、ＦＥＴ１０Ａに対するゲート誘電体として機能することになる。

ＦＥＴ１０Ａの製作処理法は、結晶性Ｓｒ_１４Ｃｕ_２４Ｏ_４１からなるスライス２２Ａの表面４６上に金属ゲート電極１４を蒸着させる工程を含む。蒸着のための例示的な金属としては、金、銀、アルミニウム、および銅が含まれる。この金属ゲート電極１４および誘電体スライス２２Ａによって、ＦＥＴ１０Ａのゲート構造体が形成される。
ゲート構造体内において、ゲート電極１４の表面に対する法線ベクトルは、バルク状Ｓｒ_１４Ｃｕ_２４Ｏ_４１結晶の「ｃ」格子軸に対してある小さい角度をなしている。この角度が小さいことは、その誘電体スライス２２Ａが元々切断された向きに起因している。この角度の大きさは少なくとも４５度未満である。

ＦＥＴ１０Ａの製作処理法は、引き続く処理を容易にするように基板１２上にゲート構造体を装着する工程を含む。幾つかの処理法は、スライス２２Ａを薄くするために、この装着したゲート構造体の露出した表面４８を、たとえば化学的機械平坦化技法によって平坦する工程を含む。スライス２２Ａを薄くすることによって、その最終ゲート構造体は印加するゲート電圧に対してより高感度となる。そのゲート構造体を硬化可能なワックス内に装着すると、この平坦化工程が容易となる。平坦化に適当なワックスおよび装着材料は当業者によく知られている。

この製作処理法は、金属ソース電極１６とドレイン電極１８を誘電体スライス２２Ａの露出表面４８に蒸着する工程を含む。この蒸着は、たとえばフォトリソグラフィ製作したフォトレジスト・マスクなどのマスクの制御下で実施している。このマスクによって、横方向の境界が固定され、これによってソース電極１６とドレイン電極１８の間のギャップがゲート電極１４を覆うように配置される。トランジスタの動作時において、このギャップのスライス２２Ａに対する界面領域は強い電界を受ける。

この製作処理法は、ソース電極１６とドレイン電極１８の間に能動チャネル２１を形成するために、スライス２２Ａの表面４８上に半導体層２０を被着する工程を含む。この層を被着するための例示的な方法には、無機半導体からなる層のエピタキシャル成長、および有機半導体からなる層の溶液ベースの被着が含まれる。幾つかの実施形態では、この被着の工程はさらに、ｎ型またはｐ型の不純物を半導体層２０内に拡散するまたは注入する工程と、この不純物を熱的に活性化させる工程とを含む。こうした半導体層に対する被着およびドープの方法は当業者によく知られている。

半導体層２０の表面に対する法線は、スライス２２Ａに関する元来の切断向きのために、バルク状Ｓｒ_１４Ｃｕ_２４Ｏ_４１結晶の「ｃ」格子軸に対してある小さい角度をなしている。この角度の大きさは少なくとも４５度未満である。

図５Ｂを参照すると、ＦＥＴ１０Ｂの製作処理法もまた、たとえば、援用する’３７２特許出願、あるいはＭｃＣａｒｒｏｎ，ＩＩＩやＭｏｔｏｙａｍａの援用する論文のいずれかに記載されている方法を介して成長した、ドープ済み銅酸ラダー材料からなるバルク状結晶を使用している。ＦＥＴ１０Ａに関する製作処理法は、ドープ済み銅酸ラダー材料のバルク状結晶から薄いスライス２２Ｂを切断する工程を含む。この処理法は、マスク制御式蒸着を実行し、スライス２２Ｂの表面４６上に金属ソース電極１６とドレイン電極１８を形成する工程を含む。この処理法は、スライス２２Ｂとの界面を有する能動チャネル２１を形成するために半導体層２０を被着または成長させる工程を含む。この界面は、ソース電極１６とドレイン電極１８を接続している。この処理法は、得られた構造体を、スライス２２Ｂの平坦化などの後続の処理工程を容易にするように、支持用基板１２上に装着する工程を含む。この処理法はさらに、マスク制御式の蒸着を実行してスライス２２Ｂの第２の表面４８上に金属ゲート電極１４を作成する工程を含む。このマスクは、半導体層２０の能動チャネル２１の上を覆うようにゲート電極１４を位置合わせする。

図５Ｃおよび５Ｄは、ドープ済み銅酸ラダー材料からなる薄い多結晶性薄膜を使用する製作処理法によって製作したＦＥＴ１０Ｃ、１０Ｄを表している。

図５Ｃを参照すると、ＦＥＴ１０Ｃに関する製作処理法は、基板１２（たとえば、半導体または誘電体基板）内にゲート電極１４を形成する工程を含む。この形成工程には、金属性または大量ドープ半導体のいずれかのゲート電極１４を製作することが不可欠である。金、アルミニウムまたは銅製の電極を製作するには、当業者によく知られている処理法（たとえば、マスク制御されたエッチングや蒸着被着）が不可欠である。大量ドープの半導体電極を製作するには、基板１２（すなわち、半導体基板）内にｎ型またはｐ型ドーパントのマスク制御による注入または拡散、およびこのドーパント原子を引き続いて熱的に活性化すること、が不可欠である。こうした方法も当業者によく知られている。

この製作処理法は、ゲート電極１４と基板１２の両者を覆うように、Ｓｒ_１４Ｃｕ_２４Ｏ_４１などの多結晶性のドープ済み銅酸ラダー材料からなる薄膜２２Ｃを形成する工程を含む。この薄膜２２ＣはＦＥＴ１０Ｃのゲート誘電体として機能することになる。

格子の不一致のために、薄膜２２Ｃは、典型的には、個々の結晶性グレインの「ｃ」格子軸がゲート電極１４の表面５０と直交していないような多結晶性の層として形成される。このようにグレインが一致しないため、薄膜２２Ｃの誘電率の実数部の実効値が若干低下する。

薄膜２２Ｃの個々のグレインのｃ格子軸は、ゲート電極１４によって発生されることになる電界の方向と完全には位置合わせされないが、この薄膜２２Ｃは極めて薄型である。例示的な薄膜２２Ｃは１０マイクロメートル厚未満であり、また好ましくは約１マイクロメートル厚未満である。こうした薄膜２２Ｃは、ドープ済み銅酸ラダー材料からなるバルク状結晶を切断することによって形成されたスライス２２Ａ、２２Ｂと比べてかなり薄くなっている。この薄さのために、薄膜２２Ｃは、典型的には、図５Ａ乃至５Ｂのスライス２２Ａ、２２Ｂから形成されたものより高感度のゲート構造体を生成する。

Ｙ．Ｆｕｒｕｂａｙａｓｈｉらは、図５Ｃの薄膜２２Ｃの場合と同様な、ドープ済み銅酸ラダー材料からなる薄膜を形成する方法について記述している。Ｆｕｒｕｂａｙａｓｈｉらの方法は、Ｐｈｙｓ．Ｒｅｖ．Ｂ６０（１９９９）で出版された論文のＲ３７２０〜Ｒ３７２３頁に記載されている。この論文は、その全体を参照により本明細書に組み込むものとする。

ＣａｘＳｒ_１４−ｘＣｕ_２４Ｏ_４１などの材料から薄膜２２Ｃを形成するための一方法では、パルス式のレーザ被着が不可欠である。被着を実行する前に、レーザ・ターゲットとして使用するための固体ペレットを作成している。このペレットの作成には、粉末状としたＣａＣＯ_３、ＳｒＣＯ_３およびＣｕＯから混合物を形成すること、直径が約２０ミリメートルのペレットになるようにこの混合物を圧縮すること、並びにＯ_２流の雰囲気内で約７８０℃において約６０時間にわたってこのペレットを焼結することが不可欠である。この起点混合物では、Ｃｕに対してＳｒおよび／またはＣａが若干高濃度となっている。たとえば、Ｓｒ_１４Ｃｕ_２４Ｏ_４１からなる薄膜を製作するための起点混合物は、ＳｒとＣｕを約１４／２４と１４／２６の間の定比で有している。薄膜２２Ｃの被着には、基板１２およびゲート電極１４上に射出材料の薄膜を形成する条件下で、レーザ・パルスを使用してペレットから材料を射出することが不可欠である。典型的な被着条件には、約２４８ナノメートルの波長を有するパルス状ＫｒＦエキシマ・レーザ、および約１ヘルツのパルスレートを使用することが不可欠である。この被着条件には、約６００℃の温度に基板を維持する工程と、約１．６×１０^２Ｐａの酸素圧力を維持する工程と、を含む。これらの状態は、約０．１ナノメートル毎秒の速度で材料を被着し、かつ約１００ナノメートル以上の厚さを有する最終薄膜を形成すると期待される。

この製作処理法は、ドープ済み銅酸ラダー材料からなる薄膜２２Ｃの露出した表面５２上への、金、アルミニウムまたは銅製のソース電極１６およびドレイン電極１８の蒸着被着を実行する工程を含む。蒸着中において、形成する電極１６、１８の特徴詳細部をマスクによって制御している。

この製作処理法はさらに、薄膜２２Ｃの露出表面５２上に半導体層２０を被着し、これによってソース電極１６とドレイン電極１８の間に能動半導体チャネル２１を形成する工程を含む。半導体層２０を形成するための例示的な方法については、上記の図５Ａに関してすでに説明している。この半導体層２０にドープするドーパントはｎ型の場合やｐ型の場合がある。

能動チャネル２１と、ソース電極１６およびドレイン電極１８との両者によって、ドープ済み銅酸ラダー材料からなる薄膜２２Ｃとの界面が形成される。このため、薄膜２２Ｃの強い電界に対して高感度であるような能動チャネル２１の界面領域によって、ソース電極１６とドレイン電極１８の間に導通チャネルを形成することができる。この界面領域の感度は、ＦＥＴ１０Ｃの導電特性をゲート電極１４に印加される電圧に対して超高感度にする。

図５Ｄを参照すると、ＦＥＴ１０Ｄに関する製作処理法を図示している。この処理法は、基板１２の表面５４上に半導体層２０を被着する工程を含む。この処理法は、半導体層２０の能動チャネル部分２１によってソース電極１６とドレイン電極１８が接続されるように、金属製または大量ドープ半導体のソース電極１６およびドレイン電極１８を形成する工程を含む。この製作処理法は、たとえば図５Ｃに関してすでに記載した方法によって、ドープ済み銅酸ラダー材料からなる薄膜２２Ｄを半導体層２０および電極１６、１８を覆うように成長させる工程を含む。この誘電体薄膜２２Ｄは、チャネル部分２１と、ソース電極１６およびドレイン電極１８と、の両方に接触している。この製作処理法はさらに、薄膜２２Ｄの露出表面５６上への金、アルミニウムまたは銅製のゲート電極１４の蒸着被着を実行する工程を含む。半導体層２０の能動チャネル部分２１を覆うようにゲート電極１４が位置合わせされるように、マスクによってこの蒸着を制御している。

この開示、図面、および特許請求の範囲から、当業者には本発明の別の実施形態が明らかとなろう。

超高感度のゲート電極を備えた電界効果トランジスタ（ＦＥＴ）の断面図である。 図１のＦＥＴのゲート誘電体層内に使用するのに適したドープ済み銅酸ラダー材料の斜視図である。 図２のドープ済み銅酸ラダー材料からなる１つの単位セル内にある、Ｃｕ_２Ｏ_３シート、ＣｕＯ_２チェーン、および列状のＳｒ（ストロンチウム）またはＣａ（カルシウム）ドーパント原子の側面図である。 図２のドープ済み銅酸ラダー材料からなる１つの単位セル内にある、Ｃｕ_２Ｏ_３シート、ＣｕＯ_２チェーン、および列状のＳｒ（ストロンチウム）またはＣａ（カルシウム）ドーパント原子の側面図である。 図２のドープ済み銅酸ラダー材料からなる１つの単位セル内にある、Ｃｕ_２Ｏ_３シート、ＣｕＯ_２チェーン、および列状のＳｒ（ストロンチウム）またはＣａ（カルシウム）ドーパント原子の側面図である。 図１のＦＥＴを動作させる方法を表した流れ図である。 そのゲート誘電体層が、ドープ済み銅酸ラダー材料からなるバルク状結晶から作成される、図１のＦＥＴの具体的な実施形態の断面図である。 そのゲート誘電体層が、ドープ済み銅酸ラダー材料からなるバルク状結晶から作成される、図１のＦＥＴの具体的な実施形態の断面図である。 そのゲート誘電体層がドープ済み銅酸ラダー材料からなる薄型の多結晶性薄膜である、図１のＦＥＴの具体的な別の実施形態の断面図である。 そのゲート誘電体層がドープ済み銅酸ラダー材料からなる薄型の多結晶性薄膜である、図１のＦＥＴの具体的な別の実施形態の断面図である。

Claims (10)

1. 電界効果トランジスタであって、
   ゲート、ソース、およびドレイン電極と、
   前記トランジスタの能動チャネルとして機能するように配置され、前記能動チャネルが、前記ソース電極とドレイン電極の間で電流を伝えるように構成されると共に、前記ゲート電極に印加された電圧に応じた導電率を有する半導体層と、
   擬似１Ｄの電荷またはスピン密度波材料を含み、前記ゲート電極と前記半導体層の間に配置されているゲート誘電体と
   を備える電界効果トランジスタ。
2. 前記擬似１Ｄの電荷またはスピン密度波材料が、結晶性材料であり、前記半導体層の表面に対する法線ベクトルと４５度未満の大きさを有する角度をなす１Ｄ非等方性軸を有している、請求項１に記載のトランジスタ。
3. 前記擬似１Ｄの電荷またはスピン密度波材料が前記半導体層と接触している、請求項１に記載のトランジスタ。
4. 前記擬似１Ｄの電荷またはスピン密度波材料が銅酸材料を含む、請求項１に記載のトランジスタ。
5. 前記銅酸材料が多結晶性薄膜である、請求項４に記載のトランジスタ。
6. 前記銅酸材料がストロンチウム・ドーパント原子とカルシウム・ドーパント原子のうちの一方を含む、請求項４に記載のトランジスタ。
7. 前記銅酸材料がＳｒ_１４Ｃｕ_２４Ｏ_４１を含む、請求項６に記載のトランジスタ。
8. ゲート電極、ソース電極、ドレイン電極、および能動半導体チャネルを有する電界効果トランジスタを動作させる方法であって、
   前記ソース電極と前記ドレイン電極の両端間で電圧を印加することによって前記能動半導体チャネル内に電流を確立する工程と、
   前記チャネルと前記ゲート電極の間に配置された電荷またはスピン密度波材料内で電界強度が変化するように、ゲート電圧を調整することによって前記電流を変化させる工程と、
   を含む方法。
9. 前記電荷またはスピン密度波材料がゲート誘電体層として機能するように配置された銅酸ラダー材料である、請求項８に記載の方法。
10. 前記銅酸ラダー材料が前記半導体チャネルと接触している、請求項９に記載の方法。
    

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