JP5409626B2 - Ge基盤の金属・絶縁体転移薄膜、その金属・絶縁体転移薄膜を含むMIT素子、及びそのMIT素子の製造方法 - Google Patents

Ge基盤の金属・絶縁体転移薄膜、その金属・絶縁体転移薄膜を含むMIT素子、及びそのMIT素子の製造方法 Download PDF

Info

Publication number
JP5409626B2
JP5409626B2 JP2010519140A JP2010519140A JP5409626B2 JP 5409626 B2 JP5409626 B2 JP 5409626B2 JP 2010519140 A JP2010519140 A JP 2010519140A JP 2010519140 A JP2010519140 A JP 2010519140A JP 5409626 B2 JP5409626 B2 JP 5409626B2
Authority
JP
Japan
Prior art keywords
thin film
mit
substrate
undoped
based mit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010519140A
Other languages
English (en)
Other versions
JP2010535413A (ja
Inventor
スン−ヨル チェ
ボン−ジュン キム
ヨン−ウク イ
ジェ−ヨプ シン
ヒョン−タク キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Electronics and Telecommunications Research Institute ETRI
Original Assignee
Electronics and Telecommunications Research Institute ETRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Electronics and Telecommunications Research Institute ETRI filed Critical Electronics and Telecommunications Research Institute ETRI
Publication of JP2010535413A publication Critical patent/JP2010535413A/ja
Application granted granted Critical
Publication of JP5409626B2 publication Critical patent/JP5409626B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00Subject matter not provided for in other groups of this subclass
    • H10N99/03Devices using Mott metal-insulator transition, e.g. field-effect transistor-like devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は、金属・絶縁体転移(MIT:metal-insulator transition)素子に関し、具体的には、MIT薄膜を2元素以上の複合材料ではないゲルマニウム(Ge)単元素物質で製造したGe基盤のMIT薄膜、そのMIT薄膜を含むMIT素子、及びそのMIT素子の製造方法に関する。
最近、VO2等の酸化物や、GaAs等の正孔(hole)を含む化合物から形成され、外部電圧によって抵抗の変化が発生する絶縁体についての研究が活発に進められている。具体的には、絶縁体から金属への急激な転移が発生する不連続MIT物質について、転移の原因を究明するために、実験的研究がなされてきた。
このMIT物質は、基板に形成された後で電極を形成し、2端子又は3端子を有するMIT素子を形成するためにMIT物質を使用できるようにされる。そのようなMIT素子は、さまざまな電子素子に適用することができる。例えば、MIT物質を用いた電界効果トランジスタ(FET)が特許文献1に開示される。
MIT物質、又はMIT物質を含んだMIT素子において、MIT素子に印加される電圧が所定電圧(以下、「転移電圧」と称する)以上であるとき、電流が不連続且つ急激に増加されるか、あるいは抵抗が不連続且つ急激に低下され、絶縁体状態から金属状態への転移が発生する。
一般的に、そのようなMIT物質は、酸化物や、正孔を含む化合物から形成される。しかしながら、二種以上の元素から形成されたMIT物質の場合、MIT発生後に、望まない二次相転移が現れる可能性がある。
米国特許第6624463号明細書
本発明は、2元素以上の複合材料ではないGe単元素物質から形成され、物質成長を容易に実行することができ、構造的欠陥及び不純物添加による二次相(second phase)特性の問題を解決することができる、Ge基盤のMIT薄膜、そのMIT薄膜を含むMIT素子、及びそのMIT素子の製造方法を提供する。
本発明の一態様によると、基板上にゲルマニウム(Ge)単元素物質から形成され、所定転移電圧で不連続金属・絶縁体転移(MIT)が発生するGe基盤のMIT薄膜が提供される。
この基板は、シリコン(Si)、Ge、GaAs、GaSb、InP、InAs、及びAlAsのうち1つを含むことができ、n型、p型、及び非ドープ型のうち1つの型を有し、Ge基盤のMIT薄膜は、低濃度の正孔を含むことができ、不連続MIT特性を有することができる。
基板は、基板の上面にバッファ層を含むことができ、Ge基盤のMIT薄膜を、150〜200nmの厚さを有するように、スパッタリング法、MBE(molecular beam epitaxy)法、電子ビーム蒸着(e-beam evaporation)法、熱蒸着(thermal evaporation)法、ALE(atomic layer epitaxy)法、PLD(pulsed laser deposition)法、CVD(chemical vapor deposition)法、ゾル・ゲル法、及びALD(atomic layer depostion)法のうちの1つの方法を使用することにより、形成することができる。ここで、バッファ層は、SiO2層、SiN層、Si34層、及びAl23層のうち、少なくとも1つを含むことができる。
Ge基盤のMIT薄膜は、基板上にじかに成長させることができる。この場合、基板は、Ge基盤のMIT薄膜と同じ格子構造を有する非ドープ型GaAs基板であるか、またはGe基盤のMIT薄膜の格子定数と約7%異なる格子定数を有する非ドープ型Si基板であって、Ge基盤のMIT薄膜は、基板上にMBE法を使用して、150〜200nmの厚さを有するように形成することができる。
本発明の別の態様によると、基板と、基板上にゲルマニウム(Ge)単元素物質から形成され、所定転移電圧で不連続金属・絶縁体転移(MIT)が発生するGe基盤のMIT薄膜と、Ge基盤のMIT薄膜と接する少なくとも2枚の薄膜電極とを含むMIT素子であって、薄膜電極を介して印加される電圧又は電流によって、Ge基盤のMIT薄膜において不連続MITが発生することを特徴とするMIT素子が提供される。
この少なくとも2枚の薄膜電極は、第1の薄膜電極、及び第2の薄膜電極を含むことができ、MIT素子は、第1の薄膜電極が基板上に形成され、Ge基盤のMIT薄膜が第1の薄膜電極上に形成され、第2の薄膜電極がGe基盤のMIT薄膜上に形成される垂直型構造、又は、Ge基盤のMIT薄膜が基板上に形成され、第1の薄膜電極及び第2の薄膜電極がGe基盤のMIT薄膜両側面に、互いに対向するように形成される水平型構造を有することができる。
この基板は、シリコン(Si)、Ge、GaAs、GaSb、InP、InAs、及びAlAsのうち1つを含むことができ、n型、p型、及び非ドープ型のうち1つの型を有し、Ge基盤のMIT薄膜は、低濃度の正孔を含むことができ、不連続MIT特性を有することができる。
Ge基盤のMIT薄膜は、基板上にじかに成長させることができる。この場合、基板は、Ge基盤のMIT薄膜と同じ格子構造を有する非ドープ型GaAs基板であるか、またはGe基盤のMIT薄膜の格子定数と約7%異なる格子定数を有する非ドープ型Si基板であって、Ge基盤のMIT薄膜は、基板上にMBE法を使用して、形成することができる。
薄膜電極は、アルミニウム(Al)、銅(Cu)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、亜鉛(Zn)、マグネシウム(Mg)、鉄(Fe)、コバルト(Co)、スズ(Sn)、鉛(Pb)、金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、タンタル(Ta)、TaN、TaW、WN、TiN、TiW、ポリシリコン(poly−Si)、IrO、RuO、InSnO(InO:Sn)、又はZnOのうち、少なくとも1つを含むことができる。薄膜電極のうちの1枚に、抵抗を接続することができる。
このMIT素子は、MIT電池、MIT発光素子、MITセンサ、MIT2端子スイッチング素子、MIT3端子スイッチング素子(トランジスタ)、MITメモリ、MIT振動子、及びMIT RF(radio frequency)素子のうち、少なくとも1つに適用可能であることができる。
本発明の別の態様によると、基板上に第1の薄膜電極を形成するステップと、第1の薄膜電極上に、基板上にゲルマニウム(Ge)単元素物質から形成され、所定転移電圧で不連続金属・絶縁体転移(MIT)が発生するGe基盤のMIT薄膜を形成するステップと、Ge基盤のMIT薄膜上に、第2の薄膜電極を形成するステップとを含むMIT素子の製造方法が提供される。
本発明の別の態様によると、基板上にゲルマニウム(Ge)単元素物質から形成され、基板上で、所定転移電圧で不連続金属・絶縁体転移(MIT)が発生するGe基盤のMIT薄膜を形成するステップと、基板上に、Ge基盤のMIT薄膜両側面及び上面一部に、第1の薄膜電極と第2の薄膜電極との間で所定間隔を有するように、第1の薄膜電極及び第2の薄膜電極を形成するステップとを含むMIT素子の製造方法が提供される。
この基板は、非ドープ型GaAs基板であるか、または非ドープ型Si基板であってよく、Ge基盤のMIT薄膜は、基板上に、MBE法を用いて形成することができ、基板が非ドープ型GaAs基板である場合、非ドープ型GaAs基板は、Ge基盤のMIT薄膜と同じ格子構造を有することができ、基板が非ドープ型Si基板である場合、非ドープ型Si基板は、Ge基盤のMIT薄膜の格子定数と約7%異なる格子構造を有することができる。
このGe基盤のMIT薄膜は、400〜500℃の温度及び10-10〜10-9torrの圧力で10分間、Ge基盤のMIT薄膜を成長させることにより、形成することができる。
この基板は、Si、Ge、GaAs、GaSb、InP、InAs、及びAlAsのうち1つを含むことができ、n型、p型、及び非ドープ型のうち1つの型を有することができ、この方法は、基板上にバッファ層を形勢するステップをさらに含むことができ、Ge基盤のMIT薄膜を、スパッタリング法、MBE法、電子ビーム蒸着法、熱蒸着法、ALE法、PLD法、CVD法、ゾル・ゲル法、及びALD法のうちの1つを用いて形成することができる。
このGe基盤のMIT薄膜は、スパッタリング法を用いて、400〜500℃の温度及び10-6〜10-5torrの圧力で5分間、Ge基盤のMIT薄膜を成長させることにより、形成することができる。
本発明に従って、Ge基盤のMIT薄膜を、高純度Ge単元素物質から形成することができるので、2元素以上の複合材料によって製造されたMIT薄膜に比べて容易に低コストで成長させることができる。また、Ge基盤のMIT薄膜を含むGe基盤のMIT素子も製作することができる。
更に、本発明によるGe基盤のMIT薄膜は、高い転移温度を有することができるので、構造的欠陥及び電気的な特性変化に関する問題を解決することができ、二次相(second phase)特性問題も解決することができる。
従って、本発明によるGe基盤のMIT薄膜を含んだGe基盤のMIT素子は、2元素以上の複合材料から形成されるMIT薄膜を含むMIT素子に適用することができる、電子素子/装置または電気システム、MIT太陽電池、及びMIT発光素子のようなMIT現象を利用する様々な素子に適用することができる。
本発明の上記及び他の特徴及び効果は、添付図面に関する例示的実施形態を詳細に説明することにより、より明らかになる。
本発明の一実施形態によるGe基盤MIT素子の断面図である。 本発明の別の実施形態によるGe基盤MIT素子の断面図である。 本発明の別の実施形態によるGe基盤MIT素子の断面図である。 本発明の別の実施形態によるGe基盤MIT素子の平面図である。 本発明の一実施形態による、図3Aに示された非ドープ型Si基板を利用したGe基盤MIT素子の電圧モードにおける電流及び電圧のグラフである。 本発明の一実施形態による、図3Aに示された非ドープ型Si基板を利用したGe基盤MIT素子の電流モードにおける電流及び電圧のグラフである。 本発明の一実施形態によるGe基盤MIT素子の製造方法のフローチャートである。 本発明の一実施形態によるGe基盤MIT素子の製造方法のフローチャートである。
以下、添付された図面を参照しつつ、本発明をより詳細に説明する。添付された図面には、本発明の例示的実施形態が示される。ある要素が別の要素の「上に(on)」存在すると記述されるとき、これは、他の要素の真上に存在できること、または介在する要素が存在することもできることを理解されたい。図面において、要素の厚さや大きさは、説明の便宜及び明確性のために誇張され、説明と関係ない部分は省略されている。図面上で同一符号は、同じ要素を示す。一方、本発明を説明するために使われる用語は、単に記述的な目的で使われたものであり、本発明の範囲を制限することを意図されない。
図1は、本発明の一実施形態による、Ge基盤の金属・絶縁体転移(MIT:metal-insulator transition)素子の断面図である。
図1を参照すると、本発明の本実施形態によるGe基盤MIT素子は、垂直型構造を有し、基板100、基板100上に形成されたバッファ層200、MIT薄膜300、及びバッファ層200上に形成された第1の薄膜電極410と、MIT薄膜300上に形成された第2の薄膜電極420とを含む薄膜電極400を含む。
バッファ層200は、基板100と第1の薄膜電極410との間で、格子不整合(lattice mismatch)を緩和させる。基板100と第1の薄膜電極410との間の、格子不整合が非常に小さいときは、バッファ層200を形成せずに、第1の薄膜電極410を基板100上に直接に形成することができる。このバッファ層200は、SiO2層、SiN層、Si34層、及びAl23層のうち、少なくとも1つを含むことができる。
基板100は、シリコン(Si)、Ge、GaAs、GaSb、InP、InAs、及びAlAsのうちの1つを含むことができ、n型、p型、及び非ドープ型のうちの1つの型を有することができる。また、基板100は、SiO2、Al23、プラスチック、ガラス、V25、PrBa2Cu37、YBa2Cu37、MgO、SrTiO3、NbがドープされたSrTiO3、及び絶縁薄膜上のシリコン(SOI)のうち、少なくとも1つを含むこともできる。
MIT薄膜300の電気的特性は、2電極を介して印加される電圧によって急激に変わる。すなわち、電圧が転移電圧未満である場合、MIT薄膜300は絶縁体の特性を有し、電圧が転移電圧以上である場合、不連続MITによって金属の特性を有する。
MIT薄膜は、低濃度の正孔を含む、p型無機物半導体、p型無機物絶縁体、p型有機物半導体、及びp型有機物絶縁体のうち、少なくとも1つを含むことができる。p型無機物半導体、p型無機物絶縁体、p型有機物半導体、及びp型有機物絶縁体のようなMIT薄膜物質の各々は、酸素(O)、炭素(C)、Si、Ge、半導体化合物(III−V族、II−IV族)、遷移金属元素、希土類元素、及びランタン系元素のうちの少なくとも1つを含むことができる。例えば、MIT薄膜は、GaAS、GaSb、InP、InAs、GST(GeSbTe)の化合物や、Si、Geのような半導体物質から形成することができる。一方、MIT薄膜は、非常に大きい抵抗を有するn型半導体又はn型絶縁体を含むことができる。ここで、含まれた正孔の濃度は、3×1016cm-3ほどである。
より詳細には、MIT薄膜は、Al23、VO2、V23、ZrO2、ZnO、HfO2、CuO、Ta25、La23、Fe23、NiO、及びMgOのうち少なくとも1つを含む酸化層物質;AlxTiyO、ZnxTiyO、ZrxTiyO、TaxTiyO、VxTiyO、LaxTiyO、BaxTiyO、及びSrxTiyOのうち少なくとも1つを含む酸化層物質;GaAS、GaSb、InP、InAs、GST、Si、及びGeのうち少なくとも1つを含む半導体物質のうち、少なくとも1つの物質を含むことができる。
しかしながら、本発明の本実施形態によるMIT薄膜300は、二種以上の元素の複合材料ではなく、Ge単元素物質のみから形成される。すなわち、MIT薄膜300は、Ge基盤のMIT薄膜である。
そのようなMIT薄膜300は、さまざまな方法を使用することにより形成することができる。本発明の本実施形態のように、バッファ層200や第1の薄膜電極410上に、MIT薄膜300が形成される場合、バッファ層200、又は第1の薄膜電極410に適切な物質を選択すること、及び多様な蒸着方法を用いることにより、MIT薄膜300を形成することができる。
例えば、MIT薄膜300を、スパッタリング法、MBE(molecular beam epitaxy)法、電子ビーム蒸着(e-beam evaporation)法、熱蒸着(thermal evaporation)法、ALE(atomic layer epitaxy)法、PLD(pulsed laser deposition)法、CVD(chemical vapor deposition)法、ゾル・ゲル法、及びALD(atomic layer deposition)法のうちの少なくとも1つを用いることにより形成することができる。
一方、電極薄膜400は、アルミニウム(Al)、銅(Cu)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、亜鉛(Zn)、マグネシウム(Mg)、鉄(Fe)、コバルト(Co)、スズ(Sn)、鉛(Pb)、金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、タンタル(Ta)、TaN、TaW、WN、TiN、TiW、ポリシリコン、及び酸化物電極のうち、少なくとも1つを含むことができる。ここで、酸化物電極は、IrO、RuO、InSnO(InO:Sn)、又はZnOであってよい。
本発明の本実施形態に従って、Ge単元素物質のみを用いてGe基盤のMIT素子のMIT薄膜300を形成することにより、二種以上の元素の化合物から形成されたMIT薄膜に比べて、物質成長を容易に実行することができ、二種以上の元素の結合により生じる含まれた不純物や構造的欠陥による二次相特性の望ましくない問題を解決することができる。
従って、上記の効果により、Ge単元素物質から形成されるMIT薄膜300を含むGe基盤のMIT素子は、MIT電池、MIT発光素子、MITセンサ、MIT2端子スイッチング素子、MIT3端子スイッチング素子(トランジスタ)、MITメモリ、MIT振動子、及びMIT RF(radio frequency)素子のような、MIT現象を利用する多様な素子に適用することができる。
図2は、本発明の別の実施形態による、Ge基盤MIT素子の断面図である。
図2を参照すると、本発明の本実施形態によるGe基盤MIT素子は、水平型構造を有し、基板100、基板100上に形成されたバッファ層200、バッファ層200の上面の一部に形成されたMIT薄膜300a、及び互いに対向しMIT薄膜300aの両側面と上面の一部に形成された第1の薄膜電極410aと第2の薄膜電極420aとを含む薄膜電極400aを含む。すなわち、第1の薄膜電極410aと第2の薄膜電極420aは、MIT薄膜300aを間にさらすことによって、互いに分離されている。
バッファ層200は、基板100とMIT薄膜300aとの間で、格子不整合を低減する。基板100とMIT薄膜300aとの間で、格子不整合が非常に小さいときは、バッファ層200を形成せずに、MIT薄膜300aを基板100上に直接形成することができる。基板100、バッファ層200、及び電極薄膜400aを形成するために、上述の物質を使用できることは明白である。
一方、本発明の本実施形態によるMIT薄膜300aもまた、Ge単元素物質のみから形成されたGe基盤のMIT薄膜である。また、図1に関して上で述べたように、そのようなMIT薄膜300を、バッファ層200に適した物質を選択すること、並びにスパッタリング法、MBE法、電子ビーム蒸着法、熱蒸着法、ALE法、PLD法、CVD法、ゾル・ゲル法、及びALD法のような様々な蒸着方法のうちの少なくとも1つを使用することにより、形成することができる。
そのような、水平型構造を有するGe基盤MIT素子は、μm単位の小型に、非常に廉価で製作することができる。
図3A及び図3Bはそれぞれ、本発明の別の実施形態による、Ge基盤MIT素子の断面図及び平面図である。
図3A及び図3Bにおいて、本発明の本実施形態による、Ge基盤MIT素子は、基板100、MIT薄膜300a、及び第1の薄膜電極410aと第2の薄膜電極420aとを含む薄膜電極400aを含む。
図3Aを参照すると、このGe基盤MIT素子は、前の図2の実施形態によるGe基盤MIT素子と類似した構造を有するが、バッファ層を含まない。従って、図3において、MIT薄膜300aは、注意深く形成しなければならない。すなわち、本発明の本実施形態によると、MBE装置を用いて基板100上にじかにGe基盤のMIT薄膜を成長させて、MIT薄膜300aを形成することができる。
MBE装置を使用することにより、高純度薄膜を成長させる場合、最も重要な要素の一つは、成長物質を蒸着するのに必要な基板である。これは、成長物質の質は、成長物質と基板100との間の格子不整合に基づくためである。
本発明の本実施形態では、結晶学上[100]方向の配向を有する非ドープ型GaAs基板、または結晶学上[100]方向の配向を有する非ドープ型Si基板が使用される。非ドープ型GaAs基板上で、MIT薄膜300aと非ドープ型GaAs基板との間で、格子不整合が発生しないため、MIT薄膜に関する欠陥量を低減させる。従って、高純度薄膜を成長させることを可能とする。
非ドープ型Si基板の格子定数は、MIT薄膜300aの格子定数と約7%異なる。非ドープ型Si基板は、MIT薄膜300aの成長方向を変化させるために使用される。すなわち、非ドープ型Si基板は、非ドープ型Si基板と成長物質との格子不整合を利用することにより、成長物質の成長軸(結晶軸)を変化させるために使用される。また、非ドープ型Si基板が使用される場合、非ドープ型GaAs基板に比べて、生産コストを大幅に削減でき、広い面積の薄膜を容易に形成することができる。
一方、基板100の影響を排除するため、及び高コストのMBE装置を使用せず、スパッタリング法のような様々な蒸着法を使用し、MIT薄膜300aを成長させて、低コストな大量生産を可能にするために、基板上にじかにMIT薄膜300aを形成せずに、SiO2薄膜のようなバッファ層を基板100とMIT薄膜300aとの間に形成できることは明白である。
図1に関して上述したように、印加電圧が転移電圧以上である場合に、不連続MITがGe基盤MIT素子において発生する。この転移電圧は、Ge基盤MIT素子の構造により変えることができる。例えば、図3Bを参照すると、第1の薄膜電極410aと第2の薄膜電極420aとの間の距離Dや、MIT薄膜300aの幅Wを変化させることによって、転移電圧を変化させることができる。
前の図2の実施形態によるGe基盤MIT素子は、図3Bの平面図と類似した平面図を有する。しかしながら、前の図2の実施形態によるGe基盤MIT素子では基板100上にバッファ層200が形成されるので、基板100ではなく、バッファ層200を第1の薄膜電極410aと第2の薄膜電極420aとの間に露出することができる。水平型構造を有するGe基盤MIT素子においても、第1の薄膜電極410aと第2の薄膜電極420aとの間の距離DやMIT薄膜の幅Wを変化させることにより、転移電圧を変化させることができる。
図4Aは、本発明の実施形態による、図3Aに示した非ドープ型Si基板を利用するGe基盤MIT素子の電圧モードにおける電流及び電圧のグラフである。
図4Aを参照すると、図3Bに示す第1の薄膜電極410aと第2の薄膜電極420aとの間の距離Dによって、Ge基盤MIT素子の転移電圧が変わることが分かる。第1の薄膜電極410aと第2の薄膜電極420aとの間の距離Dが短くなるほど、転移電圧が低くなる。
図4Bは、本発明の実施形態による、図3Aに示した非ドープ型Si基板を利用するGe基盤MIT素子の電流モードにおける電流及び電圧のグラフである。
図4Bを参照すると、電流モードで、すなわちGe基盤MIT素子に印加される最大電圧を所定電圧に制限した状態で、Ge基盤MIT素子に流れる電流を増加させることで、電流と電圧とが測定される。図4Bに示すように、MIT発生後、電圧が瞬間的に降下すると同時に、電流が急激に増加する。
図4A及び図4Bに示すように、Ge単元素物質のみから形成されるGe基盤のMIT薄膜と二種以上の元素から形成されたMIT薄膜とは、ほぼ同じMIT特性を有する。
一方、非ドープ型Si基板上に形成されたGe基盤のMIT薄膜の転移電圧より、非ドープ型GaAs基板上に形成されたGe基盤のMIT薄膜の転移電圧が、相対的に高い。これは、非ドープ型GaAs基板上に形成されたGe基盤のMIT薄膜は、格子不整合を有さないので、大きい抵抗値を有するためである。Ge基盤のMIT薄膜の転移電圧は、外部可変抵抗を第1の薄膜電極と第2の薄膜電極との一方に接続すること、第1の薄膜電極と第2の薄膜電極との間の距離を調節すること、バッファ層に適切な物質を選択すること、又はGe基盤のMIT薄膜の成長条件を変えることにより、制御することができる。
図5Aは、本発明の実施形態による、Ge基盤MIT素子の製造方法のフローチャートである。
図5Aを参照すると、まず、基板上に、第1電極薄膜が形成される(S100)。図1に関して上述したように、第1の薄膜電極は、Al、Cu、Ni、W、Mo、Cr、Zn、Mg、Fe、Co、Sn、Pb、Au、Ag、Pt、Ti、Ta、TaN、TaW、WN、TiN、TiW、poly−Si、及び酸化物電極のうち、少なくとも一つを含むことができる。ここで、酸化物電極は、IrO、RuO、InSnO、又はZnOであってよい。一方、第1の薄膜電極が形成される前に、基板と第1の薄膜電極との間の格子不整合を低減させるために、適当なバッファ層を基板上に形成することができる。
次に、第1の薄膜電極上に、Ge基盤のMIT薄膜を形成する(S120)。Ge基盤のMIT薄膜は、スパッタリング法、MBE法、電子ビーム蒸着法、熱蒸着法、ALE法、PLD法、CVD法、ゾル・ゲル法、及びALD法のような方法のうち、少なくとも1つを用いることにより形成することができる。
具体的には、スパッタリング法を利用する場合、400〜500℃の温度及び10-6〜10-5torrの圧力で5分間、Ge基盤のMIT薄膜を成長させることによって、約150〜200nmの厚さを有するGe基盤のMIT薄膜を得ることができる。一方、Ge基盤のMIT薄膜が成長された後、同一温度でGe基盤のMIT薄膜上で熱処理を行い、Ge基盤のMIT薄膜の安定性を高めることができる。スパッタリング法は、プラズマ生成条件を変化させることによって、多様な時間内に、多様な厚さのGe基盤のMIT薄膜を成長させることができる点において利点を有する。
スパッタリング法によって成長されたGe基盤のMIT薄膜は、Ge基盤のMIT薄膜が成長されるときに、適切な温度を調節することにより、低濃度な必要正孔をGe基盤のMIT薄膜内に生成することによって、所定転移電圧で不連続MITが発生するMIT特性を有する。
上述のようにして生成されたGe基盤のMIT薄膜上に、第2の薄膜電極を形成する(S140)。第2の薄膜電極は、第1の薄膜電極と同じ材質によって形成できることはいうまでもない。
図5Bは、本発明の別の実施形態による、Ge基盤MIT素子の製造方法のフローチャートである。
図5Bを参照すると、まず、基板上に、Ge基板MIT薄膜を形成する(S200)。基板上にじかにGe基盤のMIT薄膜を形成する場合、基板の材質が重要である。従って、図3Aに関して上述したように、基板として、結晶学上[100]方向の配向を有する非ドープ型GaAs基板、又は非ドープ型Si基板が使用される。
非ドープ型GaAs又は非ドープ型Si基板上に形成されるGe基盤のMIT薄膜は、MBE法を使用することにより、形成することができる。400〜500℃、特に約450℃の温度、10-10〜10-9torrほどの圧力下で、10分間、Ge基盤のMIT薄膜を成長させることによって、約150〜200nmの厚さを有するGe基盤のMIT薄膜を得ることができる。一方、Ge基盤のMIT薄膜が成長された後、同一温度でGe基盤のMIT薄膜上で熱処理を行い、Ge基盤のMIT薄膜の安定性を高めることができる。
基板上にじかに形成されたGe基盤のMIT薄膜は、Ge基盤のMIT薄膜が成長されるときに、原子の配列を調整することにより、低濃度な必要正孔をGe基盤のMIT薄膜内に生成することによって、所定転移電圧で不連続MITが発生するMIT特性を有する。
一方、基板上にじかにGe基盤のMIT薄膜を形成せず、例えば、SiO2層、SiN層、Si34層、及びAl23層のうち、少なくとも1枚の層を含む適切なバッファ層を形成することによって、図1、図2、及び図5Aに関して上述した、MBE法を含む多様な方法を用いて、バッファ層上にGe基盤のMIT薄膜を形成できることはいうまでもない。
Ge基盤のMIT薄膜形成後に、Ge基盤のMIT薄膜の両側面及び上面の一部に導電性物質を蒸着することにより、第1の薄膜電極及び第2の薄膜電極を形成する(S220)。第1の薄膜電極及び第2の薄膜電極は、図1及び図5Aに関して上述した物質のうちの少なくとも1つから形成することができる。第1の薄膜電極及び第2の薄膜電極は、Ge基盤のMIT薄膜を挟むことにより、互いに分離するように形成される。図3B、図4A、及び図4Bに関して上述したように、第1の薄膜電極と第2の薄膜電極との間の間隔を調節することによって、Ge基盤MIT素子の転移電圧を調節することができる。
上述のように、本発明によると、Ge基盤MIT薄膜は、高純度Ge単元素物質から形成されるので、2元素以上の複合材料から形成されたMIT薄膜に比べて、低コストで容易に成長させることができる。また、このGe基盤MIT薄膜を含むGe基盤MIT素子を製造することができる。
更に、本発明によるGe基盤のMIT薄膜は、高い転移温度を有するので、構造的欠陥及び電気的な特性変化に関する問題を解決することができ、二次相(second phase)特性の問題も解決することができる。
それによって、本発明による、Ge基盤のMIT薄膜を含むGe基盤MIT素子は、2元素以上の複合材料から形成されるMIT薄膜を含むMIT素子に適用することができる、電子素子/装置または電気システム、MIT太陽電池、及びMIT発光素子のようなMIT現象を利用する様々な素子に適用することができる。
本発明が、例示的実施形態に関し、具体的に示され、説明されてきたが、添付の特許請求の範囲によって定義されるような本発明の趣旨及び範囲から逸脱することなく、形式及び細部において本発明に多様な変形を行えることは、本技術分野の当業者によって、理解されるであろう。例示的実施形態は、記述的な意味のみで考えられるべきであって、限定の目的で考えられるべきではない。よって、本発明の範囲は、発明の詳細な説明ではなく、添付の特許請求の範囲によって定義され、この範囲内の全ての差異は、本発明に含まれると解される。
本発明は、金属・絶縁体転移(MIT)素子に関し、より具体的には、MIT薄膜を2元素以上の複合材料ではないゲルマニウム(Ge)単元素物質で製造したGe基盤のMIT薄膜、そのMIT薄膜を含むMIT素子、及びそのMIT素子の製造方法に関する。本発明によると、Ge基盤のMIT薄膜を、高純度のGe単元素物質で形成できるので、2元素以上の複合材料から製造されたMIT薄膜に比べ、低コストで容易に成長させることができる。また、Ge基盤のMIT薄膜を含んだGe基盤のMIT素子を製作することができる。

Claims (4)

  1. 基板上にゲルマニウム(Ge)単元素物質から形成され、所定転移電圧で不連続金属・絶縁体転移(MIT)が発生するGe基盤のMIT薄膜であって、
    前記基板は、前記Ge基盤のMIT薄膜と同一の格子構造を有する非ドープ型GaAs基板であるか、または前記Ge基盤のMIT薄膜の格子定数と7%異なる格子定数を有する非ドープ型Si基板であり、
    前記Ge基盤のMIT薄膜は、MBE法を用いることにより前記基板上に、150〜200nmの厚さを有するように形成されることを特徴とするGe基盤のMIT薄膜。
  2. 基板と、
    前記基板上にゲルマニウム(Ge)単元素物質から形成され、所定転移電圧で不連続金属・絶縁体転移(MIT)が生じるGe基盤のMIT薄膜と、
    前記Ge基盤のMIT薄膜に接触する少なくとも2つの薄膜電極と
    を備えるMIT素子であって、
    前記薄膜電極を介して印加される電圧または電流によって、前記Ge基盤のMIT薄膜において前記不連続MITが発生し、
    前記基板は、前記Ge基盤のMIT薄膜と同一の格子構造を有する非ドープ型GaAs基板であるか、または前記Ge基盤のMIT薄膜の格子定数と7%異なる格子定数を有する非ドープ型Si基板であり、
    前記Ge基盤のMIT薄膜は、前記基板上に、MBE法を用いて形成されることを特徴とするMIT素子。
  3. 基板上に、前記基板上にゲルマニウム(Ge)単元素物質から形成され、所定転移電圧で不連続金属・絶縁体転移(MIT)が生じるGe基盤のMIT薄膜を形成するステップと、
    前記基板上に、前記Ge基盤のMIT薄膜の両側面及び上面の一部に、第1の薄膜電極と第2の薄膜電極との間で所定間隔を有するように、前記第1の薄膜電極と前記第2の薄膜電極とを形成するステップと
    を含むMIT素子を製造する方法であって、
    前記基板は、非ドープ型GaAs基板であるか、または非ドープ型シリコン(Si)基板であり、
    前記Ge基盤のMIT薄膜は、前記基板上に、MBE法を用いることにより形成され、
    前記基板が前記非ドープ型GaAs基板である場合、前記非ドープ型GaAs基は、前記Ge基盤のMIT薄膜と同じ格子構造を有し、
    前記基板が非ドープ型Si基板である場合、前記非ドープ型Si基板は、前記Ge基盤のMIT薄膜の格子定数と7%異なる格子定数を有することを特徴とするMIT素子を製造する方法。
  4. 前記Ge基盤のMIT薄膜は、400〜500℃の温度、10-10〜10-9torrの圧力で10分間、前記Ge基盤のMIT薄膜を成長させることにより形成されることを特徴とする請求項3に記載の方法。
JP2010519140A 2007-08-02 2008-06-20 Ge基盤の金属・絶縁体転移薄膜、その金属・絶縁体転移薄膜を含むMIT素子、及びそのMIT素子の製造方法 Expired - Fee Related JP5409626B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR20070077817 2007-08-02
KR10-2007-0077817 2007-08-02
KR1020070123639A KR20090013657A (ko) 2007-08-02 2007-11-30 Ge기반 금속-절연체 전이(MIT) 박막, 그 MIT박막을 포함하는 MIT 소자 및 그 MIT 소자 제조방법
KR10-2007-0123639 2007-11-30
PCT/KR2008/003516 WO2009017305A1 (en) 2007-08-02 2008-06-20 Germanium based metal-insulator transition thin film, metal-insulator transition device including the metal-insulator transition thin film, and method of fabricating the metal-insulator transition device

Publications (2)

Publication Number Publication Date
JP2010535413A JP2010535413A (ja) 2010-11-18
JP5409626B2 true JP5409626B2 (ja) 2014-02-05

Family

ID=40304512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010519140A Expired - Fee Related JP5409626B2 (ja) 2007-08-02 2008-06-20 Ge基盤の金属・絶縁体転移薄膜、その金属・絶縁体転移薄膜を含むMIT素子、及びそのMIT素子の製造方法

Country Status (4)

Country Link
US (1) US8330135B2 (ja)
JP (1) JP5409626B2 (ja)
KR (1) KR20090013657A (ja)
WO (1) WO2009017305A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012054041A1 (en) * 2010-10-21 2012-04-26 Hewlett-Packard Development Company, L.P. Metal-insulator transition switching devices
FR2971364B1 (fr) * 2011-02-07 2013-02-15 Centre Nat Rech Scient Agencement optimise de particules de triazole
KR101834904B1 (ko) 2011-10-31 2018-03-08 한국전자통신연구원 금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템 및 그에 따른 정전기 잡음 신호 제거 방법
WO2013066006A1 (ko) * 2011-10-31 2013-05-10 한국전자통신연구원 금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템 및 그에 따른 정전기 잡음 신호 제거 방법
EP2597647A1 (en) * 2011-11-28 2013-05-29 Imec Selector device for memory applications
US20170263864A1 (en) * 2014-10-17 2017-09-14 Kabushiki Kaisha Toyota Chuo Kenkyusho Electronic device
US10396211B2 (en) 2015-07-31 2019-08-27 Intel Corporation Functional metal oxide based microelectronic devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100433623B1 (ko) * 2001-09-17 2004-05-31 한국전자통신연구원 급격한 금속-절연체 상전이를 이용한 전계 효과 트랜지스터
KR100576703B1 (ko) 2003-10-23 2006-05-03 한국전자통신연구원 금속-절연체 상전이 고속 스위칭 소자 및 그 제조 방법
KR100609699B1 (ko) 2004-07-15 2006-08-08 한국전자통신연구원 급격한 금속-절연체 전이 반도체 물질을 이용한 2단자반도체 소자 및 그 제조 방법
KR100714125B1 (ko) 2005-03-18 2007-05-02 한국전자통신연구원 급격한 mit 소자를 이용한 저전압 잡음 방지회로 및 그회로를 포함한 전기전자시스템
KR100668347B1 (ko) * 2005-10-13 2007-01-12 삼성전자주식회사 금속-절연체 천이막 저항체를 포함하는 반도체 메모리 소자

Also Published As

Publication number Publication date
WO2009017305A1 (en) 2009-02-05
KR20090013657A (ko) 2009-02-05
JP2010535413A (ja) 2010-11-18
US20110233616A1 (en) 2011-09-29
US8330135B2 (en) 2012-12-11

Similar Documents

Publication Publication Date Title
US10559660B2 (en) Semiconductor device including metal-2 dimensional material-semiconductor contact
JP5409626B2 (ja) Ge基盤の金属・絶縁体転移薄膜、その金属・絶縁体転移薄膜を含むMIT素子、及びそのMIT素子の製造方法
US11532709B2 (en) Field effect transistor including channel formed of 2D material
US8487289B2 (en) Electrically actuated device
US11588034B2 (en) Field effect transistor including gate insulating layer formed of two-dimensional material
US9806097B2 (en) Metal oxide semiconductor thin film, thin film transistor, and their fabricating methods, and display apparatus
WO2007004807A1 (en) Memory device using abrupt metal-insulator transition and method of operating the same
US8536554B2 (en) Three-terminal metal-insulator transition switch, switching system including the same, and method of controlling metal-insulator transition of the same
US20220238692A1 (en) Method of patterning two-dimensional material layer on substrate, and method of fabricating semiconductor device
US10157993B2 (en) Low resistance contact for semiconductor devices
WO2017110940A1 (ja) 半導体素子及びそれを用いた電気機器
KR100639990B1 (ko) 급격한 금속-절연체 전이 소자 및 그 제조방법
KR20160115076A (ko) 높은 전계 효과 이동도를 가지는 BaSnO3 박막 트랜지스터 및 그의 제조 방법
US20230081646A1 (en) Multi bridge channel field effect transistor and method of fabricating the same
TW202303992A (zh) 薄膜半導體切換設備
JP5633804B2 (ja) ペロブスカイト型の複合酸化物をチャンネル層とする電界効果トランジスタ及びその製造方法と、これを利用したメモリ素子
JP2008244006A (ja) ダイオード及びその製造方法
US20110215322A1 (en) Thin film transistor and method of manufacturing the same
CN112614896A (zh) 一种薄膜晶体管及其制备方法
US20240047584A1 (en) Thin-film transistor and method for manufacturing the same
KR101041866B1 (ko) 반도체 소자 제조 방법
JP2002050741A (ja) 半導体抵抗素子およびその製造方法
JP2000315624A (ja) 薄膜キャパシタ、およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130909

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131105

R150 Certificate of patent or registration of utility model

Ref document number: 5409626

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees