JP4841114B2 - 高感度のゲートを有する電界効果トランジスタ - Google Patents

高感度のゲートを有する電界効果トランジスタ Download PDF

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Description

本発明は電界効果トランジスタに関する。
最も重要な電子的デバイスの1つは電界効果トランジスタ(FET)である。FETは、ソース電極と、ドレイン電極と、これらソース電極とドレイン電極の間で電流を伝えるための能動半導体チャネルとを有している。FETでは、能動半導体チャネルの電流はチャネルの導電率を通じて制御されている。具体的には、FETは、能動半導体チャネルの導電率を変えるような電界を発生するためのゲート構造体を含んでいる。このゲート構造体は、ゲート電極と、このゲート電極をチャネルから電気的に絶縁するためのゲート誘電体とを含んでいる。
ゲート誘電体の構成によって、一部には、特定のゲート電圧によって半導体チャネル部に発生する電界の強さが決定される。幾つかのゲート誘電体は、ゲート電圧の小さな変化によって、能動半導体チャネルに印加される電界の強さに大きな変化を生じさせる構成を有している。これらのゲート構造体は高い感度を有しており、多くのFET用途において望ましいものである。
米国特許出願第10/043,372号 E.M.McCarron,III、Mat.Res.Bull.Vol.23(1988)、1356頁 Motoyama、Physical Review 55B(1997)、R3386頁 Tanaka、Nature337(1989)、21頁 Kimura、J.Crystal Growth 41(1977)、192頁 Y.Furubayashi、Phys.Rev.B60(1999)、R3720〜R3723頁
高感度のゲート構造体を生成するための一方法は、そのゲート誘電体を極めて薄い層から製作することが不可欠である。ゲート誘電体用の現代の層は電気絶縁層の最小厚さに急速に近づきつつある。したがって、高感度のゲート構造体を製作するための別の方法が望ましい。
さまざまな実施形態によって、擬似1次元(1D)材料がゲート誘電体として機能する電界効果トランジスタ(FET)が提供される。擬似1D材料は、低いゲート動作周波数や中程度のゲート動作周波数においてより大きな実数部をもつ誘電率を有している。誘電率の実数部の値が大きいため、そのゲート構造体は超高感度となる。この新規のゲート誘電体は、薄い層か、ゲート誘電体に関する従来の層と比べてかなり厚い層のいずれかとすることができる。
一態様では、本発明は、ソース電極と、ドレイン電極と、ゲート電極と、ゲート誘電体と、FETの能動チャネルとして機能する半導体層とを有する電界効果トランジスタ(FET)を特徴とする。この能動チャネルは、ソース電極とドレイン電極の間で電流を伝えるように構成されると共に、ゲート電極に印加された電圧に応答する導電率を有している。ゲート誘電体は、ゲート電極と半導体層の間に配置されており、また擬似1Dの電荷またはスピン密度波材料を含んでいる。
別の態様では、本発明は、ゲート電極と、ソース電極と、ドレイン電極と、能動半導体チャネルとを備える電界効果トランジスタを動作させる方法を特徴とする。本方法は、ソース電極とドレイン電極の両端間で電圧を印加することによって能動半導体チャネル内に電流を確立する工程と、ゲート電極に印加する電圧を調整することによってその電流を変化させる工程とを含む。この電圧を調整する工程は、チャネルとゲート電極の間に配置された電荷またはスピン密度波材料内の電界の強さを変化させる。
図面および本文においては、同じ参照番号によって同様の機能を備えた要素を示している。
Girsh Blumbergらによって2002年1月9日に提出された米国特許出願第10/043,372号(「’372」)を、その全体を参照により本明細書に組み込むものとする。
図1は、誘電体または半導体基板12上に配置された電界効果トランジスタ(FET)10を表している。FET12は、ゲート電極14と、ソース電極16と、ドレイン電極18と、半導体層20とを含んでいる。このゲート電極14、ソース電極16およびドレイン電極18は、半導体層20の同じ側に配置されている。ゲート誘電体層22はゲート電極14と半導体層20の間に配置されている。半導体層20はソース電極16とドレイン電極18の間で電流を伝えるように構成されると共に、ゲート電極14によって制御可能な導電率を有するため、半導体層20はFET10の能動チャネルとして機能する。例示的な半導体層20は、真性半導体、n型ドープ、またはp型ドープである無機または有機の半導体を含む。
ゲート電極14は、ソース電極16とドレイン電極18の間に配置された半導体層20の一部分において制御電界を発生するように位置決めされている。具体的には、ゲート電圧の幾つかは、ソース電極16とドレイン電極18の間に流れる電流に対して半導体層20を導電性とさせる電界を発生する。別のゲート電圧は、ソース電極16とドレイン電極18の間に流れる電流に対して半導体層20を実質的に非導電性とさせる電界を発生する。
中程度および高い動作周波数では、ゲート電圧の小さな変化によって、半導体層20の表面の位置で得られる電界の強さに大きな変化が発生する。具体的には、ゲート電圧の小さい変化は、半導体層20を導通状態から非導通状態に変化させ、これによってその能動チャネルをON状態からOFF状態に変化させることができる。この理由により、FET10は高感度のゲート構造体を有している。
ゲート構造体の高い感度は、ゲート誘電体層22の組成に起因している。ゲート誘電体層22は、室温において電荷密度波状態またはスピン密度波状態を有する結晶性または多結晶性の擬似1次元(1D)材料である。この密度波状態は、中程度および高い周波数において大きな実数部を備えた誘電率を生み出す。この大きな実数部はゲート電極14部の小さな電圧に、擬似1D材料の内部に強い電界を発生させる。一方、こうした高い内部電界によって、半導体層20の導電率を制御するための大きな電界が発生する。
ゲート誘電体層22の擬似1D材料は、能動半導体チャネル20と、ゲート電極14の表面24との両方と直交する非等方性軸「c」を有している。この「c」軸に沿って、擬似1D材料の誘電率の実数部は、「c」軸と直交する方向に沿った誘電率の実数部より100倍以上大きくなる。この理由により、ゲート電極14は、小さいゲート電圧に応答して強い電界を発生することができる。
例示的なゲート誘電体層22は、ストロンチウム(Sr)またはカルシウム(Ca)をドープされた結晶性または多結晶性の銅酸ラダー材料から形成される。ドープされた幾つかの銅酸ラダー材料では、スライド式スピン密度波状態によって、その誘電率は室温において大きな実数部を有するようにする。たとえば、ドープ済み銅酸ラダー材料Sr14Cu2441の誘電率は、「c」格子軸(すなわち、1D非等方性軸)の方向においてさらに大きな実数部を有する。「c」軸の方向において、その実数部の例示的な値は概ね10以上である。これらの値は、室温における別の妥当な誘電体の誘電率の実数部と比べて10倍以上大きい。室温と同程度の温度や室温を超える温度では、Sr14Cu2441の誘電率の実数部は、0Hzから約100GHzまでという広い範囲の周波数に関して大きな値を有している。
図2は、図1のゲート誘電体層22に関する例示的なドープ済み銅酸ラダー材料30を表している。このドープ済み銅酸ラダー材料30は、その結晶の「b」軸に沿ってCuシート32とCuOチェーン34の対を積み重ねたものを形成する。このCuシート32に隣接させて列状のドーパント原子36を配置している。銅(Cu)および酸素(O)原子に対するドーパント原子36の相対的百分率は結晶の定比によって一定である。ゲート誘電体層22に関する例示的な銅酸ラダー結晶は、定比組成(Sr14−xCa)Cu2441、すなわち、Srおよび/またはCaドーパント原子36を有している。
図3a、3bおよび3cは、図2の銅酸ラダー材料30の単位セル38の1つに関するCuシート32、CuOチェーン34、および列状のドーパント原子36を表している。Cuシート32は、酸素(黒い丸)に結合された銅(白い円)からなるラダー様の構成単位39を含んでいる。Cuシート32内では、ラダー様の構成単位39が酸素結合を介して互いに結合している。CuOチェーン34は酸素に結合された銅からなる構成単位40を有している。Cuシート32およびCuOチェーン34は、単位セル38のc軸の方向で7個のラダー様のブロック39を10個のチェーン構成単位40と一致させたほとんど整合性の構造を有している。
図2、3a乃至3cは、銅−酸素シート32によってドープ済み銅酸ラダー材料30に関する非等方性軸「c」が固定されていることを表している。銅−酸素ラダー32のために、ドープ済み銅酸ラダー材料は擬似1次元(1D)材料として作用する。ドープ済み銅酸ラダー結晶30の1D非等方性によって、その誘電特性が非等方性となる。結晶の誘電率の実数部は、典型的には、c格子および1D非等方性軸の方向では、直交するaおよびbの格子軸の方向と比べて数桁以上大きい。
再度図1を参照すると、ゲート誘電体層22内において図2、3a乃至3cのドープ済み銅酸ラダー材料30からなる結晶性形態を使用しているFET10は、その材料のc格子軸をゲート電極14の表面15に対して、また能動半導体チャネルの表面17に対して実質的に直交して配向することが好ましい。この向きとすると、ゲート電圧によってFET10の能動チャネルの位置に発生することになる実効電界の強さが増加し、これによってFETのゲート構造体の全体的な感度が増加する。
ゲート誘電体層22のスピンまたは電荷密度波材料はさらに、FETの能動半導体チャネルの表面17と接触していることが好ましい。すなわち、その他の材料を半導体層20の能動チャネル部分とゲート誘電体層22の間に配置されないことが好ましい。こうした接触構成は、スピンまたは電荷密度波材料の内部にある強電界の変動がFETの能動チャネルの導電率により大きな変動を誘発することを可能にし、これによってゲート構造体はより高感度となる。
図4は、図1のFET10を動作させるための方法を表している。この方法40は、FETの能動チャネルの両端にバイアス電圧を印加し、その内部に電流を確立する工程(工程42)を含む。このバイアス電圧を印加するには、半導体層20の能動チャネル部分の相対する端部に配置されたソース電極16とドレイン電極18にわたって電圧ソースを印加している。方法40は、能動チャネルとゲート電極14の間に配置されたスピンまたは電荷密度波材料、すなわちゲート誘電体層22の材料内で電界の強さが変化するように、ゲート電極14に印加する電圧を調整することによって能動チャネルの電流を変化させる工程(工程44)を含む。スピンまたは電荷密度波材料が存在しているため、ゲート電圧の変化によって、ゲート誘電体層22の内部の電界に、他の方法による場合と比べてかなり大きな変化が生成される。このように電界の変化がより大きいため、ゲート電圧のより小さい変化によって能動チャネルの導電率状態を変化させること、たとえば導通チャネル状態と非導通チャネル状態の間で切り替ることが可能となる。
Sr14Cu2441などのドープ済み銅酸ラダー材料を製作するためには2つの方法がある。方法の1つでは、たとえば、’372出願に記載されているようなドープ済み銅酸ラダー材料からなるバルク状結晶が生成される。もう1つの方法では、ドープ済み銅酸ラダー材料からなる薄膜が生成される。銅酸ラダー材料を生成するための方法が異なるため、図1のFET10の異なる実施形態が提供される。
図5Aおよび5Bは、FET10A、10B、すなわち図1に示すFET10の実施形態を表している。FET10A、10Bは、銅酸ラダー材料からなるバルク状結晶を用いる製作処理法によって製作したものである。
図5Aを参照すると、FET10Aの製作処理法ではバルク状のSr14Cu2441結晶を使用している。こうしたバルク状結晶を製作するための一方法は、E.M.McCarron,IIIによってMat.Res.Bull.Vol.23(1988)の1356頁に記載されており、その全体を参照により本明細書に組み込むものとする。本方法は、定比のSrO粉末とCuO粉末とを混合することを含む。この粉末混合物は、金るつぼに装入され、約875℃〜900℃の範囲の最終温度まで加熱される。加熱中に、温度は毎時約5℃の割合で最終温度まで上昇する。この混合物は、この最終温度で約36時間保持されて融解物を生成し、次いで毎時約1℃の割合で400℃になるまで冷却される。この融解物はさらに約100℃まで冷却され、これによって、るつぼを除去して最終結晶を得ることができる。
単一のSr14Cu2441銅酸ラダー結晶を製作するための別の方法は、MotoyamaによってPhysical Review 55B(1997)のR3386頁に記載されている。Motoyamaの処理法は、TanakaによってNature337(1989)の21頁に記載され、またKimuraによってJ.Crystal Growth 41(1977)の192頁に記載されているtraveling−solvent−floating−zone法に基づいている。Motoyama、TanakaおよびKimuraのこれらの論文は、その全体を参照により本明細書に組み込むものとする。
FET10Aの製作処理法は、バルク状Sr14Cu2441結晶をこの結晶の「c」格子軸と実質的に直交する面に沿って切断する工程を含む。この切断の工程によって、結晶性Sr14Cu2441からなる薄いスライス22Aが生成される。例示的なスライス22Aは、約0.5mm未満の厚さを有しており、また好ましくは約0.05mm未満の厚さを有している。スライス22Aは、FET10Aに対するゲート誘電体として機能することになる。
FET10Aの製作処理法は、結晶性Sr14Cu2441からなるスライス22Aの表面46上に金属ゲート電極14を蒸着させる工程を含む。蒸着のための例示的な金属としては、金、銀、アルミニウム、および銅が含まれる。この金属ゲート電極14および誘電体スライス22Aによって、FET10Aのゲート構造体が形成される。
ゲート構造体内において、ゲート電極14の表面に対する法線ベクトルは、バルク状Sr14Cu2441結晶の「c」格子軸に対してある小さい角度をなしている。この角度が小さいことは、その誘電体スライス22Aが元々切断された向きに起因している。この角度の大きさは少なくとも45度未満である。
FET10Aの製作処理法は、引き続く処理を容易にするように基板12上にゲート構造体を装着する工程を含む。幾つかの処理法は、スライス22Aを薄くするために、この装着したゲート構造体の露出した表面48を、たとえば化学的機械平坦化技法によって平坦する工程を含む。スライス22Aを薄くすることによって、その最終ゲート構造体は印加するゲート電圧に対してより高感度となる。そのゲート構造体を硬化可能なワックス内に装着すると、この平坦化工程が容易となる。平坦化に適当なワックスおよび装着材料は当業者によく知られている。
この製作処理法は、金属ソース電極16とドレイン電極18を誘電体スライス22Aの露出表面48に蒸着する工程を含む。この蒸着は、たとえばフォトリソグラフィ製作したフォトレジスト・マスクなどのマスクの制御下で実施している。このマスクによって、横方向の境界が固定され、これによってソース電極16とドレイン電極18の間のギャップがゲート電極14を覆うように配置される。トランジスタの動作時において、このギャップのスライス22Aに対する界面領域は強い電界を受ける。
この製作処理法は、ソース電極16とドレイン電極18の間に能動チャネル21を形成するために、スライス22Aの表面48上に半導体層20を被着する工程を含む。この層を被着するための例示的な方法には、無機半導体からなる層のエピタキシャル成長、および有機半導体からなる層の溶液ベースの被着が含まれる。幾つかの実施形態では、この被着の工程はさらに、n型またはp型の不純物を半導体層20内に拡散するまたは注入する工程と、この不純物を熱的に活性化させる工程とを含む。こうした半導体層に対する被着およびドープの方法は当業者によく知られている。
半導体層20の表面に対する法線は、スライス22Aに関する元来の切断向きのために、バルク状Sr14Cu2441結晶の「c」格子軸に対してある小さい角度をなしている。この角度の大きさは少なくとも45度未満である。
図5Bを参照すると、FET10Bの製作処理法もまた、たとえば、援用する’372特許出願、あるいはMcCarron,IIIやMotoyamaの援用する論文のいずれかに記載されている方法を介して成長した、ドープ済み銅酸ラダー材料からなるバルク状結晶を使用している。FET10Aに関する製作処理法は、ドープ済み銅酸ラダー材料のバルク状結晶から薄いスライス22Bを切断する工程を含む。この処理法は、マスク制御式蒸着を実行し、スライス22Bの表面46上に金属ソース電極16とドレイン電極18を形成する工程を含む。この処理法は、スライス22Bとの界面を有する能動チャネル21を形成するために半導体層20を被着または成長させる工程を含む。この界面は、ソース電極16とドレイン電極18を接続している。この処理法は、得られた構造体を、スライス22Bの平坦化などの後続の処理工程を容易にするように、支持用基板12上に装着する工程を含む。この処理法はさらに、マスク制御式の蒸着を実行してスライス22Bの第2の表面48上に金属ゲート電極14を作成する工程を含む。このマスクは、半導体層20の能動チャネル21の上を覆うようにゲート電極14を位置合わせする。
図5Cおよび5Dは、ドープ済み銅酸ラダー材料からなる薄い多結晶性薄膜を使用する製作処理法によって製作したFET10C、10Dを表している。
図5Cを参照すると、FET10Cに関する製作処理法は、基板12(たとえば、半導体または誘電体基板)内にゲート電極14を形成する工程を含む。この形成工程には、金属性または大量ドープ半導体のいずれかのゲート電極14を製作することが不可欠である。金、アルミニウムまたは銅製の電極を製作するには、当業者によく知られている処理法(たとえば、マスク制御されたエッチングや蒸着被着)が不可欠である。大量ドープの半導体電極を製作するには、基板12(すなわち、半導体基板)内にn型またはp型ドーパントのマスク制御による注入または拡散、およびこのドーパント原子を引き続いて熱的に活性化すること、が不可欠である。こうした方法も当業者によく知られている。
この製作処理法は、ゲート電極14と基板12の両者を覆うように、Sr14Cu2441などの多結晶性のドープ済み銅酸ラダー材料からなる薄膜22Cを形成する工程を含む。この薄膜22CはFET10Cのゲート誘電体として機能することになる。
格子の不一致のために、薄膜22Cは、典型的には、個々の結晶性グレインの「c」格子軸がゲート電極14の表面50と直交していないような多結晶性の層として形成される。このようにグレインが一致しないため、薄膜22Cの誘電率の実数部の実効値が若干低下する。
薄膜22Cの個々のグレインのc格子軸は、ゲート電極14によって発生されることになる電界の方向と完全には位置合わせされないが、この薄膜22Cは極めて薄型である。例示的な薄膜22Cは10マイクロメートル厚未満であり、また好ましくは約1マイクロメートル厚未満である。こうした薄膜22Cは、ドープ済み銅酸ラダー材料からなるバルク状結晶を切断することによって形成されたスライス22A、22Bと比べてかなり薄くなっている。この薄さのために、薄膜22Cは、典型的には、図5A乃至5Bのスライス22A、22Bから形成されたものより高感度のゲート構造体を生成する。
Y.Furubayashiらは、図5Cの薄膜22Cの場合と同様な、ドープ済み銅酸ラダー材料からなる薄膜を形成する方法について記述している。Furubayashiらの方法は、Phys.Rev.B60(1999)で出版された論文のR3720〜R3723頁に記載されている。この論文は、その全体を参照により本明細書に組み込むものとする。
CaxSr14−xCu2441などの材料から薄膜22Cを形成するための一方法では、パルス式のレーザ被着が不可欠である。被着を実行する前に、レーザ・ターゲットとして使用するための固体ペレットを作成している。このペレットの作成には、粉末状としたCaCO、SrCOおよびCuOから混合物を形成すること、直径が約20ミリメートルのペレットになるようにこの混合物を圧縮すること、並びにO流の雰囲気内で約780℃において約60時間にわたってこのペレットを焼結することが不可欠である。この起点混合物では、Cuに対してSrおよび/またはCaが若干高濃度となっている。たとえば、Sr14Cu2441からなる薄膜を製作するための起点混合物は、SrとCuを約14/24と14/26の間の定比で有している。薄膜22Cの被着には、基板12およびゲート電極14上に射出材料の薄膜を形成する条件下で、レーザ・パルスを使用してペレットから材料を射出することが不可欠である。典型的な被着条件には、約248ナノメートルの波長を有するパルス状KrFエキシマ・レーザ、および約1ヘルツのパルスレートを使用することが不可欠である。この被着条件には、約600℃の温度に基板を維持する工程と、約1.6×10Paの酸素圧力を維持する工程と、を含む。これらの状態は、約0.1ナノメートル毎秒の速度で材料を被着し、かつ約100ナノメートル以上の厚さを有する最終薄膜を形成すると期待される。
この製作処理法は、ドープ済み銅酸ラダー材料からなる薄膜22Cの露出した表面52上への、金、アルミニウムまたは銅製のソース電極16およびドレイン電極18の蒸着被着を実行する工程を含む。蒸着中において、形成する電極16、18の特徴詳細部をマスクによって制御している。
この製作処理法はさらに、薄膜22Cの露出表面52上に半導体層20を被着し、これによってソース電極16とドレイン電極18の間に能動半導体チャネル21を形成する工程を含む。半導体層20を形成するための例示的な方法については、上記の図5Aに関してすでに説明している。この半導体層20にドープするドーパントはn型の場合やp型の場合がある。
能動チャネル21と、ソース電極16およびドレイン電極18との両者によって、ドープ済み銅酸ラダー材料からなる薄膜22Cとの界面が形成される。このため、薄膜22Cの強い電界に対して高感度であるような能動チャネル21の界面領域によって、ソース電極16とドレイン電極18の間に導通チャネルを形成することができる。この界面領域の感度は、FET10Cの導電特性をゲート電極14に印加される電圧に対して超高感度にする。
図5Dを参照すると、FET10Dに関する製作処理法を図示している。この処理法は、基板12の表面54上に半導体層20を被着する工程を含む。この処理法は、半導体層20の能動チャネル部分21によってソース電極16とドレイン電極18が接続されるように、金属製または大量ドープ半導体のソース電極16およびドレイン電極18を形成する工程を含む。この製作処理法は、たとえば図5Cに関してすでに記載した方法によって、ドープ済み銅酸ラダー材料からなる薄膜22Dを半導体層20および電極16、18を覆うように成長させる工程を含む。この誘電体薄膜22Dは、チャネル部分21と、ソース電極16およびドレイン電極18と、の両方に接触している。この製作処理法はさらに、薄膜22Dの露出表面56上への金、アルミニウムまたは銅製のゲート電極14の蒸着被着を実行する工程を含む。半導体層20の能動チャネル部分21を覆うようにゲート電極14が位置合わせされるように、マスクによってこの蒸着を制御している。
この開示、図面、および特許請求の範囲から、当業者には本発明の別の実施形態が明らかとなろう。
超高感度のゲート電極を備えた電界効果トランジスタ(FET)の断面図である。 図1のFETのゲート誘電体層内に使用するのに適したドープ済み銅酸ラダー材料の斜視図である。 図2のドープ済み銅酸ラダー材料からなる1つの単位セル内にある、Cuシート、CuOチェーン、および列状のSr(ストロンチウム)またはCa(カルシウム)ドーパント原子の側面図である。 図2のドープ済み銅酸ラダー材料からなる1つの単位セル内にある、Cuシート、CuOチェーン、および列状のSr(ストロンチウム)またはCa(カルシウム)ドーパント原子の側面図である。 図2のドープ済み銅酸ラダー材料からなる1つの単位セル内にある、Cuシート、CuOチェーン、および列状のSr(ストロンチウム)またはCa(カルシウム)ドーパント原子の側面図である。 図1のFETを動作させる方法を表した流れ図である。 そのゲート誘電体層が、ドープ済み銅酸ラダー材料からなるバルク状結晶から作成される、図1のFETの具体的な実施形態の断面図である。 そのゲート誘電体層が、ドープ済み銅酸ラダー材料からなるバルク状結晶から作成される、図1のFETの具体的な実施形態の断面図である。 そのゲート誘電体層がドープ済み銅酸ラダー材料からなる薄型の多結晶性薄膜である、図1のFETの具体的な別の実施形態の断面図である。 そのゲート誘電体層がドープ済み銅酸ラダー材料からなる薄型の多結晶性薄膜である、図1のFETの具体的な別の実施形態の断面図である。

Claims (10)

  1. 電界効果トランジスタであって、
    ゲート、ソース、およびドレイン電極と、
    前記トランジスタの能動チャネルとして機能するように配置され、前記能動チャネルが、前記ソース電極とドレイン電極の間で電流を伝えるように構成されると共に、前記ゲート電極に印加された電圧に応じた導電率を有する半導体層と、
    擬似1Dの電荷またはスピン密度波材料を含み、前記ゲート電極と前記半導体層の間に配置されているゲート誘電体と
    を備える電界効果トランジスタ。
  2. 前記擬似1Dの電荷またはスピン密度波材料が、結晶性材料であり、前記半導体層の表面に対する法線ベクトルと45度未満の大きさを有する角度をなす1D非等方性軸を有している、請求項1に記載のトランジスタ。
  3. 前記擬似1Dの電荷またはスピン密度波材料が前記半導体層と接触している、請求項1に記載のトランジスタ。
  4. 前記擬似1Dの電荷またはスピン密度波材料が銅酸材料を含む、請求項1に記載のトランジスタ。
  5. 前記銅酸材料が多結晶性薄膜である、請求項4に記載のトランジスタ。
  6. 前記銅酸材料がストロンチウム・ドーパント原子とカルシウム・ドーパント原子のうちの一方を含む、請求項4に記載のトランジスタ。
  7. 前記銅酸材料がSr14Cu2441を含む、請求項6に記載のトランジスタ。
  8. ゲート電極、ソース電極、ドレイン電極、および能動半導体チャネルを有する電界効果トランジスタを動作させる方法であって、
    前記ソース電極と前記ドレイン電極の両端間で電圧を印加することによって前記能動半導体チャネル内に電流を確立する工程と、
    前記チャネルと前記ゲート電極の間に配置された電荷またはスピン密度波材料内で電界強度が変化するように、ゲート電圧を調整することによって前記電流を変化させる工程と、
    を含む方法。
  9. 前記電荷またはスピン密度波材料がゲート誘電体層として機能するように配置された銅酸ラダー材料である、請求項8に記載の方法。
  10. 前記銅酸ラダー材料が前記半導体チャネルと接触している、請求項9に記載の方法。
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