KR20210077003A - 반도체 산화물 채널 재료를 갖는 집적 조립체, 및 집적 조립체를 형성하는 방법 - Google Patents

반도체 산화물 채널 재료를 갖는 집적 조립체, 및 집적 조립체를 형성하는 방법 Download PDF

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KR20210077003A
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스캇 이. 실스
라마나단 간디
이사무 아사노
이 팡 리
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마이크론 테크놀로지, 인크
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Abstract

일부 실시형태는 게이트 재료, 게이트 재료에 인접한 절연성 재료, 및 절연성 재료에 인접한 반도체 산화물을 갖는 집적 조립체를 포함한다. 반도체 산화물은, 게이트 재료에 근접하고 절연성 재료에 의해 게이트 재료로부터 이격된 채널 영역을 갖는다. 게이트 재료를 따르는 전기장은 채널 영역 내에서 캐리어 흐름을 유도하고, 캐리어 흐름은 제1 방향을 따른다. 반도체 산화물은 캐리어 흐름의 제1 방향을 교차하는 제2 방향을 따라서 연장되는 부분을 갖는 결정 입계를 포함한다. 일부 실시형태에서, 반도체 산화물은, 제1 방향을 따라서 연장되고 반도체 산화물의 개재 부분에 의해 절연성 재료로부터 오프셋되는 결정 입계를 갖는다. 캐리어 흐름은 개재 영역 내에 있으며 결정 입계와 실질적으로 평행하다. 일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다.

Description

반도체 산화물 채널 재료를 갖는 집적 조립체, 및 집적 조립체를 형성하는 방법
관련 특허 데이터
본 특허는 2018년 11월 20일자로 출원된 미국 가출원 제62/770,081호에 대한 우선권과 혜택을 주장하며, 이의 개시내용은 참조에 의해 본 명세서에 원용된다.
기술분야
본 발명은 반도체 산화물 채널 재료를 갖는 집적 조립체(integrated assembly), 및 집적 조립체를 형성하는 방법에 관한 것이다.
반도체 산화물(예를 들어, 인듐, 갈륨, 아연 및 주석 중 하나 이상을 포함하는 산화물)은 집적 조립체에 통합될 수 있다. 예를 들어, 반도체 산화물은 트랜지스터의 채널 영역들을 형성하기 위해 이용될 수 있다. 트랜지스터는 메모리 어레이 또는 다른 적용에서 액세스 디바이스로서 이용될 수 있다.
집적 조립체에 이용하기에 적합한 개선된 반도체 산화물을 개발하고, 개선된 반도체 산화물을 이용하는 집적된 구성 요소를 개발하는 것이 필요하였을 것이다.
도 1 및 도 2는 예시적인 트랜지스터를 포함하는 예시적인 집적 조립체의 영역들의 개략적인 측단면도이다.
도 3은 예시적인 메모리 어레이의 영역의 개략도이다.
도 4 내지 도 6은 예시적인 트랜지스터를 포함하는 예시적인 집적 조립체의 영역의 개략적인 측단면도이다.
도 7 및 도 8은 도 6의 예시적인 집적 조립체의 예시적인 실시형태 구성을 도시하는 라인 A-A를 따른 개략적인 평단면도이다. 도 6의 측단면도는 도 7 및 도 8의 라인 B-B를 따른 것이다. 도 8a는 도 8의 조립체에 대안적인 예시적인 집적 조립체의 영역의 개략적인 평단면도이다.
도 9 내지 도 14는 도 1의 집적 조립체를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서 도시된 예시적인 집적 조립체의 영역의 개략적인 측단면도이다. 도 10a는 도 10의 조립체에 대안적인 예시적인 집적 조립체의 영역의 개략적인 측 단면도이다.
도 15 내지 도 21은 도 2의 집적 조립체를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서 도시된 예시적인 집적 조립체의 영역의 개략적인 측단면도이다.
일부 실시형태는 트랜지스터의 채널 영역에서 이용되는 반도체 산화물을 포함한다. 트랜지스터는 전도성 게이트 재료를 포함할 수 있고, 게이트 재료와 반도체 산화물 사이의 절연 게이트 유전체를 포함할 수 있다. 트랜지스터의 동작은 채널 영역을 따르는 캐리어 흐름(예를 들어, 전자 흐름 및/또는 정공 이동)을 유도한다. 캐리어는 제1 방향을 따라서 흐른다. 반도체 산화물은, 제1 방향을 따라서 연장되고 개재 영역(intervening region)에 의해 게이트 유전체로부터 이격된 결정 입계(grain boundary)를 가지도록 구성될 수 있으며; 전류 흐름은 결정 입계를 교차하지 않도록(즉, 결정 입계에 실질적으로 평행하도록) 전체적으로 개재 영역 내에 있을 수 있다. 대안적으로, 반도체 산화물은 전류 흐름이 교차하는 결정 입계를 가지도록 구성될 수 있다. 예시적인 실시형태는 도 1 내지 도 21을 참조하여 다음에 설명된다.
도 1을 참조하면, 이러한 것은 예시적인 액세스 디바이스(트랜지스터)(14)를 갖는 예시적인 메모리 셀(12)을 포함하는 집적 조립체(10)의 영역을 예시한다. 트랜지스터(14)는 디지트 라인(16) 위에 있으며, 디지트 라인은 차례로 베이스(18)에 의해 지지된다.
베이스(18)는 반도체 재료를 포함할 수 있으며; 예를 들어, 단결정 실리콘을 포함하거나, 이러한 것으로 본질적으로 이루어지거나 또는 이루어질 수 있다. 베이스(18)는 반도체 기판으로서 지칭될 수 있다. 용어 "반도체 기판"은, (단독으로 또는 다른 재료를 포함하는 조립체로) 반도체 웨이퍼와 같은 벌크 반도체 재료, 및 (단독으로 또는 다른 재료를 포함하는 조립체로) 반도체 재료 층을 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 모든 구성을 의미한다. 용어 "기판"은 전술한 반도체 기판을 포함하지만 이에 제한되지 않는 모든 지지 구조물을 지칭한다. 일부 적용에서, 베이스(18)는 집적 회로 제조와 관련된 하나 이상의 재료를 함유하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
베이스(18)는 수평으로 연장되는 상부 표면(17)을 포함한다. 일부 실시형태에서, 상부 표면(17)은 제1 방향을 따라서 연장되는 것으로 고려될 수 있으며; 이러한 제1 방향은 축(5)을 따르는 것으로 도시된다.
베이스(18)와 디지트 라인(16) 사이에 추가 재료, 전기 구성 요소 등이 제공될 수 있다는 것을 나타내기 위해 베이스(18)와 디지트 라인(16) 사이에 갭이 제공된다.
디지트 라인(16)은 전도성 재료(19)를 포함한다. 전도성 재료(19)는 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 규화물, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적절한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 디지트 라인(16)은 텅스텐 및 루테늄 중 하나 또는 둘 다를 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다.
액세스 디바이스(14)는 반도체 산화물(22)의 필라(pillar)(20)를 포함한다. 반도체 산화물은 임의의 적절한 조성물을 포함할 수 있으며; 일부 실시형태에서 인듐, 아연, 주석 및 갈륨 중 하나 이상을 포함할 수 있다. 예를 들어, 반도체 산화물은 인듐, 아연 및 갈륨과 조합된 산소를 갖는 조성물을 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다. 인듐, 아연 및 갈륨은 이러한 조성물 내의 금속으로 고려될 수 있다. 조성물의 화학량론적 함유량은 금속 원자 백분율(metal atomic percent)로서 표현될 수 있다. 구체적으로, 반도체 산화물의 각각의 금속의 함유량은 반도체 산화물의 모든 금속의 총 농도에 대한 그 농도에 관하여 표현될 수 있으며; 산소의 농도를 무시한다. 일부 예시적인 실시형태에서, 반도체 산화물(22)은 약 14 내지 약 24 범위 내의 인듐의 금속 원자 백분율, 약 37 내지 약 47 범위 내의 갈륨의 금속 원자 백분율, 및 약 35 내지 약 45 범위 내의 아연의 금속 원자 백분율을 포함할 수 있다. 일부 예시적인 실시형태에서, 인듐의 금속 원자 백분율은 약 16 내지 약 22의 범위 내에 있을 수 있고, 갈륨의 금속 원자 백분율은 약 39 내지 약 45의 범위 내에 있을 수 있으며, 아연의 금속 원자 백분율은 약 37 내지 약 43의 범위 내에 있을 수 있다. 반도체 산화물의 화학량론에서의 사소한 변화조차도 반도체 산화물의 물리적 특성을 실질적으로 변경할 수 있다는 점에 유의한다. 따라서, 반도체 산화물 내의 금속 함유량을 신중하게 제어하는 것이 유리할 수 있다.
예시된 실시형태에서, 반도체 산화물의 필라(20)는 수직으로 연장되고; 즉, 제1 축(5)에 실질적으로 직교하는 제2 축(7)을 따라서 연장된다. 용어 "실질적으로 직교하는"은 제조 및 측정의 합리적 허용 오차 내에서 직교하는 것을 의미한다.
반도체 산화물 필라(20)는 도 1의 단면을 따르는 반대로 향한 측벽 표면(23 및 25)을 갖는다. 측벽 표면(23)은 제1 측벽 표면으로서 지칭될 수 있고, 측벽 표면(25)은 제2 측벽 표면으로서 지칭될 수 있다.
액세스 디바이스(14)는, 반도체 산화물(22)을 따르고(즉, 반도체 산화물(22)에 인접하고) 반도체 산화물에 직접 접촉하는 절연성 재료(24)를 포함한다. 절연성 재료(24)는 임의의 적절한 조성물(들)을 포함할 수 있다. 예를 들어, 일부 실시형태에서, 절연성 재료(24)는 하나 이상의 고-k(high-k) 재료를 포함할 수 있고; 용어 고-k는 실리콘 이산화물보다 큰 유전상수를 의미한다. 예를 들어, 절연성 재료(24)는 하나 이상의 금속 산화물을 포함할 수 있으며; 일부 실시형태에서 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등 중 하나 이상을 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다. 일부 실시형태에서, 절연성 재료(24)는 절연성 게이트 산화물 또는 게이트 유전체로서 지칭될 수 있다.
도시된 실시형태에서, 절연성 재료(24)의 제1 영역(26)은 필라(20)의 제1 측벽 표면(23)을 따르고, 절연성 재료(24)의 제2 영역(28)은 필라(20)의 제2 측벽 표면(25)을 따른다.
액세스 디바이스(14)는 또한, 절연성 재료(24)를 따르고 절연성 재료에 직접 접촉하는 게이트 재료(30)를 포함한다. 게이트 재료(30)는 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 규화물, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적절한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 게이트 재료(30)는 텅스텐 및 티타늄 질화물 중 하나 또는 둘 다를 포함할 수 있다.
도시된 실시형태에서, 게이트 재료(30)의 제1 영역(32)은 절연성 재료(24)의 제1 영역(26)을 따르고, 게이트 재료(30)의 제2 영역(34)은 절연성 재료의 제2 영역(28)을 따른다. 일부 실시형태에서, 게이트 재료(30)는 절연성 재료(24)에 의해 반도체 산화물(22)로부터 이격된 것으로 고려될 수 있다. 일부 실시형태에서, 반도체 산화물과 게이트 재료 사이에 추가 조성물(예를 들어, 추가 절연성 조성물)이 있을 수 있으며, 따라서, 게이트 재료는 적어도 절연성 재료(24)에 의해 반도체 산화물로부터 이격된 것으로 고려될 수 있다.
게이트 재료(30)는 절연성 재료(36) 위에서 지지된다. 절연성 재료(36)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서, 실리콘 이산화물을 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다. 일부 실시형태에서, 절연성 재료(36)는 생략될 수 있다.
반도체 산화물(22)의 필라(20)는 제1 전도성 접촉부(37)와 디지트 라인(16)에 대응하는 제2 전도성 접촉부 사이에서 연장된다. 제1 전도성 접촉부(37)는 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 규화물, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적절한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 제1 전도성 접촉부(37)는 텅스텐 및 루테늄 중 하나 또는 둘 다를 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다.
전도성 접촉부(37)는 전하 저장 디바이스(38)와 결합되고; 전하 저장 디바이는 도시된 실시형태에서 커패시터이다. 다른 실시형태에서, 전하 저장 디바이스는 다른 구성을 가질 수 있으며; 예를 들어, 상 변화 재료, 전도성 브릿징 재료 등을 포함할 수 있다.
커패시터(38)는 기준 전압(40)과 결합된 노드를 갖는다. 이러한 기준 전압은 접지, Vcc/2 또는 임의의 다른 적절한 기준 전압일 수 있다.
게이트 재료(30)는 워드 라인(WL1)과 결합될 수 있고, 디지트 라인(16)은 디지트 라인(DL1)에 대응할 수 있다. 동작시에, 전압은 워드 라인(WL1)에 인가되고, 워드 라인은 게이트 재료(30)의 제1 및 제2 영역(32 및 34)을 따르는 전기장을 확립한다. 이러한 전기장은 반도체 산화물로 구성된 채널 영역 내에서 캐리어 흐름을 유도하고, 이러한 캐리어 흐름은 디지트 라인(16)과 전도성 접촉부(37) 사이에서 연장된다. 캐리어 흐름은 화살표(42 및 44)로 개략적으로 도시된다. 캐리어 흐름은 필라(20)의 수직 방향을 따라서(즉, 제2 축(7)의 방향을 따라서) 연장된다.
도시된 실시형태에서, 반도체 산화물(22)은 다결정질이다. 다결정 재료의 개별 입자는 결정 입계에 의해 한정된다. 결정 입계는 점선(46)으로 개략적으로 도시되어 있다. 입자는 임의의 적절한 입자 크기를 가질 수 있으며; 일부 실시형태에서, 평균 입자 크기는 약 1 나노 미터(㎚) 내지 약 100 ㎚의 범위 내; 약 1 ㎚ 내지 약 50 ㎚ 범위 내; 약 20 ㎚ 내지 약 25 ㎚ 범위 내 등에 있을 수 있다. 평균 입자 크기는 임의의 적절한 방법(들)으로 결정될 수 있다. 결정도는 입방 결정도(cubic crystallinity)일 수 있다(즉, 입방 단위 격자(cubic unit cell)를 가질 수 있고, 입방 결정계(cubic crystal system)을 포함할 수 있다). 일부 실시형태에서, 개별 결정 입자는 입방 결정도가 우세한 것으로 지칭될 수 있으며, 이는 결정도가 실질적으로 입방체이고 입자의 전체에 걸쳐서 완벽하게 입방체이거나 아닐 수 있다는 것을 의미한다. 용어 "실질적으로 입방체"는 합리적 허용 오차 내의 입방체를 의미한다. 일부 실시형태에서, 다결정 재료는 주로 입방 결정도를 갖는 것으로서 지칭될 수 있으며, 이는 다결정 재료의 50 체적% 초과가 입방 결정도(또는 적어도 실질적으로 입방 결정도)인 것을 의미한다. 일부 실시형태에서, 다결정 재료 내의 입방 결정도(또는 실질적인 입방 결정도)의 함유량은 70 체적% 초과, 90 체적% 초과, 95 체적% 초과 등일 수 있다.
캐리어 흐름의 방향(화살표(42 및 44)로 표시됨)은 다결정 재료(22)의 결정 입계를 교차한다. 즉, 결정 입계 중 하나 이상은 전류 흐름의 방향을 교차하는 방향을 따라서 연장되는 부분(예를 들어, 도시된 부분(47))을 갖는다. 일부 실시형태에서, 전류 흐름의 방향은 제1 방향으로서 지칭될 수 있고, 결정 입계의 방향은 제2 방향으로서 지칭될 수 있다. 반도체 산화물(22)의 결정 입계 중 하나 이상을 통과하는 캐리어 흐름을 갖는 이점은 반도체 산화물의 단위 길이 당 결정 입계의 수의 조정을 통해 캐리어 흐름이 변경되는 것을 이러한 것이 가능하게 한다는 것일 수 있다. 따라서, 캐리어 흐름은 반도체 산화물(22)의 입자 크기를 조정하는 것에 의해 특정 용도를 위해 조정될 수 있다.
도 2를 참조하면, 이러한 도면은 예시적인 액세스 디바이스(트랜지스터)(14a)를 갖는 다른 예시적인 메모리 셀(12a)을 포함하는 집적 조립체(10a)의 영역을 예시한다. 조립체(10a)는 적절한 경우에 도 1의 조립체(10)를 설명할 때 위에서 이용된 것과 동일한 부호로 설명될 것이다.
트랜지스터(14a)는 디지트 라인(16) 위에 있으며, 디지트 라인은 차례로 베이스(18)에 의해 지지된다.
베이스(18)는 수평 연장 상부 표면(17)을 포함하고, 이러한 상부 표면은 축(5)의 제1 방향을 따라서 연장된다.
액세스 디바이스(14a)는 반도체 산화물(22a)의 필라(20a)를 포함한다. 반도체 산화물은 임의의 적절한 조성물을 포함할 수 있으며; 일부 실시형태에서, 인듐, 아연, 주석 및 갈륨 중 하나 이상을 포함할 수 있다. 예를 들어, 반도체 산화물은 인듐, 아연 및 갈륨과 조합된 산소를 갖는 조성물을 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다. 일부 예시적인 실시형태에서, 반도체 산화물(22a)은 약 16 내지 약 26 범위 내의 인듐의 금속 원자 백분율, 약 45 내지 약 55 범위 내의 갈륨의 금속 원자 백분율, 및 약 24 내지 약 34 범위 내의 아연의 금속 원자 백분율을 포함할 수 있다. 일부 예시적인 실시형태에서, 인듐의 금속 원자 백분율은 약 18 내지 약 24의 범위 내에 있을 수 있고, 갈륨의 금속 원자 백분율은 약 47 내지 약 53의 범위 내에 있을 수 있고, 아연의 금속 원자 백분율은 약 26 내지 약 32의 범위 내에 있을 수 있다.
예시된 실시형태에서, 반도체 산화물의 필라(20a)는 수직으로 연장되거나; 또는 즉, 축(5)에 실질적으로 직교하는 축(7)을 따라서 연장된다.
반도체 산화물 필라(20a)는 도 2의 단면을 따르는 반대로 향한 제1 및 제2 측벽 표면(23, 25)을 갖는다.
액세스 디바이스(14a)는, 반도체 산화물(22a)을 따르고 반도체 산화물에 직접 접촉하는 절연성 재료(24)를 포함한다. 절연성 재료(24)의 제1 영역(26)은 필라(20a)의 제1 측벽 표면(23)을 따르고, 절연성 재료(24)의 제2 영역(28)은 필라(20a)의 제2 측벽 표면(25)을 따른다.
액세스 디바이스(14)는 또한, 절연성 재료(24)를 따르고 절연성 재료에 직접 접촉하는 게이트 재료(30)를 포함한다. 게이트 재료(30)의 제1 영역(32)은 절연성 재료(24)의 제1 영역(26)을 따르고, 게이트 재료(30)의 제2 영역(34)은 절연성 재료의 제2 영역(28)을 따른다. 일부 실시형태에서, 게이트 재료(30)는 절연성 재료(24)에 의해 반도체 산화물(22)로부터 이격된 것으로서 고려될 수 있다.
게이트 재료(30)는 절연성 재료(36) 위에서 지지된다.
반도체 산화물(22a)의 필라(20a)는 제1 전도성 접촉부(37)와 디지트 라인(16)에 대응하는 제2 전도성 접촉부 사이에서 연장된다.
전도성 접촉부(37)는 도시된 실시형태에서 커패시터인 전하 저장 디바이스(38)와 결합된다.
게이트 재료(30)는 워드 라인(WL1)과 결합되고, 디지트 라인(16)은 디지트 라인(DL1)에 대응한다. 동작시에, 전압은 워드 라인(WL1)에 인가되고, 워드 라인은 게이트 재료(30)의 제1 및 제2 영역(32 및 34)을 따르는 전기장을 확립한다. 이러한 전기장은 반도체 산화물(22a)로 구성된 채널 영역 내에서 캐리어 흐름을 유도하고, 이러한 캐리어 흐름은 디지트 라인(16)과 전도성 접촉부(37) 사이에서 연장된다. 캐리어 흐름은 화살표(42, 44)로 개략적으로 도시된다. 캐리어 흐름은 필라(20a)의 수직 방향을 따라서 연장된다.
도시된 실시형태에서, 반도체 산화물(22a)은, 축(7)의 수직 방향을 따라서 연장되고 디지트 라인(16)으로부터 전도성 접촉부(37)까지 반도체 산화물(22a)의 전체 길이를 가로지르는 결정 입계(46a)를 가지도록 구성된다. 결정 입계(46a)는 반도체 산화물(22a)의 제1 개재 영역(50)에 의해 절연성 재료(24)의 제1 영역(26)으로부터 오프셋되고, 반도체 산화물(22a)의 제2 개재 영역(52)에 의해 절연성 재료(24)의 제2 영역(28)으로부터 오프셋된다. 결정 입계(46a)는 도 2의 실시형태에서서 물결 모양(wavy)으로 도시된다. 다른 실시형태에서, 결정 입계는 실질적으로 직선일 수 있거나, 또는 다른 구성을 가질 수 있으며; 그러나 그럼에도 불구하고, 필라(20a)를 따라서 실질적으로 수직으로 연장될 것이다. 반도체 산화물(22a)은 입방 결정도를 가질 수 있다.
반도체 산화물(22a) 내의 캐리어 흐름(화살표(42 및 44)로 표시됨)은 개재 영역(50 및 52) 내에 있고, 주로 결정 입계(46a)의 수직 방향을 따르고(즉, 실질적으로 수직 방향에 평행하고); 일부 실시형태에서 결정 입계(46a)를 교차하지 않는다. 용어 "실질적으로 평행한"은 결정 입계와 동일한 일반적인 방향을 따르는 것을 의미하고, 일부 실시형태에서, 측정의 합리적인 허용 오차 내에서 평행할 수 있다. 개재 영역(50, 52)은 물리적 및 화학적 특성이 매우 균일할 수 있다. 반도체 산화물(22a)의 개재 영역(50 및 52) 내를 통과하는 캐리어 흐름을 갖는 이점은 캐리어 흐름이 다수의 실질적으로 동일한 액세스 디바이스(14a) 전체에 걸쳐서 균일하게 되는 것을 이러한 것이 가능하게 한다는 것일 수 있다.
일부 실시형태에서, 도 1 및 도 2의 메모리 셀(12 및 12a)은 메모리 어레이에 통합된 대표적인 메모리 셀일 수 있다. 주어진 메모리 어레이 내의 모든 메모리 셀은 실질적으로 서로 동일할 수 있으며; 용어 "실질적으로 동일한"은 제조 및 측정의 합리적인 허용 오차 내에서 동일한 것을 의미한다. 도 3은 예시적인 메모리 어레이(54)의 영역을 도시한다. 메모리 어레이는 워드 라인(WL1 및 WL2), 및 디지트 라인(DL1 및 DL2)를 포함한다. 메모리 어레이는 또한 복수의 메모리 셀(12 또는 12a)을 포함한다. 워드 라인은 메모리 어레이의 행을 따라서 연장되는 것으로 고려될 수 있고, 디지트 라인은 메모리 어레이의 열을 따라서 연장되는 것으로 고려될 수 있다. 각각의 메모리 셀은 워드 라인 중 하나와 디지트 라인 중 하나를 이용하여 고유하게 어드레스된다. 도시된 메모리 어레이는 동적 랜덤 액세스 메모리(DRAM) 어레이이다. 다른 실시형태에서, 도 1 및 도 2를 참조하여 전술한 유형의 트랜지스터(14 및 14a)는 다른 유형의 메모리 어레이에서 이용될 수 있다. 추가적으로 또는 대안적으로, 트랜지스터는 로직, 센서 등과 같이 다른 회로에서 이용될 수 있다.
도 1 및 도 2의 트랜지스터(14 및 14a)는 반도체 산화물의 수직 연장 필라를 갖고 이러한 필라를 따라서 수직으로 연장되는 캐리어 흐름을 갖는 것으로 도시된다. 다른 실시형태에서, 유사한 트랜지스터는 다른 구성을 가질 수 있다. 예를 들어, 도 4 및 도 5는 수평 캐리어 흐름을 위해 구성된 트랜지스터를 도시한다.
도 4를 참조하면, 집적 조립체(10b)의 영역은 트랜지스터(14b)를 포함하는 것으로 도시된다. 트랜지스터(14b)는 도 1을 참조하여 전술한 유형의 반도체 산화물(22)을 포함한다. 이러한 반도체 산화물은 수평으로 연장되고, 구체적으로 베이스(18)의 수평 연장 상부 표면(17)과 동일한 방향(즉, 축(5)의 방향)을 따라서 연장된다.
반도체 산화물(22)은 절연성 재료(56)에 의해 지지된다. 이러한 절연성 재료는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 다를 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다.
반도체 산화물(22)은 제1 접촉부(58)와 제2 접촉부(60) 사이에서 연장된다. 제1 및 제2 접촉부(58, 60)는 예를 들어 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 규화물, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적절한 전기 전도성 조성물(들)을 포함할 수 있다.
절연성 재료(24)는 반도체 산화물(22) 위에 있고, 게이트 재료(30)는 절연성 재료(24) 위에 있다.
동작시에, 게이트 재료(30)를 따르는 전기장은 반도체 산화물(22)의 채널 영역 내에서 캐리어 흐름을 유도한다. 캐리어 흐름은 화살표(42)로 표시되고, 도시된 실시형태에서 베이스(18)의 수평 연장 상부 표면(17)에 실질적으로 평행하게 연장된다(즉, 축(5)을 따라서 연장된다).
도 5를 참조하면, 집적 조립체(10c)의 영역은 트랜지스터(14c)를 포함하는 것으로 도시된다. 트랜지스터(14c)는 도 1을 참조하여 전술한 유형의 반도체 산화물(22a)을 포함한다. 이러한 반도체 산화물은 수평으로 연장되고, 구체적으로 베이스(18)의 수평 연장 상부 표면(17)과 동일한 방향(즉, 축(5)의 방향)을 따라서 연장된다.
반도체 산화물(22a)은 절연성 재료(56)에 의해 지지되고, 제1 접촉부(58)와 제2 접촉부(60) 사이에서 연장된다.
절연성 재료(24)는 반도체 산화물(22a) 위 및 아래에 있고, 게이트 재료(30)는 절연성 재료(24) 위 및 아래에 있다. 따라서, 반도체 산화물(22a)은 도 5의 실시형태(즉, 조립체(10c))에서 재료(30)의 상부 및 하부 영역 사이에 수직으로 존재한다. 이러한 것은 게이트 재료(30)의 단일 영역(구체적으로 반도체 산화물 위의 게이트 재료(30)의 영역)만을 갖는 도 4의 실시형태(즉, 조립체(10b))와 대조적이다. 일부 실시형태에서, 조립체(10c)의 반도체 산화물(22a)은 도 4의 실시형태와 유사한 게이트 재료(30)의 단일 영역에만 인접할 수 있으며; 일부 실시형태에서, 도 4(조립체(10b))의 게이트 유전체 재료(게이트 산화물 재료)(22)는 도 5의 실시형태와 유사한 게이트 재료의 상부 및 하부 영역 사이에 제공될 수 있다.
여전히 도 5의 실시형태를 참조하면, 게이트 재료(30)를 따르는 전기장은 반도체 산화물(22a)의 채널 영역 내에서 캐리어 흐름을 유도한다. 캐리어 흐름은 화살표(42 및 44)로 표시되고, 도시된 실시형태에서 베이스(18)의 수평 연장 상부 표면(17)에 실질적으로 평행하게 연장된다(즉, 축(5)을 따라서 연장된다).
도 2를 참조하여 전술한 실시형태가 반도체 산화물 필라(20a)의 대략적인 중심을 따르는 단일의 수직 연장 결정 입계를 보여준다는 점에 유의한다. 일부 실시형태에서, 이러한 결정 입계는 반도체 산화물(22a) 내에서의 재결정화에 기인하고, 필라(20a)의 측벽 표면(23 및 25)으로부터 내부로 전파된다. 따라서, 도 2의 구조물과 유사할 수 있지만, 표면(23, 25)으로부터 안쪽으로 연장되는 결정 입계가 필라(20a)의 중심 아래로 연장되는 단일 결정 입자에 합쳐지지 않는 구조물이 형성될 수 있다. 대신에, 도 6에 도시된 바와 같이 필라(20a)를 따라서 수직으로 연장되는 한 쌍의 결정 입계가 있을 수 있다. 특히, 도 6은 도 2의 트랜지스터(14a)와 유사한 트랜지스터(14d)를 포함하는 집적 조립체(10d)를 도시한다. 그러나, 트랜지스터(14d)는 도 2에 도시된 단일 결정 입계(46a)를 포함하기 보다는, 필라(20a)를 따라서 수직으로 연장되는 2개의 결정 입계(46b 및 46c)를 포함한다. 개재 영역(50 및 52)은 각각 표면(23, 25)과 결정 입계(46b, 46c) 사이에 있다. 이러한 개재 영역은 트랜지스터의 채널 영역을 포함하고, 캐리어 흐름(화살표(42 및 44)로 표시됨)은 이러한 채널 영역을 따라서 수직으로 연장된다.
도 7 및 도 8은 트랜지스터(14d)의 대안적인 구성을 나타내도록 도 6의 라인 A-A를 따르는 한 쌍의 평면도를 도시한다. 도 6의 측면도가 도 7 및 도 8의 라인 B-B를 따르는 것에 유의한다.
도 7을 참조하면, 게이트 재료(30) 및 절연성 재료(24)는 반도체 산화물(22a)의 필라(20a)의 2개의 반대로 향한 측면을 따르고, 절연성 재료(62)는 필라(20a)의 다른 2개의 반대로 향한 측면을 따른다. 절연성 재료(62)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 다를 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어질 수 있다. 결정 입계 영역(46b 및 46c)은 반대로 향한 측벽 표면(23 및 25)에 평행하다.
도 8을 참조하면, 절연성 재료(24) 및 게이트 재료(30)는 게이트 올 어라운드(gate-all-around) 구성으로 필라(20a)를 완전히 둘러싼다. 결정 입계(46b, 46c)는 반도체 산화물(22a) 내에서의 연속 결정 입계 구조물의 일부이다. 도시된 실시형태에서, 결정 입계 구조물은 다각형(구체적으로, 실질적으로 정사각형)이고, 필라(20a) 주위로 연장되는 게이트 재료(30)의 구성에 부합한다. 복수의 결정 입계 또는 적어도 하나의 결정 입계가 있을 수 있고; 일부 실시형태에서 결정 입계는 기둥 형상(columnar)으로 고려될 수 있으며; 결정 입계는 전도성 재료(19)에 대응하는 하부 "기판"까지 아래로 완전히 연장되거나 연장되지 않을 수 있다는 것에 유의한다.
도 8a는 도 8의 조립체에 대한 대안적인 조립체의 평면도를 도시하고, 트랜지스터(14e)의 영역을 도시한다. 결정 입계(46)는 도 6 및 도 8의 경계(46b/46c)와 같이 수직으로 배향되고, 기둥 형상 입자 구조물(43)을 따른다. 일부 실시형태에서, 반도체 산화물(22a) 내에서 연장되는 복수의 수직 배향 결정 입계(46)가 있을 수 있고, 일부 실시형태에서 반도체 산화물(22a) 내에서 연장되는 적어도 하나의 수직 배향 결정 입계(46)가 있을 수 있다.
전술한 구조물은 임의의 적절한 방법으로 형성될 수 있다. 예시적인 방법은 도 9 내지 도 21을 참조하여 설명되고; 도 9 내지 도 14는 도 1의 트랜지스터(14)를 형성하기 위한 예시적인 방법을 예시하고, 도 15 내지 도 21은 도 2의 트랜지스터(14a)를 형성하기 위한 예시적인 방법을 도시한다. 베이스(18)는 도면을 단순화하기 위해 도 9 내지 도 21에 도시되지 않았다.
도 9를 참조하면, 도 1의 집적 조립체(10)의 제조는 구성 요소(16)의 전도성 재료(19)의 준비로 시작한다. 일부 실시형태에서, 전도성 재료(19)는 텅스텐 및 루테늄 중 하나 또는 둘 다를 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어지는 상부 표면을 가질 수 있다. 전도성 재료(19)의 나머지는 이러한 상부 표면과 동일한 조성물일 수 있거나, 이러한 상부 표면에 대해 상이한 조성물일 수 있다.
도 10을 참조하면 반도체 산화물(22)은 전도성 재료(19) 위에 증착되고; 도시된 실시형태에서 전도성 재료(19) 상에 직접 증착된다. 반도체 산화물(22)은 임의의 적절한 처리를 이용하여 임의의 적절한 조건으로 증착될 수 있다. 일부 실시형태에서, 증착은 원자 층 증착(ALD), 화학적 기상 증착(CVD) 및 물리적 기상 증착(PVD) 중 하나 이상을 이용할 수 있다. 예시적인 실시형태에서, 반도체 산화물(22)의 증착은 PVD를 이용할 수 있고, 약 20℃ 내지 약 500℃ 범위 내의 온도 및 약 1 밀리 토르(mTorr) 내지 약 9 mTorr의 범위 내의 압력을 갖는 챔버 내의 주변 환경을 이용하여 챔버 내에서 수행될 수 있다. 일부 실시형태에서, 주변의 온도는 약 80℃ 내지 약 150℃ 범위 내에 있을 수 있다.
도 10의 반도체 산화물(22)은 도 1을 참조하여 전술한 임의의 조성물을 포함할 수 있다. 일부 실시형태에서, 반도체 산화물은 인듐, 갈륨 및 아연을 포함할 수 있다. 이러한 실시형태에서, 반도체 산화물의 물리적 기상 증착은 원하는 농도의 인듐, 갈륨 및 아연을 달성하기 위해 다수의 타겟을 이용할 수 있거나; 또는 원하는 농도를 갖는 단일 타겟을 이용할 수 있다.
증착된 반도체 산화물(22)은 다결정이다(결정 입계는 점선(46)을 이용하여 개략적으로 도시된다).
도 10a는 도 10의 조립체(10)에 대한 대안적인 집적 조립체(10e)를 도시한다. 조립체(10e)는 도 8a의 수직 배향 결정 입계를 갖고, 기둥 형상 입자 구조물(43)을 갖는다. 입자(43) 아래에는 반도체 산화물(22)의 비정질 영역(70)이 있을 수 있다. 이러한 비정질 영역은 임의의 적절한 두께를 가질 수 있고; 예를 들어 약 50Å의 두께를 포함한다. 입자(43)는 도 10a의 화살표(73)와 관련하여 표시된 결정 성장의 방향을 따라서 성장하고; 반도체 산화물(22)의 증착 동안 및/또는 증착 후에 어닐링으로 성장할 수 있다. 영역(71)은 결정 핵 형성 영역(crystal nucleation region)에 대응할 수 있다. 일부 실시형태에서, 입자(43)는 성장 방향(73)을 따라서 두께가 증가함에 따라 쌍무적 성장(bilateral growth)의 결과인 것으로 고려될 수 있다.
도 11은 도 10의 공정 단계에 후속하는 공정 단계에서의 조립체(10)를 도시한다. 반도체 산화물(22)은 필라(20)에 대응하는 수직 연장 구조물로 패턴화된다. 이러한 구조물은 도 11의 단면을 따르는 반대로 향한 측벽 표면(23 및 25)을 갖는다. 일부 실시형태에서, 입자 구조물은 증착된 수직 기둥(예를 들어, 도 10a의 기둥 형상 입자와 유사한 기둥 형상 입자)을 포함할 수 있다.
도 12를 참조하면, 절연성 재료(24)는 필라(20)의 반대로 향한 측벽(23 및 25)을 따라서 필라 위에 형성된다. 절연성 재료(24)는 측벽 표면(23)을 따르는 제1 영역(26), 및 측벽 표면(25)을 따르는 제2 영역(28)을 포함한다.
절연성 재료(36)는 절연성 재료(24) 위에 형성되고; 게이트 재료(30)는 절연성 재료(36) 및 필라(20) 위에 형성된다. 게이트 재료(30)는 절연성 재료(24)의 제1 영역(26)을 따르는 제1 영역(32)을 포함하고, 절연성 재료(24)의 제2 영역(28)을 따르는 제2 영역(34)을 포함한다. 절연성 재료(36)는 일부 실시형태에서 생략될 수 있다.
도 13을 참조하면, 재료(24, 36 및 30)는 패턴화된다. 패턴화는 마스크 및 에칭의 임의의 적절한 조합을 포함할 수 있다. 이러한 패턴화는 필라(20)의 상부 표면(63) 위로부터 재료(30 및 24)를 제거한다. 도 13의 조립체(10)는 챔버 내에 제공될 수 있고, 상부 표면(63)이 원하는 주변 환경에 노출되는 동안 어닐링될 수 있다. 예를 들어, 일부 실시형태에서, 상부 표면(63)은 재료(24, 30 및 36)의 패턴화 동안 반도체 산화물(22)로부터 상실될 수 있는 산소를 보충하기 위해 산화 주변 환경(예를 들어, O2 및 O3 중 하나 또는 둘 다를 포함하는 주변 환경)에 노출될 수 있다. 어닐링은 임의의 적절한 기간(예를 들어, 약 30분을 초과하는 기간) 동안 임의의 적절한 온도(예를 들어, 적어도 약 400℃의 온도)에서 수행될 수 있다. 온도는 어닐링 동안 챔버 내의 주변 환경 온도일 수 있고, 챔버 내에서 조립체(10)를 보유하는 척 또는 다른 구조물의 온도일 수 있고, 및/또는 반도체 산화물(22)의 필라(20)의 온도일 수 있다. 어닐링은 반도체 산화물(22) 내의 화학 성분이 재분배되는 것을 가능하게 할 수 있어서, 반도체 산화물(22)의 조성이 어닐링 전의 조성보다 균일하게 되고, 입자 크기가 반도체 산화물(22) 내에서 조정되는 것을 가능하게 할 수 있다.
도 14를 참조하면, 전도성 접촉부(37)는 트랜지스터(14)의 제조를 완료하기 위해 필라(20)의 상부 표면(63) 위에 형성되고, 이러한 트랜지스터는 도 1을 참조하여 전술한 것과 동일하다. 전도성 접촉부(37)는 임의의 적절한 처리를 이용하여 형성되고 패턴화될 수 있다. 일부 실시형태에서, 전도성 재료(37)는 도 10의 공정 단계에서 재료(22) 위에 증착되고, 그런 다음 재료(22)와 함께 패턴화된다.
도 15를 참조하면, 도 2의 집적 조립체(10a)의 제조는 구성 요소(16)의 전도성 재료(19)의 준비로 시작한다. 일부 실시형태에서, 전도성 재료(19)는 텅스텐 및 루테늄 중 하나 또는 둘 다를 포함하거나, 본질적으로 이러한 것으로 이루어지거나, 또는 이러한 것으로 이루어지는 상부 표면을 가질 수 있다. 전도성 재료(19)의 나머지는 이러한 상부 표면과 동일한 조성물일 수 있거나, 이러한 상부 표면에 대해 상이한 조성물일 수 있다.
도 16을 참조하면, 반도체 산화물(22a)은 전도성 재료(19) 위에 증착되고; 도시된 실시형태에서 전도성 재료(19) 상에 직접 증착된다. 반도체 산화물(22a)은 임의의 적절한 처리를 이용하여 임의의 적절한 조건으로 증착될 수 있으며; 일부 실시형태에서 ALD, CVD 및 PVD 중 하나 이상을 이용할 수 있다. 예시적인 실시형태에서, 반도체 산화물(22a)의 증착은 PVD를 이용할 수 있고, 약 20℃ 내지 약 500℃ 범위 내의 온도 및 약 1 mTorr 내지 약 9 mTorr 범위 내의 압력을 갖는 챔버 내의 주변 환경을 이용하여 챔버 내에서 수행될 수 있다. 일부 실시형태에서, 주변 환경의 온도는 약 80℃ 내지 약 150℃ 범위 내에 있을 수 있다.
도 16의 반도체 산화물(22a)은 도 2를 참조하여 전술한 임의의 조성물을 포함할 수 있다. 일부 실시형태에서, 반도체 산화물은 인듐, 갈륨 및 아연을 포함할 수 있다. 이러한 실시형태에서, 반도체 산화물의 물리적 기상 증착은 원하는 농도의 인듐, 갈륨 및 아연을 달성하기 위해 다수의 타겟을 이용할 수 있거나; 또는 원하는 농도를 갖는 단일 타겟을 이용할 수 있다.
증착된 반도체 산화물(22a)은 결정일 수도 있고 아닐 수도 있으며; 일부 실시형태에서 다결정 및/또는 비정질일 수 있다. 결정 입계는 도 16의 처리 단계와 관련하여 도시되지 않는다.
도 17을 참조하면, 반도체 산화물(22a)은 필라(20a)에 대응하는 수직 연장 구조물로 패턴화된다. 이러한 구조물은 도 17의 단면을 따르는 반대로 향한 측벽 표면(23 및 25)을 갖는다.
도 18을 참조하면, 절연성 재료(24)는 필라(20a)의 반대로 향한 측벽(23 및 25)을 따라서 필라 위에 형성된다. 절연성 재료(24)는 측벽 표면(23)을 따르는 제1 영역(26), 및 측벽 표면(25)을 따르는 제2 영역(28)을 포함한다.
절연성 재료(36)는 절연성 재료(24) 위에 형성되고; 게이트 재료(30)는 절연성 재료(36) 및 필라(20a) 위에 형성된다. 게이트 재료(30)는 절연성 재료(24)의 제1 영역(26)을 따르는 제1 영역(32)을 포함하고, 절연성 재료(24)의 제2 영역(28)을 따르는 제2 영역(34)을 포함한다.
도 19를 참조하면, 재료(24, 36 및 30)가 패턴화된다. 패턴화는 마스크 및 에칭의 임의의 적절한 조합을 포함할 수 있다. 이러한 패턴화는 필라(20a)의 상부 표면(65) 위로부터 재료(30 및 24)를 제거한다. 도 19의 조립체(10a)는 챔버 내에 제공되고, 상부 표면(65)(즉, 상부 부분(65))이 원하는 주변 환경에 노출되는 동안 어닐링될 수 있다. 예를 들어, 일부 실시형태에서, 상부 표면(65)은 재료(24, 30 및 36)의 패턴화 동안 반도체 산화물(22)로부터 상실될 수 있었던 산소를 보충하기 위해 산화 주변 환경(예를 들어, O2 및 O3 중 하나 또는 둘 다를 포함하는 주변 환경)에 노출될 수 있다. 다른 실시형태에서, 상부 표면(65)은 환원 주변 환경(예를 들어, H2를 포함하는 주변 환경과 같은 환원제를 포함하는 주변 환경)에 노출될 수 있다. 또 다른 실시형태에서, 주변 환경은 반도체 산화물(22a)의 노출된 상부 부분과의 반응에 대해 불활성인 기체로 이루어질 수 있다(예를 들어, 주변 환경은 아르곤 및 N2 중 하나 또는 둘 다로 이루어질 수 있다).
어닐링은 임의의 적절한 기간(예를 들어, 약 30분을 초과하는 기간) 동안 임의의 적절한 온도(예를 들어, 적어도 약 400℃의 온도)에서 수행될 수 있다. 온도는 어닐링 동안 챔버 내의 주변 환경 온도일 수 있고, 챔버 내에서 조립체(10a)를 보유한 척 또는 다른 구조물의 온도일 수 있고, 및/또는 반도체 산화물(22a)의 필라(20a)의 온도일 수 있다. 일부 실시형태에서, 어닐링은 반도체 산화물의 온도가 약 30분 내지 약 1일의 범위 내의 기간, 예를 들어, 약 30분 내지 약 10시간의 기간 동안 약 400℃ 내지 약 600℃ 범위 내에서 유지되는 동안 수행될 수 있다,
어닐링은 도 20에 도시된 바와 같이 반도체 산화물(22a)을 통해 수직으로 연장되는 적어도 하나의 결정 입계(46a)(또는 "이음매(seam)")를 형성하기 위해 반도체 산화물(22a)을 결정화 및/또는 재결정화할 수 있다. 예시된 실시형태에서, 결정 입계(46a)는 상부 표면(65)으로부터 전도성 재료(19)까지 수직 연장 필라(20a)의 전체 길이를 가로지른다. 결정 입계는 개재 영역(50 및 52)에 의해 필라(20a)의 제1 및 제2 표면(23 및 25)으로부터 오프셋된다. 예시된 실시형태에서, 이러한 개재 영역은 수평 방향을 따라서 서로 거의 동일한 폭을 갖는다. 다른 실시형태에서, 개재 영역 중 하나는 다른 영역보다 더 넓을 수 있다.
가능한 메커니즘에 대한 간략한 설명을 제공하기 위해 본 명세서에서 설명된 실시형태 중 일부를 이해하는 것이 유용할 수 있다. 그러나, 다음의 청구범위는 만약 있다면 이러한 메커니즘이 이러한 청구범위 내에서 명시적으로 인용되는 경우를 제외하고는 임의의 특정 메커니즘으로 제한되지 않는다. 수직 연장 결정 입계(46)는 반도체 산화물(22a)의 재결정화에 기인할 수 있으며, 이러한 재결정화는 절연체(24)에 인접한 표면으로부터 필라(20a)의 중심을 향해 안쪽으로 전파된다. 결정 입계(46a)는 본 명세서에서 설명된 공정에 따라서 형성된 구조물의 단면에서 두드러지게 볼 수 있다. 보다 적은 다른 결정 입계가 존재할 수 있지만, 이러한 것은 결정 입계(46a)보다 훨씬 덜 우세하다. 일부 실시형태에서, 결정 입계(46a)는 다른 결정 입계가 존재하는 정도까지 결정 입계(46a)보다 훨씬 덜 우세한 것을 나타내기 위해 1차 결정 입계로서 지칭될 수 있다.
도 21을 참조하면, 전도성 접촉부(37)는 트랜지스터(14a)의 제조를 완료하기 위해 필라(20a)의 상부 표면(65) 위에 형성되고, 이러한 트랜지스터는 도 2를 참조하여 전술한 것과 동일하다. 전도성 접촉부(37)는 임의의 적절한 처리를 이용하여 형성되고 패턴화될 수 있다.
전술한 조립체 및 구조물은 집적 회로 내에서 이용될 수 있으며(용어 "집적 회로"는 반도체 기판에 의해 지지되는 전자 회로를 의미함); 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은, 예를 들어, 메모리 모듈, 디바이스 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션 특정 모듈에 사용될 수 있으며, 다층, 다중 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템 중 임의의 것일 수 있다.
달리 명시되지 않는 한, 본 명세서에 설명된 다양한 재료, 물질, 조성물 등은 예를 들어 원자 층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하는 현재 공지되었거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
용어 "유전성" 및 "절연성"은 전기 절연 특성을 갖는 재료를 설명하는데 이용될 수 있다. 이들 용어는 본 개시내용에서 동의어로 간주된다. 일부 예에서 용어 "유전성" 및 다른 예에서 용어 "절연성"(또는 "전기 절연성")의 이용은 다음의 청구범위 내에서 선행 근거를 단순화하기 위해 본 개시내용 내에서 언어 변형을 제공하는 것일 수 있으며, 임의의 중요한 화학적 또는 전기적 차이를 나타내도록 이용되지 않는다.
도면에서 다양한 실시형태의 특정 배향은 단지 예시 목적을 위한 것이며, 실시형태는 일부 적용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 상세한 설명 및 다음의 청구범위는 구조물이 도면의 특정 배향에 있는지 또는 이러한 배향에 대해 회전되는지의 여부에 관계없이 다양한 특징 사이에 기술된 관계를 갖는 임의의 구조와 관련된다.
첨부된 예시의 단면도는 단면의 평면 내에 있는 특징만을 도시하고, 도면을 단순화하기 위해 달리 표시되지 않는 한 단면의 평면 뒤에 있는 재료는 도시되지 않는다.
구조물이 다른 구조물 "상에", "에 인접하여" 또는 "에 접하여"로 언급될 때, 구조물은 다른 구조물 상에 직접 있을 수 있거나, 또는 개재 구조물이 존재할 수 있다. 대조적으로, 구조물이 다른 구조물 상에 "직접", "직접 인접하여" 또는 "직접 접하는" 것으로 언급될 때, 개재 구조물은 존재하지 않는다. 용어 "바로 아래", "바로 위에" 등은 직접적인 물리적 접촉은 나타내는 것이 아니라(달리 명시되지 않는 한), 직립 정렬을 나타낸다.
구조물(예를 들어, 층, 재료 등)은 구조물이 일반적으로 밑에 있는 베이스(예를 들어, 기판)로부터 위쪽으로 연장되는 것을 나타내기 위해 "수직으로 연장되는"으로서 지칭될 수 있다. 수직 연장 구조물은 베이스의 상부 표면에 대해 실질적으로 직각으로 연장될 수 있거나, 또는 그렇지 않을 수 있다.
일부 실시형태는 게이트 재료, 게이트 재료를 따르는 절연성 재료, 및 절연성 재료를 따르는(인접한) 반도체 산화물을 갖는 집적 조립체를 포함한다. 반도체 산화물은, 게이트 재료에 근접하고 적어도 절연성 재료에 의해 게이트 재료로부터 이격된 채널 영역을 갖는다. 채널 영역 내에서의 캐리어 흐름은 게이트 재료를 따르는 전기장에 응답하여 유도되고, 캐리어 흐름은 제1 방향을 따른다. 반도체 산화물은 다결정이고, 다결정 반도체 산화물의 개별 입자는 결정 입계에 의해 주변 한정된다(peripherally bounded). 결정 입계 중 적어도 하나는 제2 방향을 따라서 연장되는 부분을 갖고, 제2 방향은 캐리어 흐름의 제1 방향을 교차한다.
일부 실시형태는 게이트 재료, 게이트 재료를 따르는(인접한) 절연성 재료, 및 절연성 재료를 따르는 반도체 산화물을 갖는 집적 조립체를 포함한다. 반도체 산화물은, 게이트 재료에 근접하고 적어도 절연성 재료에 의해 게이트 재료로부터 이격된 채널 영역을 갖는다. 채널 영역 내에서의 캐리어 흐름은 게이트 재료를 따르는 전기장에 응답하여 유도되고, 캐리어 흐름은 제1 방향을 따른다. 반도체 산화물은, 제1 방향을 따라서 연장되고 반도체 산화물의 개재 부분에 의해 절연성 재료로부터 오프셋되는 적어도 하나의 결정 입계를 갖는다. 캐리어 흐름은 개재 영역 내에 있고, 상기 적어도 하나의 결정 입계에 실질적으로 평행하다.
일부 실시형태는 제1 전도성 접촉부와 제2 전도성 접촉부 사이에서 수직 방향을 따라서 연장되는 반도체 산화물을 갖는 집적 조립체를 포함한다. 반도체 산화물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는다. 절연성 재료의 제1 영역은 제1 측벽 표면을 따르고, 절연성 재료의 제2 영역은 제2 측벽 표면을 따른다. 게이트 재료의 제1 영역은 절연성 재료의 제1 영역을 따르고 절연성 재료의 적어도 제1 영역에 의해 제1 측벽 표면으로부터 이격되고, 게이트 재료의 제2 영역은 절연성 재료의 제2 영역을 따르고 절연성 재료의 제2 영역에 의해 제2 측벽 표면으로부터 이격된다. 게이트 재료의 제1 및 제2 영역을 따르는 전기장은 반도체 산화물 내에서 캐리어 흐름을 유도하고, 캐리어 흐름은 반도체 산화물의 수직 방향에 대응하는 제1 방향을 따른다. 반도체 산화물은 다결정이다. 다결정 반도체 산화물의 개별 입자는 결정 입계에 의해 주변 한정된다. 결정 입계 중 적어도 하나는 제2 방향을 따라서 연장되는 부분을 갖고, 제2 방향은 캐리어 흐름의 제1 방향을 교차한다.
일부 실시형태는 제1 전도성 접촉부와 제2 전도성 접촉부 사이에서 수직 방향을 따라서 연장되는 반도체 산화물을 갖는 집적 조립체를 포함한다. 반도체 산화물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는다. 절연성 재료의 제1 영역은 제1 측벽 표면을 따르고, 절연성 재료의 제2 영역은 제2 측벽 표면을 따른다. 게이트 재료의 제1 영역은 절연성 재료의 제1 영역을 따르고 절연성 재료의 적어도 제1 영역에 의해 제1 측벽 표면으로부터 이격되고, 게이트 재료의 제2 영역은 절연성 재료의 제2 영역을 따르고 절연성 재료의 제2 영역에 의해 제2 측벽 표면으로부터 이격된다. 결정 입계는 반도체 산화물 내에 있으며 수직 방향을 따라서 연장된다. 결정 입계는 제1 접촉부로부터 제2 접촉부까지 반도체 산화물의 전체 길이를 가로지른다. 결정 입계는 반도체 산화물의 제1 개재 부분에 의해 절연성 재료의 제1 영역으로부터 오프셋되고, 반도체 산화물의 제2 개재 부분에 의해 절연성 재료의 제2 영역으로부터 오프셋된다. 반도체 산화물 내에서의 캐리어 흐름은 게이트 재료의 제1 및 제2 영역을 따르는 전기장에 응답하여 유도되고, 캐리어 흐름은 반도체 산화물의 수직 방향을 따른다. 반도체 산화물 내에서의 캐리어 흐름은 개재 영역 내에 있고 결정 입계에 실질적으로 평행하다.
일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다. 반도체 산화물은 전도성 재료 위에 증착된다. 반도체 산화물은 인듐, 갈륨 및 아연을 포함한다. 증착은 물리적 기상 증착이며, 약 20℃ 내지 약 500℃ 범위의 온도 및 약 1 mTorr 내지 약 9 mTorr 범위의 압력을 갖는 챔버 내의 주변 환경을 이용하여 챔버 내에서 수행된다. 증착된 반도체 산화물은 다결정이다. 증착된 반도체 산화물은 수직 연장 구조물로 패턴화된다. 수직 연장 구조물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는다. 절연성 재료는 제1 및 제2 반대로 향한 측벽 표면을 따라서 형성된다. 절연성 재료의 제1 영역은 제1 측벽 표면을 따르고, 절연성 재료의 제2 영역은 제2 측벽 표면을 따른다. 게이트 재료는 절연성 재료를 따라서 형성된다. 게이트 재료의 제1 영역은 절연성 재료의 제1 영역을 따르고, 게이트 재료의 제2 영역은 절연성 재료의 제2 영역을 따른다. 반도체 산화물, 절연성 재료의 제1 및 제2 영역, 및 게이트 재료의 제1 및 제2 영역은 함께 트랜지스터를 형성한다. 트랜지스터는 게이트 재료의 제1 및 제2 영역을 따르는 전기장이 반도체 산화물 내에서 캐리어 흐름을 유도하도록 구성되고, 캐리어 흐름은 반도체 산화물의 수직 방향에 대응하는 제1 방향을 따른다. 다결정 반도체 산화물의 개별 입자는 결정 입계에 의해 주변 한정된다. 결정 입계 중 적어도 하나는 제2 방향을 따라서 연장되는 부분을 갖고, 제2 방향은 캐리어 흐름의 제1 방향을 교차한다.
일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다. 반도체 산화물은 지지 재료 위에 증착된다. 반도체 산화물은 인듐, 갈륨 및 아연을 포함한다. 증착된 반도체 산화물은 수직 연장 구조물로 패턴화된다. 수직 연장 구조물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는다. 절연성 재료는 제1 및 제2 반대로 향한 측벽 표면을 따라서 형성된다. 절연성 재료의 제1 영역은 제1 측벽 표면을 따르고, 절연성 재료의 제2 영역은 제2 측벽 표면을 따른다. 게이트 재료는 절연성 재료를 따라서 형성된다. 게이트 재료의 제1 영역은 절연성 재료의 제1 영역을 따르고, 게이트 재료의 제2 영역은 절연성 재료의 제2 영역을 따른다. 절연성 재료가 형성된 후, 반도체 산화물은 적어도 약 30분 내지 약 1일 이하의 기간 동안 약 400℃ 내지 약 600℃ 범위 내에서 반도체 산화물의 온도를 유지하는 조건 하에서 어닐링된다. 어닐링 후, 결정 입계는 반도체 산화물 내에 있고 수직 방향을 따라서 연장된다. 결정 입계는 반도체 산화물의 상부 표면으로부터 반도체 산화물의 하부 표면까지 반도체 산화물의 전체 길이를 가로지른다. 결정 입계는 반도체 산화물의 제1 개재 부분에 의해 절연성 재료의 제1 영역으로부터 오프셋되고, 반도체 산화물의 제2 개재 부분에 의해 절연성 재료의 제2 영역으로부터 오프셋된다. 반도체 산화물, 절연성 재료의 제1 및 제2 영역, 및 게이트 재료의 제1 및 제2 영역은 함께 트랜지스터를 형성한다. 트랜지스터는 게이트 재료의 제1 및 제2 영역을 따르는 전기장이 반도체 산화물 내에서 캐리어 흐름을 유도하도록 구성되고, 캐리어 흐름은 반도체 산화물의 수직 방향에 대응하는 제1 방향을 따른다. 반도체 산화물 내에서의 캐리어 흐름은 제1 및 제2 개재 영역 내에 있고 결정 입계에 실질적으로 평행하다.
법령에 따라, 본 명세서에서 개시된 요지는 구조적 및 방법론적 특징에 대해 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에서 개시된 수단은 예시적인 실시형태를 포함하기 때문에, 청구범위는 도시되고 설명된 특정 특징으로 제한되지 않는다는 것이 이해되어야 한다. 그러므로, 청구범위는 문자 그대로 표현된 대로 전체 범위를 제공해야 하고 등가 교리에 따라 적절하게 해석되어야 한다.

Claims (54)

  1. 집적 조립체로서,
    게이트 재료;
    상기 게이트 재료에 인접한 절연성 재료; 및
    상기 절연성 재료에 인접한 반도체 산화물을 포함하되; 상기 반도체 산화물은, 상기 게이트 재료에 근접하고 적어도 상기 절연성 재료에 의해 상기 게이트 재료로부터 이격된 채널 영역을 갖고; 캐리어 흐름이 상기 게이트 재료를 따르는 전기장에 응답하여 제1 방향을 따라서 유도되고; 상기 반도체 산화물은 다결정이고; 다결정 반도체 산화물의 개별 입자는 결정 입계에 의해 주변 한정되고(peripherally bounded); 상기 결정 입계 중 적어도 하나는 제2 방향을 따라서 연장되는 부분을 갖고, 상기 제2 방향은 상기 캐리어 흐름의 제1 방향을 교차하는, 집적 조립체.
  2. 제1항에 있어서, 상기 개별 입자는 입방 결정도가 우세한, 집적 조립체.
  3. 제1항에 있어서, 상기 반도체 산화물은 주로 입방 결정도를 갖는, 집적 조립체.
  4. 제1항에 있어서, 상기 게이트 재료, 상기 절연성 재료 및 상기 반도체 산화물은 수평 연장 상부 표면을 갖는 반도체 베이스에 의해 지지되고, 상기 캐리어 흐름은 상기 수평 연장 상부 표면에 대해 실질적으로 평행하게 연장되는, 집적 조립체.
  5. 제1항에 있어서, 상기 게이트 재료, 상기 절연성 재료 및 상기 반도체 산화물은 수평 연장 상부 표면을 갖는 반도체 베이스에 의해 지지되고, 상기 캐리어 흐름은 상기 수평 연장 표면에 대해 실질적으로 직각으로 연장되는, 집적 조립체.
  6. 제1항에 있어서, 상기 반도체 산화물은 인듐, 아연, 주석 및 갈륨 중 하나 이상을 포함하는, 집적 조립체.
  7. 제1항에 있어서, 상기 반도체 산화물은 인듐, 아연 및 갈륨을 포함하는, 집적 조립체.
  8. 제7항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 14 내지 약 24의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 37 내지 약 47의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 35 내지 약 45의 범위 내에 있는, 집적 조립체.
  9. 제7항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 16 내지 약 22의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 39 내지 약 45의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 37 내지 약 43의 범위 내에 있는, 집적 조립체.
  10. 제7항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 19이고;
    상기 갈륨의 금속 원자 백분율은 약 42이고; 그리고
    상기 아연의 금속 원자 백분율은 약 40인, 집적 조립체.
  11. 제1항에 있어서, 상기 절연성 재료는 고-k 재료(high-k material)인, 집적 조립체.
  12. 제1항에 있어서, 상기 절연성 재료는 금속 산화물인, 집적 조립체.
  13. 제1항에 있어서, 상기 절연성 재료는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 및 티타늄 산화물 중 하나 이상을 포함하는, 집적 조립체.
  14. 집적 조립체로서,
    게이트 재료;
    상기 게이트 재료에 인접한 절연성 재료; 및
    상기 절연성 재료에 인접한 반도체 산화물을 포함하되; 상기 반도체 산화물은, 상기 게이트 재료에 근접하고 적어도 상기 절연성 재료에 의해 상기 게이트 재료로부터 이격된 채널 영역을 갖고; 캐리어 흐름이 상기 게이트 재료를 따르는 전기장에 응답하여 유도되고; 상기 반도체 산화물은, 제1 방향을 따라서 연장되고 상기 반도체 산화물의 개재 부분에 의해 상기 절연성 재료로부터 오프셋되는 적어도 하나의 결정 입계를 갖고; 상기 캐리어 흐름은 상기 개재 영역 내에 있고, 상기 적어도 하나의 결정 입계에 실질적으로 평행한, 집적 조립체.
  15. 제14항에 있어서, 상기 반도체 산화물의 개별 입자는 입방 결정도가 우세한, 집적 조립체.
  16. 제14항에 있어서, 상기 반도체 산화물은 주로 입방 결정도를 갖는, 집적 조립체.
  17. 제14항에 있어서, 상기 게이트 재료, 상기 절연성 재료 및 상기 반도체 산화물은 수평 연장 상부 표면을 갖는 반도체 베이스에 의해 지지되고, 상기 캐리어 흐름은 상기 수평 연장 상부 표면에 대해 실질적으로 평행하게 연장되는, 집적 조립체.
  18. 제14항에 있어서, 상기 게이트 재료, 상기 절연성 재료 및 상기 반도체 산화물은 수평 연장 상부 표면을 갖는 반도체 베이스에 의해 지지되고, 상기 캐리어 흐름은 상기 수평 연장 표면에 대해 실질적으로 직각으로 연장되는, 집적 조립체.
  19. 제14항에 있어서, 상기 반도체 산화물은 인듐, 아연, 주석 및 갈륨 중 하나 이상을 포함하는, 집적 조립체.
  20. 제14항에 있어서, 상기 반도체 산화물은 인듐, 아연 및 갈륨을 포함하는, 집적 조립체.
  21. 제20항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 16 내지 약 26의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 45 내지 약 55의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 24 내지 약 34의 범위 내에 있는, 집적 조립체.
  22. 제20항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 18 내지 약 24의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 47 내지 약 53의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 26 내지 약 32의 범위 내에 있는, 집적 조립체.
  23. 제20항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 21이고;
    상기 갈륨의 금속 원자 백분율은 약 50이고; 그리고
    상기 아연의 금속 원자 백분율은 약 29인, 집적 조립체.
  24. 집적 조립체로서,
    제1 전도성 접촉부와 제2 전도성 접촉부 사이에서 수직 방향을 따라서 연장되는 반도체 산화물로서, 상기 반도체 산화물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는, 상기 반도체 산화물;
    상기 제1 측벽 표면에 인접한 절연성 재료의 제1 영역, 및 상기 제2 측벽 표면에 인접한 상기 절연성 재료의 제2 영역; 및
    상기 절연성 재료의 제1 영역에 인접하고 상기 절연성 재료의 적어도 제1 영역에 의해 상기 제1 측벽 표면으로부터 이격되는 게이트 재료의 제1 영역, 및 상기 절연성 재료의 제2 영역에 인접하고 상기 절연성 재료의 적어도 제2 영역에 의해 제2 측벽 표면으로부터 이격되는 게이트 재료의 제2 영역을 포함하고; 그리고
    상기 반도체 산화물 내에서의 캐리어 흐름은 상기 게이트 재료의 제1 및 제2 영역을 따르는 전기장에 응답하여 유도되고, 상기 캐리어 흐름은 상기 반도체 산화물의 수직 방향에 대응하는 제1 방향을 따르며; 상기 반도체 산화물은 다결정이며; 다결정 반도체 산화물의 개별 입자는 결정 입계에 의해 주변 한정되고; 상기 결정 입계 중 적어도 하나는 제2 방향을 따라서 연장되는 부분을 갖고, 상기 제2 방향은 상기 캐리어 흐름의 제1 방향을 교차하는, 집적 조립체.
  25. 제24항에 있어서, 상기 개별 입자는 입방 결정도가 우세한, 집적 조립체.
  26. 제24항에 있어서, 상기 반도체 산화물은 주로 입방 결정도를 갖는, 집적 조립체.
  27. 제24항에 있어서, 상기 반도체 산화물은 인듐, 아연 및 갈륨을 포함하는, 집적 조립체.
  28. 제27항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 16 내지 약 22의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 39 내지 약 45의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 37 내지 약 43의 범위 내에 있는, 집적 조립체.
  29. 제27항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 19이고;
    상기 갈륨의 금속 원자 백분율은 약 42이고; 그리고
    상기 아연의 금속 원자 백분율은 약 40인, 집적 조립체.
  30. 제24항에 있어서, 상기 제1 및 제2 전도성 접촉부 중 하나에 결합되는 디지트 라인을 포함하고, 상기 제1 및 제2 전도성 접촉부 중 다른 하나에 결합되는 전하 저장 디바이스를 포함하는, 집적 조립체.
  31. 제30항에 있어서,
    상기 반도체 산화물, 상기 절연성 재료의 제1 및 제2 영역, 및 상기 게이트 재료의 제1 및 제2 영역은 함께 액세스 디바이스를 형성하고;
    상기 액세스 디바이스와 상기 전하 저장 디바이스는 함께 메모리 디바이스를 형성하고; 그리고
    상기 메모리 디바이스는 메모리 어레이 내의 실질적으로 동일한 수많은 메모리 디바이스 중 하나인, 집적 조립체.
  32. 집적 조립체로서,
    제1 전도성 접촉부와 제2 전도성 접촉부 사이에서 수직 방향을 따라서 연장되는 반도체 산화물로서; 상기 반도체 산화물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는, 상기 반도체 산화물;
    상기 제1 측벽 표면에 인접한 절연성 재료의 제1 영역, 및 상기 제2 측벽 표면에 인접한 상기 절연성 재료의 제2 영역;
    상기 절연성 재료의 제1 영역에 인접하고 상기 절연성 재료의 적어도 제1 영역에 의해 상기 제1 측벽 표면으로부터 이격되는 게이트 재료의 제1 영역, 및 상기 절연성 재료의 제2 영역에 인접하고 상기 절연성 재료의 적어도 제2 영역에 의해 상기 제2 측벽 표면으로부터 이격되는 상기 게이트 재료의 제2 영역;
    상기 반도체 산화물 내에 있고 수직 방향을 따라서 연장되는 결정 입계를 포함하고, 상기 결정 입계는 제1 접촉부로부터 제2 접촉부까지 상기 반도체 산화물의 전체 길이를 가로지르며; 상기 결정 입계는 상기 반도체 산화물의 제1 개재 부분에 의해 상기 절연성 재료의 제1 영역으로부터 오프셋되고, 상기 반도체 산화물의 제2 개재 부분에 의해 상기 절연성 재료의 제2 영역으로부터 오프셋되고; 그리고
    상기 반도체 산화물 내에서의 캐리어 흐름은 상기 게이트 재료의 제1 및 제2 영역을 따르는 전기장에 응답하여 유도되고, 상기 캐리어 흐름은 상기 반도체 산화물의 수직 방향을 따르며; 상기 반도체 산화물 내에서의 상기 캐리어 흐름은 상기 개재 영역들 내에 있고, 상기 결정 입계에 실질적으로 평행한, 집적 조립체.
  33. 제32항에 있어서, 상기 반도체 산화물의 상기 개별 입자는 입방 결정도가 우세한, 집적 조립체.
  34. 제32항에 있어서, 상기 반도체 산화물은 주로 입방 결정도를 갖는, 집적 조립체.
  35. 제32항에 있어서, 상기 제1 및 제2 전도성 접촉부 중 하나에 결합되는 디지트 라인을 포함하고, 상기 제1 및 제2 전도성 접촉부 중 다른 하나에 결합되는 전하 저장 디바이스를 포함하는, 집적 조립체.
  36. 제35항에 있어서,
    상기 반도체 산화물, 상기 절연성 재료의 제1 및 제2 영역, 및 상기 게이트 재료의 제1 및 제2 영역은 함께 액세스 디바이스를 형성하고;
    상기 액세스 디바이스와 상기 전하 저장 디바이스는 함께 메모리 디바이스를 형성하고; 그리고
    상기 메모리 디바이스는 메모리 어레이 내의 실질적으로 동일한 수많은 메모리 디바이스 중 하나인, 집적 조립체.
  37. 제32항에 있어서, 상기 반도체 산화물은 인듐, 아연 및 갈륨 중 하나 이상을 포함하는, 집적 조립체.
  38. 제37항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 18 내지 약 24의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 47 내지 약 53의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 26 내지 약 32의 범위 내에 있는, 집적 조립체.
  39. 제37항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 21이고;
    상기 갈륨의 금속 원자 백분율은 약 50이고; 그리고
    상기 아연의 금속 원자 백분율은 약 29인, 집적 조립체.
  40. 집적 조립체를 형성하는 방법으로서,
    전도성 재료 위에 반도체 산화물을 증착시키는 단계로서; 상기 반도체 산화물은 인듐, 갈륨 및 아연을 포함하고; 상기 증착은 물리적 기상 증착이며, 약 20℃ 내지 약 500℃ 범위의 온도 및 약 1 mTorr 내지 약 9 mTorr 범위의 압력을 갖는 챔버 내의 주변 환경을 이용하여 상기 챔버 내에서 수행되고, 상기 증착된 반도체 산화물은 다결정인, 상기 반도체 산화물을 증착시키는 단계;
    상기 증착된 반도체 산화물을 수직 연장 구조물로 패턴화하는 단계로서, 상기 수직 연장 구조물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는, 상기 패턴화 단계;
    상기 제1 및 제2 반대로 향한 측벽 표면을 따라서 절연성 재료를 형성하는 단계로서; 상기 절연성 재료의 제1 영역은 상기 제1 측벽 표면을 따르고, 상기 절연성 재료의 제2 영역은 상기 제2 측벽 표면을 따르는, 상기 절연성 재료를 형성하는 단계;
    상기 절연성 재료를 따라서 게이트 재료를 형성하는 단계로서; 상기 게이트 재료의 제1 영역은 상기 절연성 재료의 제1 영역을 따르고, 상기 게이트 재료의 제2 영역은 상기 절연성 재료의 제2 영역을 따르는, 상기 게이트 재료를 형성하는 단계를 포함하고; 그리고
    상기 반도체 산화물, 상기 절연성 재료의 제1 및 제2 영역, 및 상기 게이트 재료의 제1 및 제2 영역은 함께 트랜지스터를 형성하고; 상기 트랜지스터는 상기 게이트 재료의 제1 및 제2 영역을 따르는 전기장이 상기 반도체 산화물 내에서 캐리어 흐름을 유도하도록 구성되고, 상기 캐리어 흐름은 상기 반도체 산화물의 수직 방향에 대응하는 제1 방향을 따르며; 다결정 반도체 산화물의 개별 입자는 결정 입계에 의해 주변 한정되고; 상기 결정 입계 중 적어도 하나는 제2 방향을 따라서 연장되는 부분을 갖고, 상기 제2 방향은 상기 캐리어 흐름의 제1 방향을 교차하는, 방법.
  41. 제40항에 있어서, 상기 반도체 산화물은 상기 전도성 재료 상에 직접 증착되는, 방법.
  42. 제41항에 있어서, 상기 전도성 재료는 루테늄 및 텅스텐 중 하나 또는 둘 다를 포함하는, 방법.
  43. 제40항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 14 내지 약 24의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 37 내지 약 47의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 35 내지 약 45의 범위 내에 있는, 방법.
  44. 제40항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 16 내지 약 22의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 39 내지 약 45의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 37 내지 약 43의 범위 내에 있는, 방법.
  45. 제40항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 19이고;
    상기 갈륨의 금속 원자 백분율은 약 42이고; 그리고
    상기 아연의 금속 원자 백분율은 약 40인, 방법.
  46. 집적 조립체를 형성하는 방법으로서,
    지지 재료 위에 반도체 산화물을 증착시키는 단계로서; 상기 반도체 산화물은 인듐, 갈륨 및 아연을 포함하는, 상기 반도체 산화물을 증착시키는 단계;
    상기 증착된 반도체 산화물을 수직 연장 구조물로 패턴화하는 단계로서; 상기 수직 연장 구조물은 단면을 따르는 제1 및 제2 반대로 향한 측벽 표면을 갖는, 상기 패턴화 단계;
    상기 제1 및 제2 반대로 향한 측벽 표면을 따라서 절연성 재료를 형성하는 단계로서; 상기 절연성 재료의 제1 영역은 상기 제1 측벽 표면을 따르고, 상기 절연성 재료의 제2 영역은 상기 제2 측벽 표면을 따르는, 상기 절연성 재료를 형성하는 단계;
    상기 절연성 재료를 따라서 게이트 재료를 형성하는 단계로서; 상기 게이트 재료의 제1 영역은 상기 절연성 재료의 제1 영역을 따르고, 상기 게이트 재료의 제2 영역은 상기 절연성 재료의 제2 영역을 따르는, 상기 게이트 재료를 형성하는 단계; 및
    상기 절연성 재료를 형성한 후, 적어도 약 30분 내지 약 1일 이하의 기간 동안 약 400℃ 내지 약 600℃ 범위 내에서 상기 반도체 산화물의 온도를 유지하는 조건 하에서 상기 반도체 산화물을 어닐링하는 단계를 포함하되, 상기 어닐링하는 단계 후, 결정 입계는 수직 방향을 따라서 연장되는 상기 반도체 산화물 내에 있으며; 결정 입계는 상기 반도체 산화물의 상부 표면으로부터 상기 반도체 산화물의 하부 표면까지 상기 반도체 산화물의 전체 길이를 가로지르며; 상기 결정 입계는 상기 반도체 산화물의 제1 개재 부분에 의해 상기 절연성 재료의 제1 영역으로부터 오프셋되고, 상기 반도체 산화물의 제2 개재 부분에 의해 상기 절연성 재료의 제2 영역으로부터 오프셋되고; 그리고
    상기 반도체 산화물, 상기 절연성 재료의 제1 및 제2 영역, 및 상기 게이트 재료의 제1 및 제2 영역은 함께 트랜지스터를 형성하고; 상기 트랜지스터는 상기 게이트 재료의 제1 및 제2 영역을 따르는 전기장이 상기 반도체 산화물 내에서 캐리어 흐름을 유도하도록 구성되고, 상기 캐리어 흐름은 상기 반도체 산화물의 수직 방향에 대응하는 제1 방향을 따르며; 상기 반도체 산화물 내에서의 상기 캐리어 흐름은 상기 제1 및 제2 개재 영역 내에 있고 상기 결정 입계에 실질적으로 평행한, 방법.
  47. 제46항에 있어서, 상기 증착시키는 단계는 물리적 기상 증착, 화학적 기상 증착, 및 원자 층 증착 중 하나 이상을 포함하는, 방법.
  48. 제46항에 있어서, 상기 어닐링하는 단계는 상기 게이트 재료가 형성된 후, 상기 반도체 산화물의 상부 부분이 상기 챔버 내부의 주위 환경에 노출되는 동안 상기 챔버 내에서 수행되는, 방법.
  49. 제48항에 있어서, 상기 주변 환경은 상기 반도체 산화물의 노출된 상부 부분과의 반응에 대해 불활성인 기체로 이루어지는, 방법.
  50. 제48항에 있어서, 상기 주변 환경은 환원제를 포함하는, 방법.
  51. 제48항에 있어서, 상기 주변 환경은 산화제를 포함하는, 방법.
  52. 제46항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 16 내지 약 26의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 45 내지 약 55의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 24 내지 약 34의 범위 내에 있는, 방법.
  53. 제46항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 18 내지 약 24의 범위 내에 있고;
    상기 갈륨의 금속 원자 백분율은 약 47 내지 약 53의 범위 내에 있고; 그리고
    상기 아연의 금속 원자 백분율은 약 26 내지 약 32의 범위 내에 있는, 방법.
  54. 제46항에 있어서, 상기 인듐, 아연 및 갈륨은 각각 금속 원자 백분율로 상기 반도체 산화물에 존재하되,
    상기 인듐의 금속 원자 백분율은 약 21이고;
    상기 갈륨의 금속 원자 백분율은 약 50이고; 그리고
    상기 아연의 금속 원자 백분율은 약 29인, 방법.
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