JP2004318850A

JP2004318850A - 制限なしにデータ値セットに対するハードウエアコンポーネントアクセスを行うための方法、システム、および同期回路

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Publication number: JP2004318850A
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Inventors: E Letter Eric; エリック・イー・レター; John M Sutton; ジョン・エム・サットン
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Filing date: 2004-03-25
Publication date: 2004-11-11
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Abstract

【課題】制限なしでデータ値セットに対するハードウエアコンポーネントアクセスを行うための方法、システム、および同期回路を提供すること。
【解決手段】本発明は、セットトップボックス等のデバイス内でハードウエアベースの同期を与え、第１の周波数で動作するＤＣＲレジスタセットと第２の周波数で動作するクロックレジスタセットとの間でデータ値セットを伝達可能とする。具体的には、ＤＣＲレジスタセットからクロックレジスタセットに初期データ値セットを伝達するため、制御信号を伸張し、次いで、第２の周波数を有するクロック信号と同期をとる。クロックレジスタセットからＤＣＲレジスタセットに現在のデータ値セットを伝達するため、制御信号は、第１の周波数を有するクロック信号と同期をとる。現在のデータ値セットを第１のレジスタセットに伝達することによって、ハードウエアコンポーネント（例えばＣＰＵ）は、制限なしで現在のデータ値セットにアクセスすることができる。
【選択図】図１

Description

本発明は、一般に、制限なしに一組のデータ値（以下、データ値セット）に対するハードウエアコンポーネントアクセスを行うための方法、システム、および同期回路に関する。具体的には、本発明は、セットトップボックス内でハードウエアベースの同期を与え、第１の周波数で動作する一組のクロックレジスタ（以下、クロックレジスタセット）と第２の周波数で動作する一組のＤＣＲレジスタ（以下、ＤＣＲレジスタセット）との間でデータ値を伝達可能とする。

セットトップボックスは、多くの家庭においてますます一般的になっている。具体的には、セットトップボックスは、一般に、ケーブルテレビ信号や衛星テレビ信号を受信するために用いられる。セットトップボックスがますます普及するにつれて、それらによって提供される機能性は向上する。例えば、今日のセットトップボックスの多くは、日付および時間情報を表示するだけでなく、ボタンが押圧されると、視聴スケジュール、従量料金制の選択肢等をユーザに提供する。多くの場合、セットトップボックスは、２つ以上の周波数で動作する回路を含むように設計されている。例えば、セットトップボックスは、ある周波数で動作するリアルタイムクロック回路およびクロックレジスタセットと、別の周波数で動作するデバイス制御レジストリ（ＤＣＲ）インタフェースとを含むことができる。これは、クロックレジスタセットに格納されたデータ値に対するアクセスがハードウエアコンポーネント（例えばＣＰＵ）によって要求される場合、問題となり得る。具体的に述べると、リアルタイムクロックは、一般に毎秒１度更新される。更新時間中、クロックレジスタは、ハードウエアコンポーネントからアクセスすることができない。このため、クロックレジスタセットからデータ値を読み取る機会をハードウエアコンポーネントに与える何らかの種類の制限が必要である。一般に、これらの制限は、セットトップボックス内でソフトウエアベースの同期を必要とする。例えば、ある一般的な制限の形態は、クロックレジスタに対する書き込みを阻止して、ハードウエアコンポーネントが、その内部に格納されたデータ値を読み取れるようにする「割り込み」である。しかしながら、割り込み等の制限は、貴重なＣＰＵ時間を無駄にする。上述のように、セットトップボックスは多くの機能を実行することができる。割り込みを待ってＣＰＵ時間を無駄にすることは、他の機能の有効性を損ねるだけであろう。別の種類の制限では、クロック論理が「ステータスビット」をサンプリングして、いつクロックレジスタに書き込み可能であるかを判定する必要がある。かかるサンプリングは、セットトップボックスの効率を低くしてしまう。

前述のことに鑑み、制限なしでデータ値セットに対するハードウエアコンポーネントアクセスを行うための方法、システム、および同期回路に対する要望がある。この点で、セットトップボックス等のデバイス内でハードウエアベースの同期をとって、ある周波数で動作するクロックレジスタセットと別の周波数で動作するＤＣＲレジスタセットとの間でデータ値を伝達可能とすることに対する要望がある。更に、ＤＣＲレジスタセットにアクセスすることによって、ＣＰＵ等のハードウエアコンポーネントをクロックレジスタセット内のデータ値にアクセス可能とすることに対する要望がある。

一般に、本発明は、制限なしでデータ値セットに対するハードウエアコンポーネントアクセスを行うための方法、システム、および同期回路を提供する。具体的には、本発明は、セットトップボックス（ＳＴＢ）内でハードウエアベースの同期を提供して、第１の周波数で動作するＤＣＲレジスタセットと第２の周波数で動作するクロックレジスタセットとの間でデータ値を伝達可能とする。本発明のもとで、ＳＴＢを初期化するときに、制御信号が活性化され、それにより初期データ値をＤＣＲレジスタセットに書き込むことができる。いったん書き込みが行われると、制御信号は伸張され、同期回路（ハードウエア）によって、第２の周波数を有するクロック信号と同期がとられる。その後、ＤＣＲレジスタセットからクロックレジスタに初期データ値を伝達する（例えば書き込む）。時間の経過とともに、ＳＴＢ内のリアルタイムクロック回路によって、クロックレジスタセットにおいて初期データ値を更新する。更新が行われると、現在のデータ値セットをディスプレイ（例えばＳＴＢのＬＥＤディスプレイ）に表示し、ＤＣＲレジスタセットに伝達する（例えば書き込む）ことができる。具体的には、同期回路が、制御信号を、第１の周波数を有するクロック信号に同期させるので、現在のデータ値セットをＤＣＲレジスタセットに伝達することができる。そして、ハードウエアコンポーネント（例えばＣＰＵ）は、ＤＣＲレジスタセットにアクセスすることによって、現在のデータ値セットを読むことができる。このため、ハードウエアコンポーネントは、クロックレジスタに対して直接アクセスすること無く、更に制限（例えば割り込み、サンプリング等）も無しに、現在のデータ値セットにアクセスすることができる。

本発明の第１の態様によれば、ハードウエアに基づく同期を用いてレジスタセット内のデータ値セットにアクセスするための方法が提供される。この方法は、（１）制御信号を供給して初期データ値セットを第１の周波数で動作する第１のレジスタセットに書き込むステップと、（２）制御信号を同期回路によって処理して初期データ値セットを第２の周波数で動作する第２のレジスタセットに伝達するステップと、（３）制御信号を同期回路によって処理して第２のレジスタセットから第１のレジスタセットに現在のデータ値セットを伝達するステップと、
を含む。

本発明の第２の態様によれば、レジスタセット内のデータ値セットに対するハードウエアコンポーネントアクセスを行うためのシステムが提供される。このシステムは、（１）第１の周波数で動作する第１のレジスタセットと、（２）第２の周波数で動作する第２のレジスタセットと、（３）制御信号を処理して第１のレジスタセットと第２のレジスタセットとの間でデータ値セットを伝達するために、制御信号を伸張し、制御信号を第２の周波数を有するクロック信号に同期させ、制御信号を第１の周波数を有するクロック信号に同期させる、同期回路と、を含む。

本発明の第３の態様によれば、制御信号を処理してレジスタセット内のデータ値セットに対するハードウエアコンポーネントアクセスを行うための同期回路が提供される。この同期回路は、（１）制御信号を伸張する第１の周波数で動作する第１の論理セットと、（２）制御信号を第２の周波数を有するクロック信号に同期させて、第１の周波数で動作する第１のレジスタセットから第２の周波数で動作する第２のレジスタセットに初期データ値セットを伝達可能とする、第２の周波数で動作する第２の論理セットと、（３）制御信号を第１の周波数を有するクロック信号に同期させて、第２のレジスタセットから第１のレジスタセットに現在のデータ値セットを伝達可能とする、第１の周波数で動作する第３の論理セットと、を含み、現在のデータ値セットはハードウエアコンポーネントによって第１のレジスタセットにおいてアクセス可能である。

従って、本発明は、制限なしでデータ値セットに対するハードウエアコンポーネントアクセスを行うための方法、システム、および同期回路を提供する。

図面は単に概略的な表現であり、本発明の具体的なパラメータを表すことを意図したものではない。図面は、本発明の単なる典型的な実施形態を示すことを意図し、従って、本発明の範囲を限定すると見なされるものではない。図面において、同様の番号は同様の要素を表す。

上述のように、本発明は、制限なしでデータ値セットに対するハードウエアコンポーネントアクセスを行うための方法、システム、および同期回路を提供する。具体的には、本発明は、セットトップボックス（ＳＴＢ）等のデバイスにおいてハードウエアベースの同期を提供し、第１の周波数で動作するＤＣＲレジスタセットと第２の周波数で動作するクロックレジスタセットとの間でデータ値を伝達可能とする。本発明のもとで、ＳＴＢを初期化するとき、制御信号が活性化され、それにより初期データ値をＤＣＲレジスタセットに書き込むことができる。いったん書き込みが行われると、制御信号は伸張され、同期回路（ハードウエア）によって、第２の周波数を有するクロック信号と同期がとられる。その後、ＤＣＲレジスタセットからクロックレジスタに初期データ値を伝達する（例えば書き込む）。時間の経過とともに、ＳＴＢ内のリアルタイムクロック回路によって、クロックレジスタセットにおいて初期データ値を更新する。更新が行われると、現在のデータ値セットをディスプレイ（例えばＳＴＢのＬＥＤディスプレイ）に表示し、ＤＣＲレジスタセットに伝達する（例えば書き込む）ことができる。具体的には、同期回路が、制御信号を、第１の周波数を有するクロック信号に同期させるので、現在のデータ値セットをＤＣＲレジスタセットに伝達することができる。そして、ハードウエアコンポーネント（例えばＣＰＵ）は、ＤＣＲレジスタセットにアクセスすることによって、現在のデータ値セットを読むことができる。このため、ハードウエアコンポーネントは、クロックレジスタに対して直接アクセスすること無く、更に制限（例えば割り込み、サンプリング等）も無しに、現在のデータ値セットにアクセスすることができる。

ここで図１を参照すると、本発明によるＳＴＢ１０が示されている。図示のように、ＳＴＢは、（１）ＤＣＲレジスタセット１４を有するＤＣＲインタフェース１６、（２）同期回路１８（ハードウエア）、（３）クロックレジスタセット２０、（４）制御論理２６およびクロックカウンタ２８を含むリアルタイムクロック（ＲＴＣ）論理２４、（５）ディスプレイハードウエア３２、（６）クロック発振器２２、ならびに（７）ＣＰＵ３０を含む。ＳＴＢ１０内に示す構成要素およびそのアーキテクチャは、本発明の教示を例示するためにのみ図示していることは認められよう。この点で、ＳＴＢ１０は、図１に示すもの以外に追加的な要素や異なるアーキテクチャを有する可能性があることは理解されよう。

更に図示するように、ＳＴＢ１０は、２つの異なる周波数「領域」で動作する。例えば、ＤＣＲインタフェース１６およびＣＰＵ３０は５４ＭＨｚで動作し、一方、クロックレジスタセット２０、ＲＴＣ論理２４、クロック発振器２２、およびディスプレイハードウエア３２は、２７ＭＨｚで動作する。５４ＭＨｚおよび２７ＭＨｚという周波数は例示のためのみに意図され、ＳＴＢ１０は多くの異なる周波数で実施可能であることは理解されよう。ＤＣＲレジスタセット１４およびクロックレジスタセット２０は、通常、時間および日付に関するデータ値を格納する。例えば、「Ｈ」レジスタは時間を格納し、「Ｍ」レジスタは分を格納し、「Ｓ」レジスタは秒を格納し、「Ｄ」レジスタは日または日付を格納する。かかる情報は、ディスプレイハードウエア３２によってユーザに表示されるために用いられるだけでなく、様々な機能を実行するためにＣＰＵ３０によって用いられる。例示の目的のためにのみ、時間、分、秒、および日付のために別個のレジスタを図示したことは理解されよう。例えば、ＤＣＲレジスタセット１４およびクロックレジスタセット２０は、各々、１つのみのレジスタを含み、これが、時間、分、秒、および日付のための「一括」格納を行うことも可能である。この点で、ここで用いる場合、「セット」という語は、１つ以上の要素（例えばレジスタ、データ値等）を指すものとして意図される。更に、時間、分、秒、および日付のために格納を行うことが必須ではないことは理解されよう。例えば、時間、分、および秒のみ格納を行うことも可能である。

典型的な実施形態において、ＳＴＢ１０の初期化または電源投入の際に、ＤＣＲレジスタセット１４に、初期データ値セット（例えば時間および日付）が書き込まれる。一般に、初期データ値セットは、外部の値ソース１２から供給される。例えば、初期データ値セットは、衛星、キーボード等を介して提供可能である。いかなる場合でも、いったん初期データ値セットが利用可能になると、制御信号（例えば「書き込み」信号）が供給／活性化され、これによって、初期データ値はＤＣＲレジスタセット１４に書き込まれる。書き込まれた後、制御信号を同期回路１８によって処理して、クロックレジスタセット２０に初期データ値セットを伝達する（すなわち書き込む）ことが可能となる。制御信号の処理が必要であるのは、初期データ値セットが周波数境界をまたいで伝達されなければならないからである。この点で、同期回路１８は、双方の周波数領域（点線で示されている）で動作するように構成されている。

以下で更に説明するが、同期回路１８は、ＤＣＲレジスタセット１４とクロックレジスタセット２０との間でデータ値を伝達可能とするように制御信号を処理する３つの論理セットを含むハードウエアから成る。具体的には、初期データ値セットをクロックレジスタセット２０に伝達する場合、第１の論理セットがクロック信号を伸張する。いったん伸張されると、第２の論理セットが、制御信号を、クロックレジスタセット２０の周波数（例えば、図１に示すように２７ＭＨｚ）を有するクロック信号と同期させる。このように同期させた後、初期データ値セットを、ＤＣＲレジスタセット１４から対応するクロックレジスタセット２０に伝達する。

いったん初期データ値セットがクロックレジスタセット２０に書き込まれると、これらのデータをＲＴＣ論理２４によって毎秒更新することができる。図１に示す例示的な実施形態では、ＲＴＣ論理２４は２７ＭＨｚで動作する。これは、クロック発振器２２の２７００万回の「作動」ごとに、１秒が経過しているということを意味する。このため、クロックレジスタセット２０の初期データ値セットは、クロック発振器２２の２７００万回の「作動」ごとに、現在のデータ値セットによって更新される。更に図示するように、クロックレジスタセット２０に格納された時間および分のデータ値（すなわち初期または現在の）は、ディスプレイハードウエア３２に伝達される。これは、ユーザのために、ＳＴＢ１０上に時間および分が表示されるということを示す。しかしながら、図示しないが、秒および日付も表示可能であることは理解されよう。

先に示したように、ＣＰＵ３０が現在のデータ値セットにアクセスすることができると有利である。以前の設計において、ＣＰＵ３０は、直接クロックレジスタセット２０にアクセスした。しかしながら、クロックレジスタセットは、ＲＴＣ論理２４によって書き込まれている間はアクセスすることができないので、ＣＰＵ３０による直接アクセスでは、一般に、割り込み等の制限が必要であった。しかしながら、割り込みを待つことは貴重なＣＰＵ時間を無駄にする。本発明のもとでは、現在のデータ値セットはＤＣＲレジスタセット１４に伝達され（例えば書き込まれ）、ＣＰＵ３０はＤＣＲインタフェース１６を介してこのＤＣＲレジスタセット１４にアクセスする。しかしながら、このように現在のデータ値セットを伝達する際、やはり周波数境界をまたがなければならない。このため、制御信号の更に別の処理が必要となる。この点で、同期回路１８は、制御信号を、ＤＣＲレジスタセット１４が動作する周波数（例えば５４ＭＨｚ）を有するクロック信号に同期させる。いったんクロック信号と同期がとられると、現在のデータ値セットはＤＣＲレジスタセット１４に伝達される。いったんＤＣＲレジスタセット１４に書き込まれると、ＣＰＵ３０は制限なしで現在のデータ値セットを読み取ることができる。すなわち、ＣＰＵ３０は割り込みを待つ必要がない。ＣＰＵ３０は、ＤＣＲレジスタセット１４にアクセスすることができるハードウエアコンポーネントの１例に過ぎないことは理解されよう。このため、他のハードウエアコンポーネントも、ＣＰＵ３０と同様に現在のデータ値セットを読み取ることができることは認められよう。

上述のように同期回路１８によって制御信号を処理することで、異なる周波数で動作する２つのレジスタセット間でデータ値を伝達可能であるだけでなく、ＣＰＵ３０等のハードウエアコンポーネントが、制限無しで、更にはクロックレジスタセット２０に対して直接アクセスすること無く、現在のデータ値セットを読み取ることができる。かかるハードウエアベースの同期は、ソフトウエアベースの同期のもとで従来は必要であった制限（例えば割り込み、サンプリング等）を回避する。

図２〜図７は、同期回路１８の３つの論理セットおよび対応するタイミング図を示す。最初に図２および図３を見ると、第１の論理セット５０が示されている。上述のように、第１の論理セット５０は、５４ＭＨｚクロック信号６８Ａによって示すように、ＤＣＲレジスタセット１４の周波数領域で動作する。ＳＴＢを初期化するとき、ラッチ５４が制御信号６８Ｂを受信し、ラッチ５６およびＯＲゲート５８に信号６８Ｃを出力する。次いで、ラッチ５６は、ラッチ６０およびＯＲゲート５８の双方に、信号６８Ｄを出力する。信号６８Ｃおよび６８Ｄを受信すると、ＯＲゲート５８は信号を出力し、これは、ＯＲゲート６２によって、ラッチ６０からの信号６８Ｅと共に受信される。次いで、ＯＲゲート６２は、ラッチ６４に信号６８Ｆを出力し、ラッチ６４が、伸張された制御信号６８Ｇを出力する。

いったん制御信号が伸張されると、これは、同期回路１８内の第２の論理セットによって、クロックレジスタセット２０の周波数（例えば２７ＭＨｚ）を有するクロック信号と同期がとられる。ここで図４および図５を参照すると、第２の論理セット７０が詳細に示されている。第２の論理セット７０は、クロックレジスタセット２０の周波数領域（例えば２７ＭＨｚ）で動作する。見てわかるように、２７ＭＨｚクロック信号８４Ａは、５４ＭＨｚクロックのパルス幅の２倍の幅を有する。ラッチ７２は、第１の論理セット５０から伸張された制御信号６８Ｇを受信し、ラッチ７４に信号８４Ｂを出力する。信号８４Ｂを受信すると、ラッチ７４は、ＡＮＤゲート８０およびラッチ７６に信号８４Ｃを出力する。インバータ７８は、ラッチ７６の出力を反転して信号８４Ｄを供給し、これがＡＮＤゲート８０によって受信される。信号８４Ｃおよび８４Ｄを受信すると、ＡＮＤゲート８０は、ＯＲゲート８２に信号８４Ｅを出力する。ＯＲゲート８２は、ＲＴＣ論理２４からも信号を受信する場合がある。具体的には、これが当てはまる可能性があるのは、ＲＴＣ論理２４からデータ値を受信すると同時に、同期回路１８を介してクロックレジスタセット２０にデータ値を書き込んでいる場合である。典型的な実施形態では、ＯＲゲート８２は、同期回路１８を介して書き込まれている値（すなわちＡＮＤゲート８０から受信した信号８４Ｅ）まで「遅らせる」ようにプログラムされている。いずれの場合でも、ＯＲゲート８２はクロック信号８４Ａと同期している信号８４Ｆを出力する。具体的には、信号８４Ｆの第２の（左の）パルスエッジが、クロック信号８４Ａの第２の（左の）パルスエッジと並んでいる。

いったん制御信号を伸張し、クロック信号８４Ａと同期させると、初期データ値セットをＤＣＲレジスタセット１４からクロックレジスタセット２０に伝達することができる。時間の経過とともに、クロックレジスタセット２０は現在のデータ値セットによって更新され、この現在のデータ値セットはクロックレジスタセット２０からＤＲＣレジスタセット１４に伝達される。現在のデータ値セットは、周波数境界をまたがって伝達しなければならないので、同期回路１８内の第３の論理セットが、制御信号をクロック信号６８Ａに同期しなければならない。

図６および図７を参照すると、第３の論理セット９０が示されている。図示のように、ラッチ９２は、２７ＭＨｚクロック信号８４Ａ（図５）と同期された制御信号８４Ｆを受信し、ラッチ９４に信号１０４Ａを出力する。信号１０４Ａを受信すると、ラッチ９４は、ラッチ９６およびＡＮＤゲート１００に信号１０４Ｂを出力する。ラッチ９６は、信号１０４Ｂを受信し、インバータ９８に信号を出力する。インバータ９８は、ＡＮＤゲート１００に信号１０４Ｃを出力する。信号１０４Ｂおよび１０４Ｃを受信すると、ＡＮＤゲート１００は、ラッチ１０２に信号１０４Ｄを出力する。ラッチ１０２は信号１０４Ｅを出力し、この信号は５４ＭＨｚクロック信号６８Ａと同期している（すなわち「第２の」または「左の」パルスエッジが並んでいる）。いったん制御信号がクロック信号６８Ａと同期されると、現在のデータ値セットをクロックレジスタセット２０からＤＣＲレジスタセット１４に伝達することができ、ＤＣＲレジスタセット１４において、ＣＰＵ３０または他の何らかのハードウエアコンポーネントによって、アクセスする（すなわち読み取る）ことができる。

本発明の好ましい実施形態の前述の記載は、例示および説明の目的のために提示した。これは、本発明を網羅したり、開示された厳密な形態に限定したりすることを意図しておらず、明らかに、多くの変更および変形が可能である。当業者に明白であるかかる変更および変形は、添付の請求の範囲によって規定される本発明の範囲内に含まれるよう意図される。例えば、ＤＣＲレジスタセット１４とクロックレジスタセット２０との間のデータ値の伝達において、同期回路１８によって２つ以上の制御信号を供給および処理可能なことは理解されよう。例えば、第１の制御信号は、クロックレジスタセット２０に初期データ値セットを伝達するように処理し、一方、第２の制御信号は、現在のデータ値セットをＤＣＲレジスタセット１４に伝達するように処理することが可能である。更に、現在のデータ値セットは通常、初期データ値セットとは異なるが、これが当てはまらない場合もある。例えば、ＳＴＢがハング状態である場合、データ値セットは同一であることもあり得る。

本発明による、ある周波数で動作するＤＣＲレジスタセットと別の周波数で動作するクロックレジスタセットとの間でデータ値を伝達するための同期回路を有するセットトップボックスを示す。図１の同期回路の第１の論理セットを示す。図２の第１の論理セットに対応するタイミング図を示す。図１の同期回路の第２の論理セットを示す。図４の第２の論理セットに対応するタイミング図を示す。図１の同期回路の第３の論理セットを示す。図６の第３の論理セットに対応するタイミング図を示す。

Claims

ハードウエアベースの同期を用いてレジスタセット内のデータ値セットにアクセスするための方法であって、
制御信号を供給して初期データ値セットを第１の周波数で動作する第１のレジスタセットに書き込むステップと、
前記制御信号を同期回路によって処理して前記初期データ値セットを第２の周波数で動作する第２のレジスタセットに伝達するステップと、
前記制御信号を前記同期回路によって処理して前記第２のレジスタセットから前記第１のレジスタセットに現在のデータ値セットを伝達するステップと、
を含む、方法。
更に、ハードウエアコンポーネントによって前記第１のレジスタセットから前記現在のデータ値セットにアクセスするステップを含む、請求項１の方法。
前記制御信号を前記同期回路によって処理して前記初期データ値セットを前記第２のレジスタセットに伝達するステップは、
前記制御信号を伸張するステップと、
前記制御信号を前記第２の周波数を有するクロック信号に同期させるステップと、
を含む、請求項１の方法。
前記制御信号を前記同期回路によって処理して前記第２のレジスタセットから前記第１のレジスタセットに前記現在のデータ値セットを伝達するステップは、前記制御信号を前記第１の周波数を有するクロック信号に同期させるステップを含む、請求項１の方法。
前記第１の周波数は前記第２の周波数とは異なる、請求項１の方法。
前記初期データ値セットは前記現在のデータ値セットとは異なる、請求項１の方法。
前記初期データ値セットは前記現在のデータ値セットと同一である、請求項１の方法。
更に、前記第２のレジスタセットからの前記データ値セットをディスプレイに出力するステップを含む、請求項１の方法。
前記第１のレジスタセットはデバイス制御レジスタセットであり、前記第２のレジスタセットはクロックレジスタセットである、請求項１の方法。
レジスタセット内のデータ値セットに対するハードウエアコンポーネントアクセスを行うためのシステムであって、
第１の周波数で動作する第１のレジスタセットと、
第２の周波数で動作する第２のレジスタセットと、
制御信号を処理して前記第１のレジスタセットと前記第２のレジスタセットとの間でデータ値セットを伝達するために、前記制御信号を伸張し、前記制御信号を前記第２の周波数を有するクロック信号に同期させ、前記制御信号を前記第１の周波数を有するクロック信号に同期させる、同期回路と、
を含む、システム。
更に、前記第１のレジスタセット内の現在データ値セットにアクセスするためのハードウエアコンポーネントを含む、請求項１０のシステム。
前記ハードウエアコンポーネントは中央演算処理装置である、請求項１１のシステム。
前記第１の周波数は前記第２の周波数とは異なる、請求項１０のシステム。
前記同期回路は、
前記制御信号を伸張する前記第１の周波数で動作する第１の論理セットと、
前記制御信号を前記第２の周波数を有する前記クロック信号に同期させて、前記第１のレジスタセットから前記第２のレジスタセットに初期データ値セットを伝達可能とする、前記第２の周波数で動作する第２の論理セットと、
前記制御信号を前記第１の周波数を有する前記クロック信号に同期させて、前記第２のレジスタセットから前記第１のレジスタセットに現在のデータ値セットを伝達可能とする、前記第１の周波数で動作する第３の論理セットと、
を含む、請求項１０のシステム。
制御信号を処理してレジスタセット内のデータ値セットに対するハードウエアコンポーネントアクセスを行うための同期回路であって、
前記制御信号を伸張する第１の周波数で動作する第１の論理セットと、
前記制御信号を第２の周波数を有するクロック信号に同期させて、前記第１の周波数で動作する第１のレジスタセットから前記第２の周波数で動作する第２のレジスタセットに初期データ値セットを伝達可能とする、前記第２の周波数で動作する第２の論理セットと、
前記制御信号を前記第１の周波数を有するクロック信号に同期させて、前記第２のレジスタセットから前記第１のレジスタセットに現在のデータ値セットを伝達可能とする、前記第１の周波数で動作する第３の論理セットと、
を含み、前記現在のデータ値セットはハードウエアコンポーネントによって前記第１のレジスタセットにおいてアクセス可能である、同期回路。
前記第１の論理セットは、
前記制御信号を受信する第１のラッチと、
前記第１のラッチの出力を受信する第２のラッチと、
前記第１のラッチの前記出力および前記第２のラッチの出力を受信する第１のＯＲゲートと、
前記第２のラッチの前記出力を受信する第３のラッチと、
前記第１のＯＲゲートの出力および前記第３のラッチの出力を受信する第２のＯＲゲートと、
前記第２のＯＲゲートの出力を受信する第４のラッチと、
を含む、請求項１５の同期回路。
前記第２の論理セットは、
前記第１の論理セットから伸張された制御信号を受信する第１のラッチと、
前記第１のラッチの出力を受信する第２のラッチと、
前記第２のラッチの出力を受信する第３のラッチと、
前記第３のラッチの出力を反転させるインバータと、
前記第２のラッチの出力および前記インバータの出力を受信するＡＮＤゲートと、
前記ＡＮＤゲートの出力およびクロックの出力を受信するＯＲゲートと、
を含む、請求項１５の同期回路。
前記第３の論理セットは、
前記第２の周波数と同期をとった前記制御信号を受信する第１のラッチと、
前記第１のラッチの出力を受信する第２のラッチと、
前記第２のラッチの出力を受信する第３のラッチと、
前記第３のラッチの出力を反転させるインバータと、
前記第２のラッチの出力および前記インバータの出力を受信するＡＮＤゲートと、
前記ＡＮＤゲートの出力を受信する第４のラッチと、
を含む、請求項１５の同期回路。
前記第１の周波数は前記第２の周波数とは異なる、請求項１５の同期回路。
前記ハードウエアコンポーネントは中央演算処理装置である、請求項１５の同期回路。