JP2004317513A - 半導体素子の電気的検査方法 - Google Patents

Abstract

【課題】 ＤＵＴボードに搭載されたソケットの異常有無をリアルタイムで点検できる半導体素子の電気的検査方法を提供する。
【解決手段】 テスタでＤＵＴの電気的検査を行った後、ＤＵＴボードのそれぞれのソケット別の電気的検査結果であって、各ソケットの異常有無を判断できる電気的検査結果を累積する。この電気的検査結果をソケットの異常有無を判断できる基準値と比較してＤＵＴボードに装着された複数のソケットに対する使用如何を判断し、判断結果をハンドラに送信することによって、ＤＵＴボードで欠陥があるソケットの使用を中止させる。
【選択図】 図４

Description

本発明は、半導体素子の電気的検査方法に関し、特に被検査半導体素子（ＤＵＴ）ボードのソケット欠陥と関連した半導体素子の電気的検査方法に関する。

テスタとは、半導体素子を電気的に検査する機能を有するハードウェアとソフトウェアとが結合された自動化装置を言う。一般的にＤＲＡＭのようなメモリ半導体素子は大容量化、多ピン化の傾向で発展しつつある。これにより、半導体メモリ素子用テスタの開発は高い作業処理量に重点をおいて発展している。
一方、半導体メモリ素子の容量が大容量化されれば、テスタで電気的検査を行う時間が延びるために電気的検査費用が増加する。したがって、電気的検査費用が増加する問題を解決するための対策として、半導体メモリ素子用のテスタでは一般に並列検査方式を採択してきた。

並列検査方式とは、多数の半導体素子を１つずつ順次に検査するものではなく、一括的に同時に検査する方式を言う。現在、ＤＲＡＭ素子の場合、３２個、６４個に対する並列検査は実用化された状態にあり、１２８個のＤＲＡＭ半導体素子に対する同時並列検査が実用化を目前にしている。

図１は、ＤＵＴを検査するためのテスタの概念を説明するためのブロック図である。
図１を参照すれば、テスタ１０００の内部には、テスタの全体を統制するマイクロプロセッサー１１００がある。前記マイクロプロセッサー１１００はファイル保存手段１２００と共に作動し、半導体素子の電気的検査に必要なプログラムファイルを保存し、検査結果を保存し、またテスタ１０００全体を制御するのに必要なシステムプログラムを保存する。

そして、テスタ内部には半導体素子の電気的検査に必要なハードウェア、すなわちタイミング発生器、パターン発生器、波形整形器、論理比較器、入出力用電源、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）測定ユニット、プログラマブル電源などが内蔵されている。この際、前記テスタ１０００は通常的にハンドラ（図２の２０００）という自動ロボットと共に運用される。したがって、ＤＵＴはハンドラに存在するテストサイト２１００にローディングされて半導体素子としての機能が電気的に検査される。

図２は、テスタと連結されたハンドラの機能を説明するための概略的なブロック図である。
図２を参照すれば、ハンドラ２０００はハンドラ制御用マイクロプロセッサー２２００により独立的に制御され、テスタに内蔵されたマイクロプロセッサーと相互交信する自動検査ロボットである。前記ハンドラ２０００内には外部からＤＵＴをローディングしてテストサイト２１００に配置するローディング部２３００がある。また、検査済みのＤＵＴを再び外部に移送するアンローディング部２４００がある。また、テスタ１０００から電気的検査結果が情報信号ケーブル２７００を通じて伝送されてＤＵＴの良否を分類する分類部２５００がある。

そして、テストサイト温度制御部２６００はＤＵＴが検査される領域、例えばテストサイト２１００の温度を高温、常温及び低温の状態に制御して、半導体素子が温度変化に関係なく正確な機能を発揮しているかどうかを検査するのに活用される。最後に、テストサイト２１００はＤＵＴボードを通じてＤＵＴとテスタ１０００とを電気的に相互連結させる領域であって、テスタとは検査信号ケーブル２８００を通じて相互連結される。

したがって、ハンドラ２０００はテスタ１０００と情報信号ケーブル２７００及び検査信号ケーブル２８００を通じて相互連結された状態であり、外部からＤＵＴをローディングして、これをテストサイト２１００にあるＤＵＴボードのソケットに搭載した後、テスタ１０００に検査開始信号を送る。そして、テスタ１０００から検査終了信号を受信すると、ソケットにあるＤＵＴを前記検査終了信号と共に受信した検査結果によって分類し、これをアンローディングする。

図３は、ハンドラのテストサイトに搭載されるＤＵＴボードを示す平面図である。
図３を参照すれば、テスタで並列検査が行われる場合、ＤＵＴボード２１１０は印刷回路基板２１０２に複数のソケット２１０４がマトリックス状に装着された形態を有する。しかし、ソケット２１０４の寿命は永久的ではなく、不良が頻繁に発生する。これにより、テスタがＤＵＴに対して非正常的な電気的検査を行うようになり、これは電気的検査の正確性を落として品質の問題をもたらし、再検査を不回避に行わせる非効率的な工程問題を発生させる。

このような問題を予防するためにはＤＵＴボードのソケット不良を正確に発見し、これを修理し、あるいは取替えなければならない。しかし、多数のＤＵＴボードに装着された多数のソケットの状態を詳細に把握し、これを修理する及び取替えることは現実的に難しい。また、ソケット不良を把握して修理する及び取替える過程で人により発生する様々な誤りを考慮すれば、自動化を通じたソケット整備が、さらに先進化された解決策であると思われる。

これについては特許文献１に開示されている。これはＤＵＴボードにある各ソケット別の収率を参照して、ハンドラのマイクロプロセッサーの制御によって不良ソケットを自動でオフさせる方法である。しかしこの方法は、テスタから受信したＤＵＴ分類情報を参照した後、ハンドラで不良ソケットを点検して処理する方法であって、正確性が落ちる問題点がある。

大韓民国特許出願公開第２００２−０７７５９８号公報

本発明が解決しようとする技術的課題は、ＤＵＴボードに装着されたソケットの異常有無をリアルタイムで点検して措置しうる、半導体素子の電気的検査方法を提供するところにある。

前記技術的課題を達成するための本発明に係る半導体素子の電気的検査方法では、まずテスタとハンドラがＤＵＴボードを通じて連結されたハンドラの検査サイトにＤＵＴをローディングする。前記テスタの作動により前記ＤＵＴに対する電気的検査を行う。前記テスタでＤＵＴボードのそれぞれのソケット別に電気的検査結果を収集する。前記収集されたＤＵＴボードのそれぞれのソケット別の電気的検査結果を前記テスタにある保存手段に保存し、これを累積させる。前記収集されたＤＵＴボードのそれぞれのソケット別の電気的検査結果の一部をハンドラに伝送して、前記収集された電気的検査結果によってＤＵＴを処理する。前記テスタの保存手段に累積されたＤＵＴボードのそれぞれのソケット別の電気的検査結果をソケットの異常有無を判断できる基準値と相互比較する。前記比較によって前記ＤＵＴボードのそれぞれのソケット別の使用如何を判断する。最後に、前記判断結果をハンドラに伝送して、前記ＤＵＴボードで不良ソケットの使用を中止させる。

本発明によれば、前記ＤＵＴボードは複数のＤＵＴ、例えば複数の半導体メモリ素子が搭載されて同時に電気的検査が行われることに適している。
また、本発明によれば、前記テスタの保存手段に累積されるそれぞれのソケット別の電気的検査結果は連続検査結果、漏れ電流検査結果あるいはタイミング検査結果を含むことが望ましい。

望ましくは、前記保存手段に累積されたそれぞれのソケット別の電気的検査結果と、ソケットの異常有無を判断できる基準値との相互比較は、前記電気的検査を開始してから一定時間後に実施するか、あるいは一定数のＤＵＴに対する電気的検査が完了した後に実施する。
前記ソケットの異常有無を判断できる基準値は、連続検査に対する不良回数、漏れ電流検査に対する不良回数あるいはタイミング検査に対する不良回数を含むことが望ましい。
本発明によれば、ソケットに対する修理及び取替えを効率よく実施でき、半導体素子に対する電気的検査の正確性を高められ、再検査工程を減らして検査工程の効率を高められ、かつ人による管理項目を減らして半導体素子の電気的検査工程の生産性を向上させうる。

本発明の効果は次の通りである。
第１に、ソケットに対する修理及び取替えを効率よく実施しうる。
第２に、半導体素子に対する電気的検査の正確性を高めうる。
第３に、再検査工程を減らして検査工程の効率を高めうる。
第４に、人による管理項目を減らして半導体素子の電気的検査工程の生産性を向上させうる。

以下、添付された図面に基づき本発明の望ましい実施例を詳細に説明する。しかし、下記の詳細な説明で開示される実施例は本発明を限定しようとする意味でなく、当業者に本発明が実施可能な形に完全になるべく発明の範ちゅうを知らせるために提供されるものである。
本明細書におけるＤＵＴボードは最も広い意味で使用されており、下記の望ましい実施例のような特定の形状だけに限定するものではない。

本発明はその精神及び必須の特徴事項を外れずに他の方式で実施しうる。例えば、前記望ましい実施例においては半導体素子がＤＲＡＭである場合を中心に説明するが、これは並列検査を行える如何なる種類の半導体素子でも良い。また、前記テスタの保存手段に累積されるそれぞれのソケット別の電気的検査結果は、本発明では連続検査結果、漏れ電流検査結果、タイミング検査結果であるが、これはソケットの不良状態を把握可能なさらなる検査結果をも追加しうる。したがって、後述する望ましい実施例に記載の内容は例示的なものであり、限定する意味のものではない。

図４は、本発明の一実施例による半導体素子の電気的検査方法を説明するためのフローチャートである。
図４を参照すれば、本発明の一実施例による半導体素子の電気的検査方法では、まずハンドラとテスタとが結合されて準備状態にある電気的検査装置をセットアップさせる。一般的にハンドラは水平式と垂直式とに区別される。しかし、一回に複数のＤＵＴが同時に検査される並列方式の電気的検査である場合、水平式ハンドラを使用することが望ましい。

次いで、前記ハンドラのテストサイトにＤＵＴをローディング（Ｓ１００）する。前記ＤＵＴはメモリ素子、例えばＤＲＡＭ素子であることが望ましい。前記テストサイトは電気的並列検査のための複数のソケットが印刷回路基板上に装着されたＤＵＴボードを意味する。次いで、テスタで検査プログラムを運用して、ＤＵＴボード上にローディングされたそれぞれのＤＵＴに対して電気的機能を一括的に検査（Ｓ１１０）する。

次いで、前記テスタで前記ＤＵＴボードのそれぞれのソケット別に電気的検査結果を収集（Ｓ１２０）し、テスタ内部にあるファイル保存手段にこれを保存し、前記保存されたそれぞれのソケット別の電気的検査結果を持続的に累積（Ｓ１３０）する。前記それぞれのソケット別の電気的検査結果を収集し、テスタ内部にあるファイル保存手段にそれぞれのソケット別の電気的検査結果を保存及び累積する一連の作業は検査プログラム内部でソフトウェア的に行われる。

前記それぞれのソケット別の電気的検査結果は、連続検査結果、漏れ電流検査結果、タイミング検査結果などである。しかし、ソケットの異常有無を把握できる検査項目の結果であれば、追加で収集して活用しても良い。参考までに、半導体素子の電気的検査はあらゆる検査項目に対する詳細な検査結果が、テスタにあるファイル保存手段に記録されて保存される。このような記録結果は合格／不合格（ｐａｓｓ／ｆａｉｌ）だけでソケットの異常有無を把握する方法よりもさらに詳細かつ正確にソケットの異常有無を把握できる資料となる。

前記連続検査結果はソケットの連結経路で発生したオープン（ｏｐｅｎ）／ショート（ｓｈｏｒｔ）を把握でき、漏れ電流検査結果はソケットの連結経路で発生する電流の漏れ経路を把握でき、前記タイミング検査結果はソケットの連結経路に存在可能な伝播遅延如何を把握できる。したがって、前記テスタで収集する電気的検査結果は前記問題点を把握できる詳細な情報を含んでいる。なぜなら、前記テスタで収集する電気的検査結果は連続検査、漏れ電流検査、タイミング検査に対する検査条件、測定値、臨界値及び合格／不合格の判定結果を含んでいるからである。

次いで、前記テスタで収集された電気的検査結果のうち一部、例えば合格／不合格を判定する分類データをハンドラに伝送する。前記合格／不合格を判定する分類データをテスタから受信したハンドラは内部のマイクロプロセッサーの制御によって、電気的検査が完了したＤＵＴを分類する処理を物理的に行う（Ｓ１４０）。

一方、前記テスタでは検査を開始してから一定時間が経つか、又は一定数のＤＵＴに対する検査が終了すると、ファイル保存手段に累積された電気的検査結果と、ソケットの異常有無を判断できる基準値とを相互比較（Ｓ１５０）する。前記基準値は連続検査に対する不良回数、漏れ電流に対する不良回数及びタイミング検査に対する不良回数で有り得る。また、前記不良回数の代りに測定値に対する平均値、あるいは特定ソケットの測定値が如何ほど非正常的に他のソケットの測定値を超えるかを比較対象としうる。ここで、前記比較はＤＵＴに対する電気的検査を開始してから一定時間後に自動で実施でき、あるいは一定数のＤＵＴに対する電気的検査を行った後にも実施できる。前記比較はテスタにある検査プログラムの制御によってソフトウェア的な方法で行われる。

次いで、前記テスタは前記比較によってそれぞれのソケット別の使用如何を判断（Ｓ１６０）する。これについては図６及び図７に基づいて詳細に説明する。前記テスタは前記判断の結果、すなわちそれぞれのソケットに対する不良データをハンドラに伝送する。前記判断結果を受信したハンドラのマイクロプロセッサーはハンドラ内部のハードウェアを制御して不良状態のソケットに対する使用を中止（Ｓ１７０）させる。

図５は、一般的なメモリ素子の電気的検査項目及び検査順序を説明するためのフローチャートである。
図５を参照すれば、一般的なメモリ素子の電気的検査プログラムでは、まず連続検査１００でテスタとＤＵＴとが正しく連結されているかを確認する。前記連続検査１００はオープン検査とショート検査とよりなっている。この際、ＤＵＴ内部で発生したオープン及びショートは前記連続検査１００で探知される。また、ＤＵＴとテスタとの連結経路で発生したオープン及びショートも前記連続検査１００で探知される。

一般的にＤＵＴはウェーハ製造工程、組立工程及び電気的検査工程まで１つのロット単位で取扱われて移送される。したがって、特定テスタで電気的検査が行われるＤＵＴは、ロットが同じ場合、ほぼ類似した電気的特性を有している。例えば、ＤＵＴボードに装着された６４個のソケットに、６４個のＤＵＴが挿入されて並列検査が行われると仮定する。この時、連続検査１００の結果で６３個のソケットが合格と判定され、１つのソケットが不合格と判定された場合、１つのソケットで発生した不良はソケットの不良である可能性が高い。なぜなら、６４個のＤＵＴがウェーハ製造工程から電気的検査工程まで１つのロットと取扱われたために、これら６４個のＤＵＴは電気的特性がほぼ類似しているからである。

次いで、テスタで作動する電気的検査プログラムはＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）テスト１１０、例えば漏れ電流検査を行う。前記漏れ電流検査はＤＵＴの各ピン毎に電圧を印加して電流を測定するか、あるいは電流を印加して電圧を測定するものである。前記漏れ電流検査はＤＵＴ内部及びテスタで連結経路に対する電源配線の安定性を点検し、消耗電流を点検し、漏れ電流などを測定する。

もし、連続検査には合格したが、漏れ電流検査時には特定ソケットで不良が持続的に発生するならば、ソケット不良である確率が高い。なぜなら、同一なロット内に含まれるＤＵＴの電気的特性は類似しているからである。また、特定ソケットで不良ではないが、測定値が他のソケットに比べて非正常的に高ければ、同一なロット内に含まれるＤＵＴの電気的特性が類似していることを考慮すると、ソケット状態が退化したと類推解釈しうる。

次いで、テスタで作動する電気的検査プログラムは機能検査１２０を行う。機能検査とは、ＤＵＴ、例えばＤＲＡＭの実際動作状況に合わせて固有機能を点検するものである。すなわち、ＤＲＡＭのメモリセルにデータを使用し、使用されたデータを再び読出す検査である。具体的には、テスタ内部にあるテストパターン発生器からＤＵＴに入力パターンを印加し、またＤＵＴの出力を点検し、比較回路を通じて確認する検査である。

次いで、テスタで作動する電気的検査プログラムはタイミング検査１３０を行う。前記タイミング検査１３０はＤＵＴの入力端子にパルスを印加して出力端子のパルスを点検し、入出力伝播遅延時間などを点検する検査を言う。もし、ＤＵＴ内部、あるいはソケットのような連結経路に存在するハードウェアに伝播遅延を引き起こす要素があるならば、前記タイミング検査１３０で確認される。

もし、特定ソケットでタイミング検査不良が持続的に発生するならば、同じロット内に含まれるＤＵＴの電気的特性が類似しているという特徴を考慮すると、ソケット不良である確率が高い。また、特定ソケットで、不良ではないが他のソケットに比べて非正常的に測定値が高ければ、同じロット内に含まれるＤＵＴの電気的特性が類似していることを考慮すると、ソケット状態が退化したと類推解釈しうる。

図６は、本発明の一実施例によってテスタのファイル保存手段に保存される電気的検査結果及び累積された検査結果のデータシートを示す模式図である。
図６の、左側のシートは１回の電気的検査に対する検査結果を示し、右側のシートは２００回の間の累積された電気的検査結果を示す。前記２つの電気的検査結果を示すシートで、ｓｏｃｋｅｔ Ｎｏ２１０、３１０はＤＵＴボードに装着された複数のソケットのうち特定ソケットの番号を示す。また、ｔｅｓｔ ｉｔｅｍ２２０、３２０は検査プログラムで行う検査項目を示す。ｔｏｔａｌ Ｑ’ｔｙ２３０、３３０は現在まで特定ソケットで検査されたＤＵＴの数を示す。Ｐａｓｓ２４０、３４０及びＦａｉｌ２５０、３５０は合格判定されたＤＵＴの数、不良判定されたＤＵＴの数を示す。最後にｒｅｆｅｒｅｎｃｅ ｄａｔａ２６０、３６０は比較のための基準値を各々示す。

図７は、本発明の一実施例によってＤＵＴボードのそれぞれのソケット別の使用如何を判断する手順を説明するためのブロック図である。
図７を参照すれば、テスタでそれぞれのソケット別の使用如何を判断する手順は、まずテスタのファイル保存手段に累積された電気的検査結果、例えば連続検査結果、漏れ電流検査結果、タイミング検査結果と、ソケットの異常有無を判断できる基準値（図６の３６０）とを相互比較する。

図６のＡ部分は２００個のＤＵＴが３２番ソケットで電気的に検査され、連続検査のうちショート検査で２００個のＤＵＴのうち５０個に不良が発生し、基準値である２０個を超過して３２番ソケットが不良状態であることを示す判定結果である。また、Ｂ部分は３３番ソケットで２００個のＤＵＴが電気的に検査され、漏れ電流検査で３８個の不良が発生して基準値の３０を超えるので、３３番ソケットが不良状態であることを示す判定結果である。最後にＣ部分は３４番ソケットで２００個のＤＵＴが電気的に検査されて１３個の不良が発生して基準値である１０を超過するために３４番ソケットが不良状態であることを示す判定結果である。

前記検査結果シートでは不良回数を中心に判定が行われた。しかし、テスタで収集できる検査結果には不良回数の他に検査条件、測定値、臨界値などの詳細なデータがある。したがって、不良回数の代りに測定値の平均値を用いたり、あるいは他のソケットに比べて非正常的に測定値が高いソケットを不良ソケットと判定することにより、ＤＵＴボードで使用を中止させうる。
本発明は前記実施例に限定されず、当業者によって多くの変形が可能であることは明白である。

被検査半導体素子を検査するためのテスタの概念を説明するためのブロック図である。 テスタと連結されたハンドラの機能を説明するための概略的なブロック図である。 ハンドラのテストサイトに搭載されるＤＵＴボードを示す平面図である。 本発明の一実施例による半導体素子の電気的検査方法を説明するためのフローチャートである。 一般的なメモリ素子の電気的検査項目及び検査順序を説明するためのフローチャートである。 本発明の一実施例による半導体素子の電気的検査方法によってテスタのファイル保存手段に保存される電気的検査結果及び累積された検査結果のデータシートを示す模式図である。 本発明の一実施例による半導体素子の電気的検査方法においてＤＵＴボードのそれぞれのソケット別の使用如何を判断する手順を説明するためのブロック図である。

Claims (13)

1. テスタとハンドラとが被検査半導体素子ボードを通じて連結されているハンドラの検査サイトに被検査半導体素子をローディングする段階と、
   前記テスタの作動により前記被検査半導体素子に対する電気的検査を行う段階と、
   前記テスタで前記被検査半導体素子ボードのそれぞれのソケット別に電気的検査結果を収集する段階と、
   前記収集された前記被検査半導体素子ボードのそれぞれのソケット別の電気的検査結果を前記テスタにある保存手段に保存して累積させる段階と、
   前記収集された前記被検査半導体素子ボードのそれぞれのソケット別の電気的検査結果の一部を前記ハンドラに伝送し、前記ハンドラで受信された電気的検査結果によって前記被検査半導体素子を処理する段階と、
   前記テスタの保存手段に累積された前記被検査半導体素子ボードのそれぞれのソケット別の電気的検査結果をソケットの異常有無を判断可能な基準値と相互に比較する段階と、
   前記比較によって前記被検査半導体素子ボードのそれぞれのソケット別の使用如何を判断する段階と、
   前記判断の結果を前記ハンドラに伝送して、前記被検査半導体素子ボードで不良ソケットの使用を中止する段階と、
   を含むことを特徴とする半導体素子の電気的検査方法。
2. 前記ハンドラは水平式ハンドラであることを特徴とする請求項１に記載の半導体素子の電気的検査方法。
3. 前記ハンドラは、前記テスタとは異なる別途のマイクロプロセッサーにより作動されることを特徴とする請求項１に記載の半導体素子の電気的検査方法。
4. 前記被検査半導体素子ボードは、複数の被検査半導体素子が搭載されて同時に電気的検査が行われる並列検査用であることを特徴とする請求項１に記載の半導体素子の電気的検査方法。
5. 前記被検査半導体素子はメモリ素子であることを特徴とする請求項１に記載の半導体素子の電気的検査方法。
6. 前記メモリ素子はＤＲＡＭであることを特徴とする請求項５に記載の半導体素子の電気的検査方法。
7. 前記テスタの保存手段に累積される前記それぞれのソケット別の電気的検査結果は、連続検査結果、漏れ電流検査結果又はタイミング検査結果の何れか１つを含むことを特徴とする請求項１に記載の半導体素子の電気的検査方法。
8. 前記ハンドラに伝送される前記それぞれのソケット別の電気的検査結果の一部は、前記電気的検査が完了した被検査半導体素子の処理のための分類データであることを特徴とする請求項１に記載の半導体素子の電気的検査方法。
9. 前記保存手段に累積された前記それぞれのソケット別の電気的検査結果と、ソケットの異常有無を判断可能な基準値との相互比較は、前記電気的検査を開始してから一定時間後に実施することを特徴とする請求項１に記載の半導体素子の電気的検査方法。
10. 前記保存手段に累積された前記それぞれのソケット別の電気的検査結果と、ソケットの異常有無を判断可能な基準値との相互比較は、前記電気的検査を開始してから一定数の被検査半導体素子に対する電気的検査が完了した後に実施することを特徴とする請求項１に記載の半導体素子の電気的検査方法。
11. 前記ソケットの異常有無を判断可能な基準値は、連続検査に対する不良回数を含むことを特徴とする請求項１に記載の半導体素子の電気的検査方法。
12. 前記ソケットの異常有無を判断可能な基準値は、漏れ電流の検査に対する不良回数を含むことを特徴とする請求項１に記載の半導体素子の電気的検査方法。
13. 前記ソケットの異常有無を判断可能な基準値は、タイミング検査に対する不良回数を含むことを特徴とする請求項１に記載の半導体素子の電気的検査方法。

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