JP3067687U

JP3067687U - 半導体試験装置

Info

Publication number: JP3067687U
Application number: JP1999007327U
Authority: JP
Inventors: 達夫井上
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-09-27
Filing date: 1999-09-27
Publication date: 2000-04-07
Anticipated expiration: 2005-09-27

Abstract

(57)【要約】【課題】半導体試験装置の診断プログラムの実行結果で
不良のテスタピンが検出されても、正常なテスタピンを
用いるＤＵＴについては継続的にデバイス試験を実施可
能とする半導体試験装置を提供する。【解決手段】半導体試験装置とＩＣテストハンドラとを
接続して、所定複数Ｎ個のＤＵＴを同時測定するデバイ
ス試験プログラムにより複数Ｎ個のＤＵＴを同時測定す
る半導体試験装置において、半導体試験装置の診断プロ
グラムの実行結果で不良のテスタピンが検出さたとき、
前記不良のテスタピンに係るＤＵＴのみをデバイス試験
から除外するようにＩＣテストハンドラ側へ通知し、半
導体試験装置側は上記同一のデバイス試験プログラムを
用いて正常なテスタピンに係るＤＵＴを対象としてデバ
イス試験を継続して実施する半導体試験装置。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

この考案は、複数個のＤＵＴを同時測定する半導体試験装置に関する。特に、半導体試験装置の診断プログラムの実行結果で不良のテスタピンが検出されても、正常なテスタピンを用いるＤＵＴは継続的にデバイス試験を実施可能とする半導体試験装置に関する。

【０００２】

【従来の技術】

図６の半導体試験装置の要部システム構成図を説明する。ここで、同測個数ｎの値はシステム構成により異なるが例えばｎ＝４とした具体例で以下説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、要部を除いてシステム全体の詳細説明は省略する。要部構成は、装置本体（ＩＣテスタと呼称）側にタイミング発生器ＴＧと、パターン発生器ＰＧと、波形整形器ＦＣと、ＤＣＴＵと、論理比較器ＤＣと、フェイルメモリＦＭと、制御ＣＰＵ９９０とを備える。テストヘッドにはパフォーマンスボードＰＢと、ピンエレクトロニクスＰＥ内にドライバＤＲとコンパレータＣＰとを備える。尚、ＰＥにはＤＲとＣＰを備えるチャンネルと、ＤＲのみを備えるドライバ専用に特化したチャンネルとがある。ＩＣテストハンドラ側にはローダ／アンローダ部３００と、測定部４００と、ハンドラ制御部１００とを備える。

【０００３】全体の動作を簡明に説明する。ＰＧ内のメモリに格納されたデバイス試験プログラム（メインプログラムとパターンプログラム）の実行による制御シーケンスに基づいてＰＧから所定の試験パターンＰＤが発生され、これを受けるＦＣにおいてはＴＧからの複数本の基準クロックＣＬＫ１により所定の波形モードで前縁／後縁エッジが規定された試験パルスＦＤに変換してＤＲへ供給し、これを受けるＤＲにおいては所定の電圧振幅に変換した印加波形をＰＢを介してＩＣテストハンドラの測定部４００に接続されているＤＵＴ１〜ＤＵＴ４の各入力端子へ供給する。

【０００４】一方、ＤＵＴ１〜ＤＵＴ４のＩ／Ｏ端子若しくは出力端子から出力される応答信号はＣＰにより所定のスレッショルド・レベルで論理信号に変換した後、ＤＣへ供給される。ＤＣにおいては前記論理信号をＴＧからの複数本のストローブ信号ＳＴＢでタイミング判定した後、ＰＧからの対応する期待値パターンＥＸＰで所定に比較して良否判定した結果のフェイルデータＦＡＩＬをＦＭへ供給してフェイル情報として格納する。このフェイル情報はデバイスの良否判定や、ＡＣ特性のランク分け判定等に使用される。一方、ＤＣＴＵではテスタピンあるいはＩＣの電源端子に割り込んで各ＩＣ端子における所定のＤＣ特性を測定し、良否判定や、ＤＣ特性のランク分け判定用として記憶媒体等へ格納する。

【０００５】本願に係る制御ＣＰＵ９９０は、上記デバイス試験プログラムによる試験完了後において、各ＤＵＴ１〜ＤＵＴ４毎に対して分類収容する分類情報９１０をハンドラ制御部１００へインターフェースを介して通知する。前記分類情報９１０はトレイ収納部で分類収納する情報であり、不良デバイスを示す判定不良情報９１１と、良品デバイスにおけるランク分け情報９１２との両方を含んでいる。本願に係るハンドラ制御部１００はテスタ側との通信インターフェースを行い、また、後述するソータ部と、トレイ収納部を所定に制御して、ハンドラ内のデバイスのピックアンドプレースやトレイの搬送制御、コンタクト制御、分類別のソーティング制御等を行う。

【０００６】次に、図５のＩＣテストハンドラ内のトレイによるデバイス搬送の要部概念図を説明する。ＩＣテストハンドラ内にはローダ／アンローダ部３００と測定部４００とを備え、ローダ／アンローダ部３００はローダ部３１０とアンローダ部３２０とで成る。ローダ部３１０は、カストマトレイに収容されているＤＵＴを測定部４００に搬送供給するデバイス供給側の機構部であって、トレイ供給部と、トレイ乗せ替え部と、ソークチャンバとがある。

【０００７】トレイ供給部は作業者が外部から多数のＤＵＴをカストマトレイ単位に収納しておく部位である。トレイ乗せ替え部はピックアンドプレース機構とプリサイサとによって、カストマトレイ上のポケットに収容されているＤＵＴを複数個単位、例えば８個単位に同時に吸着移送させ、一旦プリサイサでＤＵＴの配置を精度良く位置決めし直した後、テストトレイ上へ乗せ替えるものである。ここで、ＤＵＴの吸着時において、もしもカストマトレイ上のＩＣポケットにＤＵＴが存在しない場合は、ＤＵＴを吸着するときの負圧の異常検出によりデバイス無し情報が検出され、この検出情報をもとにハンドラ制御部１００が搬送制御及び管理する。ここで、テストトレイの構造は、図７に示すように、ＩＣ個別形状に対応して交換可能な多数個のインサート（ＩＣキャリアとも言う）が装着され、このテストトレイ単位で測定部４００へ移送し、テストトレイを順次移動させて目的のインサートをコンタクタへ嵌合させて電気試験をする構造を備え、且つ精密なＩＣ位置決めとＩＣ保持構造及び温度ストレス耐性をも備えたハンドラ内搬送用の専用トレイである。図５に示すソークチャンバは所定の高温／低温状態（例えば−３０度〜＋１２０度）にＤＵＴを加熱／冷却する為に複数テストトレイを収容するバッファ用恒温槽であり、この恒温槽内に一定時間置かれた後、測定部４００のコンタクタへテストトレイ単位に運ばれる。

【０００８】測定部４００では、例えば図７に示すＡ，Ｂ，Ｃ，Ｄの順番にテストトレイを順次移動させて４個単位にＤＵＴを同時測定する。即ち、所定温度状態のテストトレイ上のＤＵＴは複数４個単位にテストソケットへ押圧させて電気的にコンタクト状態にし、ＩＣテスタ側によって各種電気試験が実施される。ところで、テストトレイ上におけるＤＵＴが４個全て装着されない場合がある。例えばＤＵＴの検査ロット個数が４の端数個となったりしたとき等である。このときは上述デバイス無し情報の検出に基づき、該当するデバイス無しのＤＵＴ番号（図７ＥのＤＵＴ３、ＤＵＴ４の２カ所）に対しては試験実施後の分類処理動作をしないようにマスクするマスク機能を備えている。また、もしも、カストマトレイの何れかのポケットにＤＵＴが搭載されていなかった場合には、ピックアンドプレース機構を所望に制御させてカストマトレイの当該列の後段列位置から充当するようにテストトレイへ移送制御することもできる。従って、上記マスク機能による処理制御もできるので、何れにするかはデバイス搬送のスループットとの兼ね合いから適宜選択制御される。

【０００９】図５に示すアンローダ部３２０は、測定後のテストトレイを搬送して分類情報９１０に対応する分類別カストマトレイへ分類しながら収容する側の機構部であって、アンソークチャンバと、ソータ部と、トレイ収納部とがある。アンソークチャンバは高温／低温状態にあるＤＵＴを常温に戻す為のバッファ用恒温槽であり、ここで一定時間置かれた後、ソータ部へテストトレイ単位に運ばれる。ソータ部とトレイ収納部とは、ＩＣテスタ側からの分類情報９１０を受け、アンソークチャンバからのテストトレイを受けて、ピックアンドプレース機構によりテストトレイ上のＤＵＴを持ち上げ移送し、当該ＤＵＴに対応する分類情報９１０によって所定の分類別カストマトレイ（例えば図５に示す分類Ａ、Ｂ、Ｃ）上へ移動して個別に収容する。分類されたＤＵＴを収容したカストマトレイは随時作業者が外部へ排出する。ところで、上記でデバイス無し検出情報８５０の場合は、スキップして、次のＤＵＴへのピックアンドプレース動作に移行する。尚、このときの当該デバイス無しＤＵＴに対応する分類情報９１０は当然ながら判定不良情報９１１である。

【００１０】次に、ＤＵＴ番号としてＤＵＴ２に係るＩＣテスタ側のテスタピンに不具合が発生した場合と仮定したときの動作を図３のフローチャートと、図４のデバイス搬送原理図とを示して説明する。また、ここで言うテスタピンとは、ＤＵＴの１つのＩＣピンに接続して信号の授受及び測定を行う為に必要となる１チャンネル分の全ての直接要素及び関連する関連要素とする。例えば直接該当する１チャンネルのピンエレクトロニクスＰＥと、テスタチャンネルである印加信号を供給するＰＧ、ＦＣ、ＴＧの１チャンネル分の要素と、出力信号を判定するＤＣ、ＦＭの１チャンネル分の要素と、関連するＤＣＴＵ等を含むものとする。

【００１１】図３のフローチャートを説明する。ステップ１０は、診断プログラムの実行である。診断実行に先立ちＩＣテストハンドラ側は診断実行の通知を受けて、診断中の間、ＤＵＴをコンタクタから外した状態で待機する。この実行により現在のハードリソース環境においてシステムが正常に機能しているか否かを詳細に調査される。即ち、ハードリソースの全て、あるいは実際に割り当てられているハードリソースを対象として、各部の機能要素が正常に動作するかの動作チェックは無論のこと、更に、現在の環境条件において性能保証すべき印加信号の振幅／発生タイミングであるか、また信号測定系が性能保証すべき測定精度であるかをも詳細にチェックする。前記診断結果の出力情報はユニット単位毎、あるいはボード単位毎、あるいはテスタピン単位毎に処理された情報が出力される。通常は不良となった要素の診断不良情報が通知がされる。尚、上記診断プログラムの起動は通常、１日毎、あるいは昼夜運転される場合は所定日数毎の定期的、あるいは測定デバイスの品種を替えたとき、あるいは作業者からの指示により随時、あるいは電源投入後、修理後、ボード交換後、その他のときに起動される。通常は、同一品種のデバイス試験に先立ち少なくとも１回は実行される。

【００１２】ステップ１２は、不良のテスタピンが存在するか？の判定処理であり、上記診断プログラムの結果を受けて、何れかのテスタピンにて不良が検出された場合はステップ１６の中断処理へ分岐し、正常な場合はステップ１４へ進む。ステップ１４は、通常のデバイス試験の継続的実施であり、上述した次の診断プログラムが実施される迄の、例えば１日あるいは数日間の期間、昼夜連続でデバイス試験が実施される。即ち、図４に示すように、ローダ／アンローダ部３００によって４個のＤＵＴ単位に順次測定部４００へ供給し、同時測定実施し、測定結果の分類情報９１０を受けて対応するカストマトレイへ分類収容する。ステップ１６、１７は、デバイス試験の中断処理であり、制御ＣＰＵからＩＣテストハンドラへデバイス試験の中断を通知し、以後システムを停止状態にし、上位ワークステーションや運転作業者へ診断不良情報等を通知する。これにより、ＩＣテスタ側とＩＣテストハンドラ側とは停止状態となる。ステップ１８は不良修理期間であり、上記診断不良情報に基づいて、不良部位の点検、修理、ボード交換、調整等が行われる。ところで、修理完了までの運転停止期間（図３Ａ参照）は不良内容によっても異なるが、例えば数日程度の期間となる。その後、運転を再開してデバイス試験が継続される。

【００１３】

【考案が解決しようとする課題】

上述説明したように従来技術においては、ＩＣテストハンドラ側においても、上記診断プログラムの実行結果によって通知される判定不良情報９１１を受けると、４個同時測定の全てのデバイス試験がその時点で中断停止する。その後は、当該半導体試験装置が修理完了するまでの期間は運用停止状態となる。修理内容にもよるが、半日から１週間程度かかる。この期間、運用停止となることは、結果としてデバイス試験のスループットが相対的に低下することとなる。ここで、ＤＵＴ単位毎に使用されるテスタピンのグループをＤＵＴグループピンと呼称し、上記診断プログラムで不良と診断されたＤＵＴグループピンを不良ＤＵＴグループピンと呼称し、正常と診断されたＤＵＴグループピンを正常ＤＵＴグループピンと呼称する。通常、上記診断プログラムの実行結果で不良ＤＵＴグループピンの発生は１つあるいは少数のＤＵＴでの不良となる場合が多い。即ち、残りの他のＤＵＴはデバイス試験が可能な正常状態にある。そこで、予め不良発生を想定して同時測定するＤＵＴ個数を減じたデバイス試験プログラムを準備しておくこともできるが、不良ＤＵＴグループピンの組み合わせを考えると、例えば４個ＤＵＴの場合でも２の４乗＝１６本ものバイス試験プログラムを準備しておく必要があり、一般的な３２個同測の場合には到底準備しておける本数ではない。一方で、特に生産ライン用の半導体試験装置においては可能な限り運転を継続させてスループットを向上することが求められている。そこで、本考案が解決しようとする課題は、半導体試験装置の診断プログラムの実行結果で不良のテスタピンが検出されても、正常なテスタピンを用いるＤＵＴについては継続的にデバイス試験を実施可能とする半導体試験装置を提供することである。

【００１４】

【課題を解決するための手段】

第１に、上記課題を解決するために、半導体試験装置とＩＣテストハンドラとを接続して、所定複数Ｎ個のＤＵＴを同時測定するデバイス試験プログラムにより複数Ｎ個のＤＵＴを同時測定する半導体試験装置において、半導体試験装置の診断プログラムの実行結果で不良のテスタピンが検出されたとき、前記不良のテスタピンに係るＤＵＴのみをデバイス試験から除外するようにＩＣテストハンドラ側へ通知し、半導体試験装置側は上記同一のデバイス試験プログラムを用いて正常なテスタピンに係るＤＵＴを対象としてデバイス試験を継続して実施することを特徴とする半導体試験装置である。上記考案によれば、半導体試験装置の診断プログラムの実行結果で不良のテスタピンが検出されても、不良のテスタピンに係るＤＵＴのみをデバイス試験から除外し、正常なテスタピンを用いるＤＵＴについては継続的にデバイス試験を実施可能とする半導体試験装置が実現できる。

【００１５】第２に、上記課題を解決するために、半導体試験装置とＩＣテストハンドラとを接続して、所定複数Ｎ個のＤＵＴを同時測定するデバイス試験プログラムにより複数Ｎ個のＤＵＴを同時測定する半導体試験装置において、ＤＵＴ単位毎に使用されるテスタピンのグループをＤＵＴグループピンと呼称し、半導体試験装置の装置回路（ハードリソース）を自己診断する診断プログラムの実行結果により不良と診断されたＤＵＴグループピンを不良ＤＵＴグループピンと呼称したとき、診断プログラムの実行結果で不良ＤＵＴグループピンが検出されたとき、検出された不良ＤＵＴグループピンに対応する除外ＤＵＴ番号を求めてＩＣテストハンドラへ前記除外ＤＵＴ番号を通知し、半導体試験装置側は不良ＤＵＴグループピンの有無に係わらず所定複数Ｎ個のＤＵＴを同時測定する上記同一のデバイス試験プログラムで継続して試験実施し、試験結果である各ＤＵＴ毎の分類情報９１０をＩＣテストハンドラ側へ通知し、ＩＣテストハンドラ側は上記除外ＤＵＴ番号を除外して残りのＤＵＴ番号を実際に半導体試験装置のテスタピンに電気的に接続させて複数個のデバイス試験の同時測定を継続して実施し、半導体試験装置から得られる試験結果の上記分類情報９１０に基づいて所定に分類処理することを特徴とする半導体試験装置がある。

【００１６】

【考案の実施の形態】

以下に本考案の実施の形態を実施例と共に図面を参照して詳細に説明する。

【００１７】本考案について、図１と、図２と、図３とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また、重複する部位の説明は省略する。

【００１８】本考案について、図１のフローチャートを参照して説明する。ここで、診断プログラムの実行結果でＤＵＴ２に係るハードリソースが不良の場合と仮定して以下説明する。また、デバイス試験の中断処理の実行を指示する専用のフラグレジスタが半導体試験装置には備えられていて、これに中断フラグがセットされるとデバイス試験の中断処理の実行がイネーブルとなり、以後のデバイス試験が停止するものと仮定する。

【００１９】ステップ１０は、診断プログラムの実行であり、従来と同様である。この診断結果で、ハードリソースの不良が検出されるとフラグレジスタに対して中断フラグをセットする。また、診断不良情報が出力される。ステップ１２は、不良のテスタピンが存在するか？の判定処理であり、上記診断プログラムの結果を受けて、何れかのテスタピンにて不良が検出された場合はステップ２０の一時停止処理へ分岐し、正常な場合はステップ１５へ進む。

【００２０】ステップ２０は、デバイス試験の一時停止処理である。先ず、デバイス試験の中断処理を行う。即ち、上記フラグレジスタにセットされている中断フラグをクリアして、以後のデバイス試験の中断処理を抑止しておく。

【００２１】ステップ２２は、不良テスタピンのＤＵＴ番号”ＤＵＴ２”を求める。即ち、診断プログラムの実行結果で得られる診断不良情報に基づいて、不良ＤＵＴグループピンを求め、これに対応するＩＣテストハンドラ側のＤＵＴ番号”ＤＵＴ２ ”を特定し、これを除外ＤＵＴ番号としてＩＣテストハンドラへ通知する。

【００２２】ステップ２４は、ＩＣテストハンドラ側でＤＵＴ２をマスク処理する。即ち、上記除外ＤＵＴ番号であるＤＵＴ２を受けて、以後の測定部４００でのコンタクト動作が行われないようにコンタクト制御、若しくは供給側の搬送を制御してテストトレイ上のＤＵＴ２位置に対応するインサート（図７Ｆ、Ｇ参照）へＩＣを乗せるのを止める制御を行う。実際にはＩＣテストハンドラが備えるマスク機能を適用して、テストトレイ上のＤＵＴ２の配置となる列（図７Ｆ、Ｇ参照）全てに対して継続的なマスクフラグをセットすることでＤＵＴ２の除外搬送（図２Ａ、Ｂ参照）される。これにより、ＩＣテストハンドラ側において、以後のデバイス試験からＤＵＴ２が除外されてコンタクトされない（図２Ｂ参照）ように制御されることとなる。

【００２３】ステップ１５は、正常ＤＵＴ番号を対象にデバイス試験の継続実施である。即ち、第１に、ＩＣテスタ側では従来と同一の動作であり、ＩＣテストハンドラ側でＤＵＴ２が除外（図２Ｂ参照）されているにも係わらず４個のＤＵＴを同時測定する。つまり、デバイス試験プログラムは当初の４個同時測定のプログラムでそのまま実施する。これによりＤＵＴ１、ＤＵＴ３、ＤＵＴ４は所定にデバイス試験された結果の分類情報９１０が従来と同様にＩＣテストハンドラ側へ通知される。一方、コンタクトされていないＤＵＴ２（図２Ｂ参照）に対しては、当然ながら常に判定不良情報９１１がＩＣテストハンドラ側へ通知されこととなる。第２に、ＩＣテストハンドラ側では上記分類情報９１０を受けて搬送制御するが、一方のＤＵＴ２はＩＣテストハンドラ側で常にマスクされているので、受信したＤＵＴ２に対する判定不良情報９１１は無効処理される。他方の、残りのＤＵＴ１、ＤＵＴ３、ＤＵＴ４に対する分類情報９１０は従来同様に正常に分類処理が行われて、カストマトレイへ所定に分類収容される。これにより、同時測定個数の全数が除外ＤＵＴ番号とならない限り修理開始となるまでの待ち期間、継続的なデバイス試験が実施される。通常、テスタピンが不良となって除外ＤＵＴとなる確率は１個が多い。従って、例えば３２個同時測定するシステムの場合、３１個のＤＵＴが継続的にデバイス試験可能となり、実用的にデバイス試験の運用ができる大きな利点が得られることとなる。

【００２４】ステップ１７と１８は、従来と同様であるが、異なる点はステップ１０の診断プログラムの診断結果の診断不良情報を分析して、故障内容に対して短時間で修理できる対処方法や部材の調達（例えば、修理部品や交換ボード）を予め十分検討しておき、必要修理部材及びメンテナンス要員が整った時点で、初めて当該システムを停止し、直ちに不良修理を開始することができる点である。この為、修理待ちとなる運転継続期間（図１Ａ参照）に対して、実際にシステムを停止させて修理を行う修理停止期間（図１Ｂ参照）は短時間で済む利点がある。例えば、運転継続期間が３６時間とし、修理停止期間が６時間とすると、従来では４２時間の運転停止であったものが、わずか６時間の運転停止で済む。本考案によって運転停止期間の短縮が計れる結果、デバイス試験のスループットが相対的に向上する利点が得られる。特に、修理部品や交換ボードの調達に時間がかかる海外に設置されているシステムにおいては有効である。更に、修理部品や交換ボード等を、設備されている工場から遠くない地点に常時配備し在庫しておく必要性が軽減できる利点も得られ、メンテナンスに係る維持費の低減化も計れる。

【００２５】

【考案の効果】本考案は、上述の説明内容から、下記に記載される効果を奏する。上述説明したように本考案によれば、ＩＣテストハンドラ側で除外ＤＵＴ番号を測定対象から除外するマスク処理をすることで、修理開始されるまでの、例えば数日間の期間においてシステムを止めずに運用して残りの正常なＤＵＴ番号を対象としてデバイス試験が継続して実施できることとなる。従って、システムの運転停止期間が低減される結果、デバイス試験のスループットが相対的に向上する利点が得られ、デバイスのテストコストの低減効果が得られる。従って本考案の技術的効果は大であり、産業上の経済効果も大である。

【図面の簡単な説明】

【図１】本考案の、ＤＵＴ２を除外した残り３個のデバ
イス試験を継続して実施するフローチャート。

【図２】本考案の、図１のフローチャートを説明するデ
バイス搬送原理図。

【図３】従来の、不良テスタピンの検出によりシステム
を停止し、修理完了するまでの長期間の運転停止期間待
ちするフローチャート。

【図４】従来の、図３のフローチャートを説明するデバ
イス搬送原理図。

【図５】ＩＣテストハンドラ内のトレイ方式によるデバ
イス搬送行程の説明図。

【図６】半導体試験装置の本願に係る要部システム構成
図。

【図７】テストトレイの配列構造と測定部との搬送関係
説明図。

【符号の説明】

ＤＵＴ１，ＤＵＴ２，ＤＵＴ３，ＤＵＴ４，ＤＵＴ被
試験デバイス１００ハンドラ制御部３００ローダ／アンローダ部３１０ローダ部３２０アンローダ部４００測定部９９０制御ＣＰＵＣＰコンパレータＤＣ論理比較器ＤＲドライバＦＣ波形整形器ＦＤ試験パルスＦＭフェイルメモリＰＢパフォーマンスボードＰＥピンエレクトロニクスＰＧパターン発生器ＴＧタイミング発生器

Claims

【実用新案登録請求の範囲】

【請求項１】所定複数Ｎ個のＤＵＴを同時測定するデ
バイス試験プログラムにより複数Ｎ個のＤＵＴを同時測
定する半導体試験装置において、半導体試験装置の診断プログラムの実行結果で不良のテ
スタピンが検出されたとき、該不良のテスタピンに係る
ＤＵＴのみをデバイス試験から除外し、上記同一のデバ
イス試験プログラムを用いて正常なテスタピンに係るＤ
ＵＴを対象としてデバイス試験を継続して実施すること
を特徴とする半導体試験装置。
【請求項２】半導体試験装置とＩＣテストハンドラと
を接続して、所定複数Ｎ個のＤＵＴを同時測定するデバ
イス試験プログラムにより複数Ｎ個のＤＵＴを同時測定
する半導体試験装置において、ＤＵＴ単位毎に使用されるテスタピンのグループをＤＵ
Ｔグループピンとし、診断プログラムの実行結果により
不良と診断されたＤＵＴグループピンを不良ＤＵＴグル
ープピンとしたとき、診断プログラムの実行結果で不良ＤＵＴグループピンが
検出されたとき、検出された不良ＤＵＴグループピンに
対応する除外ＤＵＴ番号を求めてＩＣテストハンドラへ
前記除外ＤＵＴ番号を通知し、半導体試験装置側は不良ＤＵＴグループピンの有無に係
わらず所定複数Ｎ個のＤＵＴを同時測定する上記同一の
デバイス試験プログラムで継続して試験実施し、試験結
果である分類情報をＩＣテストハンドラ側へ通知し、ＩＣテストハンドラ側は該除外ＤＵＴ番号を除外して残
りのＤＵＴ番号を実際に半導体試験装置のテスタピンに
電気的に接続させて複数個のデバイス試験の同時測定を
継続して実施し、半導体試験装置から得られる試験結果
の該分類情報に基づいて所定に分類処理することを特徴
とする半導体試験装置。