JP2004311752A - 電圧制御型容量素子及び半導体集積回路 - Google Patents
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Abstract
【課題】端子間電圧の変化に対する容量値変化の追従性が優れた電圧制御型容量素子、及びこれを備えた半導体集積回路を提供する。
【解決手段】Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ１を形成し、その上にゲート絶縁膜２及びゲート電極３を形成し、ゲート電極３をゲート端子Ｖｇに接続する。また、平面視でＮウエルＮＷ１の表面におけるゲート電極３を挟む２ヶ所の領域に、夫々ｐ＋拡散領域Ｐ１及びＰ２を形成し、これを接地電位配線ＧＮＤに共通接続する。更に、ＮウエルＮＷ１の表面にｎ＋拡散領域Ｎ１を形成し、ウエル端子Ｖｂに接続する。これにより、バラクタ素子１のゲート電極３とＮウエルＮＷ１との間には容量が形成される。そして、ゲート端子Ｖｇの電位を低下させたときに、ｐ＋拡散領域Ｐ１及びＰ２がチャネル領域４からマイノリティキャリアである正孔を吸収する。
【選択図】 図２
【解決手段】Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ１を形成し、その上にゲート絶縁膜２及びゲート電極３を形成し、ゲート電極３をゲート端子Ｖｇに接続する。また、平面視でＮウエルＮＷ１の表面におけるゲート電極３を挟む２ヶ所の領域に、夫々ｐ＋拡散領域Ｐ１及びＰ２を形成し、これを接地電位配線ＧＮＤに共通接続する。更に、ＮウエルＮＷ１の表面にｎ＋拡散領域Ｎ１を形成し、ウエル端子Ｖｂに接続する。これにより、バラクタ素子１のゲート電極３とＮウエルＮＷ１との間には容量が形成される。そして、ゲート端子Ｖｇの電位を低下させたときに、ｐ＋拡散領域Ｐ１及びＰ２がチャネル領域４からマイノリティキャリアである正孔を吸収する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、印加電圧により容量値を制御できる電圧制御型容量素子及びこれを搭載した半導体集積回路に関し、特に、電子機器等に使用され印加電圧により発振周波数を制御できる発振回路（以下、ＶＣＯ（ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）という）等に組み込むのに好適な電圧制御型容量素子に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路において、電圧制御型容量素子としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化物半導体）型バラクタ素子が使用されている（例えば、特許文献１参照）。ＭＯＳ型バラクタ素子は、例えば、ＬＣ−ＶＣＯの発振周波数の制御に使用されている。
【０００３】
図６は、従来のＭＯＳ型バラクタ素子を示す断面図である。図６に示すように、バラクタ素子１０１においては、Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ１０１が形成されている。また、このＮウエルＮＷ１０１上にはゲート絶縁膜１０２が形成されており、ゲート絶縁膜１０２上には、例えばポリシリコンからなるゲート電極１０３が形成されている。また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ１０１の表面におけるゲート電極１０３を挟む２ヶ所の領域には、夫々ｎ＋拡散領域Ｎ１０１及びＮ１０２が形成されている。ＮウエルＮＷ１０１の表面におけるｎ＋拡散領域Ｎ１０１とｎ＋拡散領域Ｎ１０２との間の領域はチャネル領域１０４となる。更に、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ１０１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ１０１が形成されている。
【０００４】
そして、ｎ＋拡散領域Ｎ１０１及びＮ１０２は、ウエル端子Ｖｂに接続され、ゲート電極１０３はゲート端子Ｖｇに接続され、ｐ＋拡散領域Ｐ１０１は接地電位配線ＧＮＤに接続されている。なお、図６においては、ゲート電極１０３の直下域にのみゲート絶縁膜１０２が示されているが、ゲート絶縁膜１０２は、Ｐ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていることもある。このバラクタ素子１０１においては、ゲート電極１０３とＮウエルＮＷ１０１との間に容量が形成される。
【０００５】
この従来のバラクタ素子１０１においては、ｐ＋拡散領域Ｐ１０１に接地電位配線ＧＮＤを介して接地電位を印加することにより、Ｐ型基板ＰＳｕｂの電位を接地電位とする。また、ゲート端子Ｖｇとウエル端子Ｖｂとの間に印加する電圧（以下、端子間電圧Ｖｇｂ（＝Ｖｇ−Ｖｂ）という）を変化させることにより、ゲート電極１０３とＮウエルＮＷ１０１との間の容量値を変化させることができる。図７は、横軸に端子間電圧（Ｖｇｂ）をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１０１の容量値の電圧依存性を示すグラフ図である。
【０００６】
図６及び図７に示すように、端子間電圧Ｖｇｂを十分に高い値Ｖ２とすると、ＮウエルＮＷ１０１のチャネル領域１０４に電子が集まり、バラクタ素子１０１はアキュムレーション状態となる。この結果、バラクタ素子１０１の容量値はほぼゲート絶縁膜１０２の容量値となり、最大値となる。この状態から、端子間電圧Ｖｇｂを低下させていくと、ＮウエルＮＷ１０１のチャネル領域１０４に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量値が実線５３に沿って減少していく。そして、端子間電圧Ｖｇｂを十分に低い値Ｖ１とすると、空乏層の拡がりがほぼ飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。
【０００７】
【特許文献１】
特許第２９５１１２８号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。上述の如く、端子間電圧をＶ２からＶ１まで減少させると、矢印５１に示すように、実線５３に沿ってバラクタ素子１０１の容量値が減少する。このとき、端子間電圧を瞬時に変化させれば、容量値も瞬時に変化する。しかし、その後、端子間電圧をＶ１で一定にしても、矢印５２に示すように、容量値はゆっくりと増加して、数秒乃至数分間かけて数％乃至１０％程度増加した後、破線５４に示す熱平衡状態に到達する。このため、端子間電圧を急激に変化させても、容量値が破線５４に示す熱平衡状態に達するまでに時間がかかり、端子間電圧の変化に対する容量値変化の追従性が悪い。従って、このバラクタ素子をＶＣＯに組み込むと、制御電圧の変化に対して発振周波数の変化が遅れ、発振周波数の追従性が悪くなる。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、端子間電圧の変化に対する容量値変化の追従性が優れた電圧制御型容量素子、及びこれを備えた半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る電圧制御型容量素子は、基板と、この基板の表面に形成され第１の電位が印加される第１導電型領域と、この第１導電型領域の表面の一部に形成され前記第１導電型領域との間で順方向のｐｎ接合が形成されないような第２の電位が印加される第２導電型領域と、前記第１導電型領域上に設けられた絶縁膜と、この絶縁膜上における前記第２導電型領域の直上域を除く領域に設けられ第３の電位が印加される導電膜と、を有し、前記第１導電型領域、絶縁膜及び導電膜により容量が形成されることを特徴とする。
【００１１】
本発明においては、第１の電位に対する第３の電位を変化させて、電圧制御型容量素子をアキュムレーション状態、即ち、第１導電型領域における導電膜の直下域に第１導電型キャリアが集まっている状態から、ディプレッション状態、即ち、この直下域に空乏層が形成された状態に変化させる際に、第２導電型領域が第２導電型キャリアを吸収することにより、前記直下域に第２導電型キャリアが蓄積して反転層を形成することを防止できる。これにより、前記直下域に空乏層が形成された後、容量値が徐々に変化することがなく、端子間電圧に対する容量値の追従性が向上する。
【００１２】
また、前記第２導電型領域が、相互に接続され、前記基板の表面に垂直な方向から見て前記導電膜を挟む位置に配置された第１及び第２の部分を有することが好ましい。これにより、本発明の電圧制御型容量素子を、ＭＯＳ型トランジスタと類似の構成とすることができる。この結果、本発明の電圧制御型容量素子の動作をシミュレーションするための等価回路を、既存のＭＯＳ型トランジスタのパラメータを利用して作成することができる。
【００１３】
このとき、前記基板の表面に垂直な方向から見て、前記第１導電型領域における前記第１の部分と第２の部分との間の領域の形状が矩形であり、この直下域における前記第１の部分から第２の部分に向かう方向の長さが、この方向に直交する方向の長さよりも小さいことが好ましい。これにより、第２導電型領域が第２導電型キャリアを吸収する効率が向上する。
【００１４】
更に、前記電圧制御型容量素子がＭＯＳ型トランジスタを含む半導体集積回路内に設けられており、前記第１導電型領域、前記第２導電型領域の第１及び第２の部分、前記絶縁膜並びに前記導電膜が、夫々、前記ＭＯＳ型トランジスタのチャネル領域を含むウエル、ソース領域及びドレイン領域、ゲート絶縁膜並びにゲート電極と同じ工程で形成されたものであることが好ましい。これにより、本発明の電圧制御型容量素子をＭＯＳ型トランジスタと同じ工程で作製することができ、作製が容易になる。
【００１５】
本発明に係る半導体集積回路は、前記電圧制御型容量素子を有することを特徴とする。また、この本発明の半導体集積回路は、ＭＯＳ型トランジスタを有し、前記第１導電型領域、前記第２導電型領域の第１及び第２の部分、前記絶縁膜並びに前記導電膜が、夫々、前記ＭＯＳ型トランジスタのチャネル領域を含むウエル、ソース領域及びドレイン領域、ゲート絶縁膜並びにゲート電極と同じ工程で形成されたものであることが好ましい。
【００１６】
【発明の実施の形態】
前述の如く、従来のバラクタ素子においては、図７の矢印５１に示すように、バラクタ素子の端子間電圧を電位Ｖ２からＶ１まで減少させ、バラクタ素子１０１の容量値を減少させた後、端子間電圧をＶ１で一定にしても、矢印５２に示すように、容量値が次第に増加してしまうという問題点がある。本発明者等はこの問題点を解決するために鋭意実験研究を行い、以下に示す知見を得た。即ち、図６に示す従来のバラクタ素子１０１において、端子間電圧をＶ２からＶ１に低減すると、バラクタ素子１０１はアキュムレーション状態、即ち、チャネル領域１０４に電子が集まった状態から、一旦、ディプレッション状態、即ち、チャネル領域１０４に空乏層が形成された状態になる。これが図７の矢印５１に示す変化である。しかしその後、チャネル領域１０４にマイノリティキャリアである正孔が発生し、反転層を形成する。これにより、端子間電圧を一定値Ｖ１に維持しても、容量値が次第に増加して破線５４に示す熱平衡状態に達する。これが矢印５２で示す変化である。このとき、チャネル領域１０４の近傍には正孔の供給源がないため、正孔は徐々に熱的に発生する。このため、反転層の形成に時間がかかり、矢印５２に示す変化は数秒乃至数分間かけてゆっくりと進行する。この結果、端子間電圧を急激に変化させても、容量値が熱平衡状態に達するまでに時間がかかってしまい、容量値の追従性が低くなる。
【００１７】
そこで本発明者等は、バラクタ素子において、チャネル領域から第２導電型キャリアとしての正孔を吸収するための第２導電型領域を設けた。これにより、チャネル領域に反転層が形成されることを防止でき、容量値の端子間電圧変化に対する追従性を向上させることができる。
【００１８】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本実施形態に係るバラクタ素子を示す平面図であり、図２は図１に示すＡ−Ａ’線による断面図である。また、図３は本実施形態に係る半導体集積回路に設けられたＰ型ＭＯＳトランジスタを示す断面図であり、図４は本実施形態に係るバラクタ素子の等価回路図である。
【００１９】
本実施形態に係る半導体集積回路は、例えば、ＶＣＯを含む回路である。この半導体集積回路には、電圧制御型容量素子としてのバラクタ素子が形成されている。図１及び図２に示すように、本実施形態に係るバラクタ素子１においては、例えばＰ型シリコンからなるＰ型基板ＰＳｕｂが設けられており、このＰ型基板ＰＳｕｂの表面の一部にＮウエルＮＷ１が形成されている。また、このＮウエルＮＷ１上にはゲート絶縁膜２が形成されており、ゲート絶縁膜２上には、例えばポリシリコンからなるゲート電極３が形成されている。Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ゲート電極３の形状は矩形である。なお、図１においては、ゲート絶縁膜２は図示を省略されている。
【００２０】
また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ１の表面におけるゲート電極３を挟む２ヶ所の領域には、夫々ｐ＋拡散領域Ｐ１及びＰ２が形成されている。ＮウエルＮＷ１の表面におけるゲート電極３の直下域のうち、ｐ＋拡散領域Ｐ１とｐ＋拡散領域Ｐ２との間の領域をチャネル領域４とする。更に、ＮウエルＮＷ１の表面におけるチャネル領域４、ｐ＋拡散領域Ｐ１及びＰ２から離隔した領域には、ｎ＋拡散領域Ｎ１が形成されている。更にまた、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ３が形成されている。
【００２１】
更に、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、チャネル領域４の形状は矩形である。このチャネル領域４におけるｐ＋拡散領域Ｐ１からｐ＋拡散領域Ｐ２に向かう方向の長さをゲート長Ｌとし、この方向に直交する方向の長さをゲート幅Ｗとすると、ゲート長Ｌはゲート幅Ｗよりも小さくなっている。例えば、ゲート長Ｌは１０μｍであり、ゲート幅Ｗは２０μｍである。
【００２２】
そして、ｐ＋拡散領域Ｐ１及びＰ２は、ＳＤ端子Ｖｓｄに共通接続されており、このＳＤ端子Ｖｓｄは接地電位配線ＧＮＤに接続されている。また、ゲート電極３はゲート端子Ｖｇに接続され、ｎ＋拡散領域Ｎ１はウエル端子Ｖｂに接続されている。更に、ｐ＋拡散領域Ｐ３は接地電位配線ＧＮＤに接続されている。なお、図２においては、ゲート電極３の直下域にのみゲート絶縁膜２が示されているが、ゲート絶縁膜２は、Ｐ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていてもよい。このバラクタ素子１においては、ゲート電極３とＮウエルＮＷ１との間、即ち、ゲート端子Ｖｇとウエル端子Ｖｂとの間に容量が形成される。
【００２３】
また、図３に示すように、本実施形態に係る半導体集積回路は、Ｐ型基板ＰＳｕｂの表面に、前述のバラクタ素子１の他に、Ｐ型ＭＯＳトランジスタ１１が形成されている。このＰ型ＭＯＳトランジスタ１１（以下、ＰＭＯＳ１１という）においては、Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ１１が形成されている。また、このＮウエルＮＷ１１上にはゲート絶縁膜１２が形成されており、ゲート絶縁膜１２上には、例えばポリシリコンからなるゲート電極１３が形成されている。
【００２４】
また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ１１の表面におけるゲート電極１３を挟む２ヶ所の領域には、夫々ｐ＋拡散領域Ｐ１１及びＰ１２が形成されている。ｐ＋拡散領域Ｐ１１はソース領域であり、ｐ＋拡散領域Ｐ１２はドレイン領域である。そして、ＮウエルＮＷ１１の表面におけるゲート電極１３の直下域のうち、ｐ＋拡散領域Ｐ１１とｐ＋拡散領域Ｐ１２との間の領域がチャネル領域１４となっている。更に、ＮウエルＮＷ１１の表面におけるチャネル領域１４、ｐ＋拡散領域Ｐ１１及びＰ１２から離隔した領域には、ｎ＋拡散領域Ｎ１１が形成されている。更にまた、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ１１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ１３が形成されている。
【００２５】
ｐ＋拡散領域Ｐ１１はソース端子Ｖｓに接続されており、ｐ＋拡散領域Ｐ１２はドレイン端子Ｖｄに接続されており、ゲート電極１３はゲート端子Ｖｇｇに接続されている。また、ｎ＋拡散領域Ｎ１１は電源電位配線ＶＤＤに接続されており、ｐ＋拡散領域Ｐ１３は接地電位配線ＧＮＤに接続されている。なお、図３においては、ゲート電極１３の直下域にのみゲート絶縁膜１２が示されているが、ゲート絶縁膜１２は、Ｐ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていてもよい。図２及び図３に示すように、バラクタ素子１におけるゲート電極３よりも下方部分の構成は、ＰＭＯＳ１１におけるゲート電極１３よりも下方部分の構成と同一である。但し、バラクタ素子１とＰＭＯＳ１１とは、前述の如く各領域の接続先が異なっている。
【００２６】
そして、本実施形態に係る半導体集積回路において、バラクタ素子１及びＰＭＯＳ１１は同じ工程にて作製されたものである。即ち、バラクタ素子１のＮウエルＮＷ１はＰＭＯＳ１１のＮウエルＮＷ１１と同じ工程にて形成され、バラクタ素子１のｐ＋拡散領域Ｐ１乃至Ｐ３は、ＰＭＯＳ１１のｐ＋拡散領域Ｐ１１乃至Ｐ１３と同じ工程にて形成され、バラクタ素子１のｎ＋拡散領域Ｎ１はＰＭＯＳ１１のｎ＋拡散領域Ｎ１１と同じ工程にて形成されたものである。また、バラクタ素子１のゲート絶縁膜２はＰＭＯＳ１１のゲート絶縁膜１２と同じ工程にて形成され、バラクタ素子１のゲート電極３はＰＭＯＳ１１のゲート電極１３と同じ工程にて形成されたものである。なお、ゲート絶縁膜２及び１２は、連続した１層の膜であってもよい。
【００２７】
また、本実施形態に係るバラクタ素子１は、図４に示す等価回路により表すことができる。図４に示すように、この等価回路においては、ＰＭＯＳ１１が設けられており、このＰＭＯＳ１１のソース・ドレインがＳＤ端子Ｖｓｄに共通接続されており、このＳＤ端子Ｖｓｄは接地電位配線ＧＮＤに接続されている。また、ＰＭＯＳ１１のゲートは電源Ｐを介してゲート端子Ｖｇに接続されており、基板はウエル端子Ｖｂに接続されている。更に、ＰＭＯＳ１１のゲートと基板との間には、固定容量Ｃが設けられている。なお、電源Ｐ及び固定容量Ｃは、この等価回路を使用してバラクタ素子１の動作をシミュレーションする際のフィッティングに使用するものであり、図１及び図２に示す実際のバラクタ素子１の構成要素には対応していない。また、図４に示す等価回路における破線１５内の部分は、既存のＰ型ＭＯＳトランジスタのパラメータを使用して作成することができる。
【００２８】
次に、上述の如く構成された本実施形態のバラクタ素子の動作について説明する。図１及び図２に示すように、ｐ＋拡散領域Ｐ３に接地電位配線ＧＮＤを介して接地電位を印加することにより、Ｐ型基板ＰＳｕｂの電位を接地電位とする。また、接地電位配線ＧＮＤ及びＳＤ端子Ｖｓｄを介して、ｐ＋拡散領域Ｐ１及びＰ２に接地電位を印加する。なお、ｐ＋拡散領域Ｐ１及びＰ２に印加する電位は、本実施形態の半導体集積回路において使用可能な電位のうち、最も低い電位とすることが好ましい。この電位は接地電位には限定されないが、ＮウエルＮＷ１との間で順方向のｐｎ接合を形成しないような電位とする必要がある。
【００２９】
そして、ゲート端子Ｖｇとウエル端子Ｖｂとの間に印加する端子間電圧Ｖｇｂを変化させることにより、ゲート電極３とＮウエルＮＷ１との間の容量値を変化させる。例えば、ウエル端子Ｖｂの電位を接地電位ＧＮＤと電源電位ＶＤＤとの中間の電位（ＶＤＤ／２）とし、ゲート端子Ｖｇの電位を接地電位ＧＮＤと電源電位ＶＤＤとの間で変化させてもよい。これにより、端子間電圧Ｖｇｂは（−ＶＤＤ／２）乃至（＋ＶＤＤ／２）の範囲内で変化することになる。
【００３０】
図５は、横軸に端子間電圧（Ｖｇｂ）をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１の容量値の電圧依存性を示すグラフ図である。図２及び図５に示すように、端子間電圧Ｖｇｂを十分に高い値Ｖ２とすると、ＮウエルＮＷ１におけるチャネル領域４に電子が集まり、バラクタ素子１はアキュムレーション状態となる。この結果、バラクタ素子１の容量値はほぼゲート絶縁膜２の容量値となり、最大値となる。この状態から、端子間電圧Ｖｇｂを低下させていくと、チャネル領域４に空乏層が形成され、この空乏層が拡がることによりディプレッション状態となり、バラクタ素子の容量値が減少していく。そして、端子間電圧Ｖｇｂを十分に低い値Ｖ１とすると、空乏層の拡がりがほぼ飽和する。これにより、容量値もそれ以上減少しなくなり、最小値に達する。
【００３１】
この場合、端子間電圧をＶ２からＶ１まで変化させると、チャネル領域４に蓄積されていた電子がｎ＋拡散領域Ｎ１を介してウエル端子Ｖｂに吸収され、チャネル領域４に空乏層が形成される。これにより、矢印５１で示すように、容量値が実線５３に沿って減少する。また、このとき、チャネル領域４においては、正孔が熱的に発生するか又はＰ型基板ＰＳｕｂ等から流入するが、ｐ＋拡散領域Ｐ１及びＰ２がドレインとなりこの正孔を吸収するため、チャネル領域４には反転層が形成されない。この結果、図７の矢印５２に示すような容量値の増加は生じない。この結果、バラクタ素子１においては、図７に示す破線５４ではなく、図５に示す実線５３が熱平行状態となる。従って、端子間電圧をＶ２からＶ１まで変化させたときに、チャネル領域４は瞬時に熱平衡状態に達する。なお、ＰＭＯＳ１１の動作は、通常のＰ型ＭＯＳトランジスタの動作と同様である。
【００３２】
本実施形態においては、端子間電圧をＶ２からＶ１まで変化させる際に、チャネル領域４の正孔がｐ＋拡散領域Ｐ１及びＰ２を介して接地電位配線ＧＮＤに吸収されるため、チャネル領域４に反転層が形成されることがなく、従って、容量値が徐々に増加することがない。この結果、端子間電圧を瞬時に変化させても、容量値がそれに追従して瞬時に変化して熱平衡状態に達するため、端子間電圧変化に対する容量値変化の追従性が良好である。このため、このバラクタ素子を搭載したＶＣＯは、制御電圧に対する発振周波数変化の追従性が高い。なお、端子間電圧をＶ１からＶ２まで変化させる際の容量値の追従性は、従来のバラクタ素子と同様である。
【００３３】
また、本実施形態においては、バラクタ素子１におけるゲート電極３よりも下方部分の構成が、ＰＭＯＳ１１におけるゲート電極１３よりも下方部分の構成と同一であるため、図４に示すように、バラクタ素子１の動作をシミュレーションするための等価回路を、既存のＰＭＯＳのトランジスタパラメータを利用して容易に作成することができる。
【００３４】
更に、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、チャネル領域４のゲート長Ｌはゲート幅Ｗよりも小さくなっているため、チャネル領域４内の各位置とｐ＋拡散領域Ｐ１及びＰ２との間の平均的な距離が小さくなり、ｐ＋拡散領域Ｐ１及びＰ２が正孔を吸収する効率が高い。
【００３５】
更にまた、バラクタ素子１はＰＭＯＳ１１と同じ工程で作製されているため、作製が容易であり、また、半導体集積回路の製造工程において、バラクタ素子１を作製するための特別な工程を追加する必要がない。従って、バラクタ素子１を作製することにより半導体集積回路の製造コストが増加することがない。
【００３６】
なお、本実施形態においては、チャネル領域４を挟むように２ヶ所のｐ＋拡散領域Ｐ１及びＰ２を設ける例を示したが、本発明はこれに限定されず、正孔を吸収するためのｐ＋拡散領域は１ヶ所又は３ヶ所以上設けてもよい。また、ｐ＋拡散領域を、チャネル領域４を囲むリング状に設けてもよい。
【００３７】
また、本実施形態においては、Ｐ型基板の表面にＮウエルを形成し、このＮウエルの表面に正孔を吸収するためのｐ＋拡散領域を形成する例を示したが、本発明に係るバラクタ素子は、本実施形態のバラクタ素子の導電型を反転させたバラクタ素子であってもよい。即ち、Ｎ型基板の表面にＰウエルを形成し、このＰウエルの表面に電子を吸収するためのｎ＋拡散領域を形成してもよい。
【００３８】
【発明の効果】
以上詳述したように、本発明によれば、電圧制御型容量素子に第２導電型キャリアを吸収するための第２導電型領域を設けているため、電圧制御型容量素子に空乏層が形成された後、第２導電型キャリアの発生により容量値が徐々に変化することがなく、端子間電圧に対する容量値の追従性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るバラクタ素子を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】本実施形態に係る半導体集積回路に設けられたＰ型ＭＯＳトランジスタを示す断面図である。
【図４】本実施形態に係るバラクタ素子の等価回路図である。
【図５】横軸に端子間電圧をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１の容量値の電圧依存性を示すグラフ図である。
【図６】従来のＭＯＳ型バラクタ素子を示す断面図である。
【図７】横軸に端子間電圧をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１０１の容量値の電圧依存性を示すグラフ図である。
【符号の説明】
１、１０１；バラクタ素子
２、１２、１０２；ゲート絶縁膜
３、１３、１０３；ゲート電極
４、１４、１０４；チャネル領域
１１；Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
１５；破線
５１、５２；矢印
５３；実線
５４；破線
ＰＳｕｂ；Ｐ型基板
ＮＷ１、ＮＷ１１、ＮＷ１０１；Ｎウエル
Ｐ１〜Ｐ３、Ｐ１１〜Ｐ１３、Ｐ１０１；ｐ＋拡散領域
Ｎ１、Ｎ１１、Ｎ１０１、Ｎ１０２；ｎ＋拡散領域
Ｌ；ゲート長
Ｗ；ゲート幅
Ｖｓｄ；ＳＤ端子
Ｖｓ；ソース端子
Ｖｄ；ドレイン端子
Ｖｇ、Ｖｇｇ；ゲート端子
Ｖｂ；ウエル端子
Ｐ；電源
Ｃ；固定容量
ＧＮＤ；接地電位配線
ＶＤＤ；電源電位配線
【発明の属する技術分野】
本発明は、印加電圧により容量値を制御できる電圧制御型容量素子及びこれを搭載した半導体集積回路に関し、特に、電子機器等に使用され印加電圧により発振周波数を制御できる発振回路（以下、ＶＣＯ（ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）という）等に組み込むのに好適な電圧制御型容量素子に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路において、電圧制御型容量素子としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化物半導体）型バラクタ素子が使用されている（例えば、特許文献１参照）。ＭＯＳ型バラクタ素子は、例えば、ＬＣ−ＶＣＯの発振周波数の制御に使用されている。
【０００３】
図６は、従来のＭＯＳ型バラクタ素子を示す断面図である。図６に示すように、バラクタ素子１０１においては、Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ１０１が形成されている。また、このＮウエルＮＷ１０１上にはゲート絶縁膜１０２が形成されており、ゲート絶縁膜１０２上には、例えばポリシリコンからなるゲート電極１０３が形成されている。また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ１０１の表面におけるゲート電極１０３を挟む２ヶ所の領域には、夫々ｎ＋拡散領域Ｎ１０１及びＮ１０２が形成されている。ＮウエルＮＷ１０１の表面におけるｎ＋拡散領域Ｎ１０１とｎ＋拡散領域Ｎ１０２との間の領域はチャネル領域１０４となる。更に、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ１０１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ１０１が形成されている。
【０００４】
そして、ｎ＋拡散領域Ｎ１０１及びＮ１０２は、ウエル端子Ｖｂに接続され、ゲート電極１０３はゲート端子Ｖｇに接続され、ｐ＋拡散領域Ｐ１０１は接地電位配線ＧＮＤに接続されている。なお、図６においては、ゲート電極１０３の直下域にのみゲート絶縁膜１０２が示されているが、ゲート絶縁膜１０２は、Ｐ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていることもある。このバラクタ素子１０１においては、ゲート電極１０３とＮウエルＮＷ１０１との間に容量が形成される。
【０００５】
この従来のバラクタ素子１０１においては、ｐ＋拡散領域Ｐ１０１に接地電位配線ＧＮＤを介して接地電位を印加することにより、Ｐ型基板ＰＳｕｂの電位を接地電位とする。また、ゲート端子Ｖｇとウエル端子Ｖｂとの間に印加する電圧（以下、端子間電圧Ｖｇｂ（＝Ｖｇ−Ｖｂ）という）を変化させることにより、ゲート電極１０３とＮウエルＮＷ１０１との間の容量値を変化させることができる。図７は、横軸に端子間電圧（Ｖｇｂ）をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１０１の容量値の電圧依存性を示すグラフ図である。
【０００６】
図６及び図７に示すように、端子間電圧Ｖｇｂを十分に高い値Ｖ２とすると、ＮウエルＮＷ１０１のチャネル領域１０４に電子が集まり、バラクタ素子１０１はアキュムレーション状態となる。この結果、バラクタ素子１０１の容量値はほぼゲート絶縁膜１０２の容量値となり、最大値となる。この状態から、端子間電圧Ｖｇｂを低下させていくと、ＮウエルＮＷ１０１のチャネル領域１０４に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量値が実線５３に沿って減少していく。そして、端子間電圧Ｖｇｂを十分に低い値Ｖ１とすると、空乏層の拡がりがほぼ飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。
【０００７】
【特許文献１】
特許第２９５１１２８号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。上述の如く、端子間電圧をＶ２からＶ１まで減少させると、矢印５１に示すように、実線５３に沿ってバラクタ素子１０１の容量値が減少する。このとき、端子間電圧を瞬時に変化させれば、容量値も瞬時に変化する。しかし、その後、端子間電圧をＶ１で一定にしても、矢印５２に示すように、容量値はゆっくりと増加して、数秒乃至数分間かけて数％乃至１０％程度増加した後、破線５４に示す熱平衡状態に到達する。このため、端子間電圧を急激に変化させても、容量値が破線５４に示す熱平衡状態に達するまでに時間がかかり、端子間電圧の変化に対する容量値変化の追従性が悪い。従って、このバラクタ素子をＶＣＯに組み込むと、制御電圧の変化に対して発振周波数の変化が遅れ、発振周波数の追従性が悪くなる。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、端子間電圧の変化に対する容量値変化の追従性が優れた電圧制御型容量素子、及びこれを備えた半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る電圧制御型容量素子は、基板と、この基板の表面に形成され第１の電位が印加される第１導電型領域と、この第１導電型領域の表面の一部に形成され前記第１導電型領域との間で順方向のｐｎ接合が形成されないような第２の電位が印加される第２導電型領域と、前記第１導電型領域上に設けられた絶縁膜と、この絶縁膜上における前記第２導電型領域の直上域を除く領域に設けられ第３の電位が印加される導電膜と、を有し、前記第１導電型領域、絶縁膜及び導電膜により容量が形成されることを特徴とする。
【００１１】
本発明においては、第１の電位に対する第３の電位を変化させて、電圧制御型容量素子をアキュムレーション状態、即ち、第１導電型領域における導電膜の直下域に第１導電型キャリアが集まっている状態から、ディプレッション状態、即ち、この直下域に空乏層が形成された状態に変化させる際に、第２導電型領域が第２導電型キャリアを吸収することにより、前記直下域に第２導電型キャリアが蓄積して反転層を形成することを防止できる。これにより、前記直下域に空乏層が形成された後、容量値が徐々に変化することがなく、端子間電圧に対する容量値の追従性が向上する。
【００１２】
また、前記第２導電型領域が、相互に接続され、前記基板の表面に垂直な方向から見て前記導電膜を挟む位置に配置された第１及び第２の部分を有することが好ましい。これにより、本発明の電圧制御型容量素子を、ＭＯＳ型トランジスタと類似の構成とすることができる。この結果、本発明の電圧制御型容量素子の動作をシミュレーションするための等価回路を、既存のＭＯＳ型トランジスタのパラメータを利用して作成することができる。
【００１３】
このとき、前記基板の表面に垂直な方向から見て、前記第１導電型領域における前記第１の部分と第２の部分との間の領域の形状が矩形であり、この直下域における前記第１の部分から第２の部分に向かう方向の長さが、この方向に直交する方向の長さよりも小さいことが好ましい。これにより、第２導電型領域が第２導電型キャリアを吸収する効率が向上する。
【００１４】
更に、前記電圧制御型容量素子がＭＯＳ型トランジスタを含む半導体集積回路内に設けられており、前記第１導電型領域、前記第２導電型領域の第１及び第２の部分、前記絶縁膜並びに前記導電膜が、夫々、前記ＭＯＳ型トランジスタのチャネル領域を含むウエル、ソース領域及びドレイン領域、ゲート絶縁膜並びにゲート電極と同じ工程で形成されたものであることが好ましい。これにより、本発明の電圧制御型容量素子をＭＯＳ型トランジスタと同じ工程で作製することができ、作製が容易になる。
【００１５】
本発明に係る半導体集積回路は、前記電圧制御型容量素子を有することを特徴とする。また、この本発明の半導体集積回路は、ＭＯＳ型トランジスタを有し、前記第１導電型領域、前記第２導電型領域の第１及び第２の部分、前記絶縁膜並びに前記導電膜が、夫々、前記ＭＯＳ型トランジスタのチャネル領域を含むウエル、ソース領域及びドレイン領域、ゲート絶縁膜並びにゲート電極と同じ工程で形成されたものであることが好ましい。
【００１６】
【発明の実施の形態】
前述の如く、従来のバラクタ素子においては、図７の矢印５１に示すように、バラクタ素子の端子間電圧を電位Ｖ２からＶ１まで減少させ、バラクタ素子１０１の容量値を減少させた後、端子間電圧をＶ１で一定にしても、矢印５２に示すように、容量値が次第に増加してしまうという問題点がある。本発明者等はこの問題点を解決するために鋭意実験研究を行い、以下に示す知見を得た。即ち、図６に示す従来のバラクタ素子１０１において、端子間電圧をＶ２からＶ１に低減すると、バラクタ素子１０１はアキュムレーション状態、即ち、チャネル領域１０４に電子が集まった状態から、一旦、ディプレッション状態、即ち、チャネル領域１０４に空乏層が形成された状態になる。これが図７の矢印５１に示す変化である。しかしその後、チャネル領域１０４にマイノリティキャリアである正孔が発生し、反転層を形成する。これにより、端子間電圧を一定値Ｖ１に維持しても、容量値が次第に増加して破線５４に示す熱平衡状態に達する。これが矢印５２で示す変化である。このとき、チャネル領域１０４の近傍には正孔の供給源がないため、正孔は徐々に熱的に発生する。このため、反転層の形成に時間がかかり、矢印５２に示す変化は数秒乃至数分間かけてゆっくりと進行する。この結果、端子間電圧を急激に変化させても、容量値が熱平衡状態に達するまでに時間がかかってしまい、容量値の追従性が低くなる。
【００１７】
そこで本発明者等は、バラクタ素子において、チャネル領域から第２導電型キャリアとしての正孔を吸収するための第２導電型領域を設けた。これにより、チャネル領域に反転層が形成されることを防止でき、容量値の端子間電圧変化に対する追従性を向上させることができる。
【００１８】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本実施形態に係るバラクタ素子を示す平面図であり、図２は図１に示すＡ−Ａ’線による断面図である。また、図３は本実施形態に係る半導体集積回路に設けられたＰ型ＭＯＳトランジスタを示す断面図であり、図４は本実施形態に係るバラクタ素子の等価回路図である。
【００１９】
本実施形態に係る半導体集積回路は、例えば、ＶＣＯを含む回路である。この半導体集積回路には、電圧制御型容量素子としてのバラクタ素子が形成されている。図１及び図２に示すように、本実施形態に係るバラクタ素子１においては、例えばＰ型シリコンからなるＰ型基板ＰＳｕｂが設けられており、このＰ型基板ＰＳｕｂの表面の一部にＮウエルＮＷ１が形成されている。また、このＮウエルＮＷ１上にはゲート絶縁膜２が形成されており、ゲート絶縁膜２上には、例えばポリシリコンからなるゲート電極３が形成されている。Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ゲート電極３の形状は矩形である。なお、図１においては、ゲート絶縁膜２は図示を省略されている。
【００２０】
また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ１の表面におけるゲート電極３を挟む２ヶ所の領域には、夫々ｐ＋拡散領域Ｐ１及びＰ２が形成されている。ＮウエルＮＷ１の表面におけるゲート電極３の直下域のうち、ｐ＋拡散領域Ｐ１とｐ＋拡散領域Ｐ２との間の領域をチャネル領域４とする。更に、ＮウエルＮＷ１の表面におけるチャネル領域４、ｐ＋拡散領域Ｐ１及びＰ２から離隔した領域には、ｎ＋拡散領域Ｎ１が形成されている。更にまた、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ３が形成されている。
【００２１】
更に、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、チャネル領域４の形状は矩形である。このチャネル領域４におけるｐ＋拡散領域Ｐ１からｐ＋拡散領域Ｐ２に向かう方向の長さをゲート長Ｌとし、この方向に直交する方向の長さをゲート幅Ｗとすると、ゲート長Ｌはゲート幅Ｗよりも小さくなっている。例えば、ゲート長Ｌは１０μｍであり、ゲート幅Ｗは２０μｍである。
【００２２】
そして、ｐ＋拡散領域Ｐ１及びＰ２は、ＳＤ端子Ｖｓｄに共通接続されており、このＳＤ端子Ｖｓｄは接地電位配線ＧＮＤに接続されている。また、ゲート電極３はゲート端子Ｖｇに接続され、ｎ＋拡散領域Ｎ１はウエル端子Ｖｂに接続されている。更に、ｐ＋拡散領域Ｐ３は接地電位配線ＧＮＤに接続されている。なお、図２においては、ゲート電極３の直下域にのみゲート絶縁膜２が示されているが、ゲート絶縁膜２は、Ｐ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていてもよい。このバラクタ素子１においては、ゲート電極３とＮウエルＮＷ１との間、即ち、ゲート端子Ｖｇとウエル端子Ｖｂとの間に容量が形成される。
【００２３】
また、図３に示すように、本実施形態に係る半導体集積回路は、Ｐ型基板ＰＳｕｂの表面に、前述のバラクタ素子１の他に、Ｐ型ＭＯＳトランジスタ１１が形成されている。このＰ型ＭＯＳトランジスタ１１（以下、ＰＭＯＳ１１という）においては、Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ１１が形成されている。また、このＮウエルＮＷ１１上にはゲート絶縁膜１２が形成されており、ゲート絶縁膜１２上には、例えばポリシリコンからなるゲート電極１３が形成されている。
【００２４】
また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ１１の表面におけるゲート電極１３を挟む２ヶ所の領域には、夫々ｐ＋拡散領域Ｐ１１及びＰ１２が形成されている。ｐ＋拡散領域Ｐ１１はソース領域であり、ｐ＋拡散領域Ｐ１２はドレイン領域である。そして、ＮウエルＮＷ１１の表面におけるゲート電極１３の直下域のうち、ｐ＋拡散領域Ｐ１１とｐ＋拡散領域Ｐ１２との間の領域がチャネル領域１４となっている。更に、ＮウエルＮＷ１１の表面におけるチャネル領域１４、ｐ＋拡散領域Ｐ１１及びＰ１２から離隔した領域には、ｎ＋拡散領域Ｎ１１が形成されている。更にまた、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ１１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ１３が形成されている。
【００２５】
ｐ＋拡散領域Ｐ１１はソース端子Ｖｓに接続されており、ｐ＋拡散領域Ｐ１２はドレイン端子Ｖｄに接続されており、ゲート電極１３はゲート端子Ｖｇｇに接続されている。また、ｎ＋拡散領域Ｎ１１は電源電位配線ＶＤＤに接続されており、ｐ＋拡散領域Ｐ１３は接地電位配線ＧＮＤに接続されている。なお、図３においては、ゲート電極１３の直下域にのみゲート絶縁膜１２が示されているが、ゲート絶縁膜１２は、Ｐ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていてもよい。図２及び図３に示すように、バラクタ素子１におけるゲート電極３よりも下方部分の構成は、ＰＭＯＳ１１におけるゲート電極１３よりも下方部分の構成と同一である。但し、バラクタ素子１とＰＭＯＳ１１とは、前述の如く各領域の接続先が異なっている。
【００２６】
そして、本実施形態に係る半導体集積回路において、バラクタ素子１及びＰＭＯＳ１１は同じ工程にて作製されたものである。即ち、バラクタ素子１のＮウエルＮＷ１はＰＭＯＳ１１のＮウエルＮＷ１１と同じ工程にて形成され、バラクタ素子１のｐ＋拡散領域Ｐ１乃至Ｐ３は、ＰＭＯＳ１１のｐ＋拡散領域Ｐ１１乃至Ｐ１３と同じ工程にて形成され、バラクタ素子１のｎ＋拡散領域Ｎ１はＰＭＯＳ１１のｎ＋拡散領域Ｎ１１と同じ工程にて形成されたものである。また、バラクタ素子１のゲート絶縁膜２はＰＭＯＳ１１のゲート絶縁膜１２と同じ工程にて形成され、バラクタ素子１のゲート電極３はＰＭＯＳ１１のゲート電極１３と同じ工程にて形成されたものである。なお、ゲート絶縁膜２及び１２は、連続した１層の膜であってもよい。
【００２７】
また、本実施形態に係るバラクタ素子１は、図４に示す等価回路により表すことができる。図４に示すように、この等価回路においては、ＰＭＯＳ１１が設けられており、このＰＭＯＳ１１のソース・ドレインがＳＤ端子Ｖｓｄに共通接続されており、このＳＤ端子Ｖｓｄは接地電位配線ＧＮＤに接続されている。また、ＰＭＯＳ１１のゲートは電源Ｐを介してゲート端子Ｖｇに接続されており、基板はウエル端子Ｖｂに接続されている。更に、ＰＭＯＳ１１のゲートと基板との間には、固定容量Ｃが設けられている。なお、電源Ｐ及び固定容量Ｃは、この等価回路を使用してバラクタ素子１の動作をシミュレーションする際のフィッティングに使用するものであり、図１及び図２に示す実際のバラクタ素子１の構成要素には対応していない。また、図４に示す等価回路における破線１５内の部分は、既存のＰ型ＭＯＳトランジスタのパラメータを使用して作成することができる。
【００２８】
次に、上述の如く構成された本実施形態のバラクタ素子の動作について説明する。図１及び図２に示すように、ｐ＋拡散領域Ｐ３に接地電位配線ＧＮＤを介して接地電位を印加することにより、Ｐ型基板ＰＳｕｂの電位を接地電位とする。また、接地電位配線ＧＮＤ及びＳＤ端子Ｖｓｄを介して、ｐ＋拡散領域Ｐ１及びＰ２に接地電位を印加する。なお、ｐ＋拡散領域Ｐ１及びＰ２に印加する電位は、本実施形態の半導体集積回路において使用可能な電位のうち、最も低い電位とすることが好ましい。この電位は接地電位には限定されないが、ＮウエルＮＷ１との間で順方向のｐｎ接合を形成しないような電位とする必要がある。
【００２９】
そして、ゲート端子Ｖｇとウエル端子Ｖｂとの間に印加する端子間電圧Ｖｇｂを変化させることにより、ゲート電極３とＮウエルＮＷ１との間の容量値を変化させる。例えば、ウエル端子Ｖｂの電位を接地電位ＧＮＤと電源電位ＶＤＤとの中間の電位（ＶＤＤ／２）とし、ゲート端子Ｖｇの電位を接地電位ＧＮＤと電源電位ＶＤＤとの間で変化させてもよい。これにより、端子間電圧Ｖｇｂは（−ＶＤＤ／２）乃至（＋ＶＤＤ／２）の範囲内で変化することになる。
【００３０】
図５は、横軸に端子間電圧（Ｖｇｂ）をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１の容量値の電圧依存性を示すグラフ図である。図２及び図５に示すように、端子間電圧Ｖｇｂを十分に高い値Ｖ２とすると、ＮウエルＮＷ１におけるチャネル領域４に電子が集まり、バラクタ素子１はアキュムレーション状態となる。この結果、バラクタ素子１の容量値はほぼゲート絶縁膜２の容量値となり、最大値となる。この状態から、端子間電圧Ｖｇｂを低下させていくと、チャネル領域４に空乏層が形成され、この空乏層が拡がることによりディプレッション状態となり、バラクタ素子の容量値が減少していく。そして、端子間電圧Ｖｇｂを十分に低い値Ｖ１とすると、空乏層の拡がりがほぼ飽和する。これにより、容量値もそれ以上減少しなくなり、最小値に達する。
【００３１】
この場合、端子間電圧をＶ２からＶ１まで変化させると、チャネル領域４に蓄積されていた電子がｎ＋拡散領域Ｎ１を介してウエル端子Ｖｂに吸収され、チャネル領域４に空乏層が形成される。これにより、矢印５１で示すように、容量値が実線５３に沿って減少する。また、このとき、チャネル領域４においては、正孔が熱的に発生するか又はＰ型基板ＰＳｕｂ等から流入するが、ｐ＋拡散領域Ｐ１及びＰ２がドレインとなりこの正孔を吸収するため、チャネル領域４には反転層が形成されない。この結果、図７の矢印５２に示すような容量値の増加は生じない。この結果、バラクタ素子１においては、図７に示す破線５４ではなく、図５に示す実線５３が熱平行状態となる。従って、端子間電圧をＶ２からＶ１まで変化させたときに、チャネル領域４は瞬時に熱平衡状態に達する。なお、ＰＭＯＳ１１の動作は、通常のＰ型ＭＯＳトランジスタの動作と同様である。
【００３２】
本実施形態においては、端子間電圧をＶ２からＶ１まで変化させる際に、チャネル領域４の正孔がｐ＋拡散領域Ｐ１及びＰ２を介して接地電位配線ＧＮＤに吸収されるため、チャネル領域４に反転層が形成されることがなく、従って、容量値が徐々に増加することがない。この結果、端子間電圧を瞬時に変化させても、容量値がそれに追従して瞬時に変化して熱平衡状態に達するため、端子間電圧変化に対する容量値変化の追従性が良好である。このため、このバラクタ素子を搭載したＶＣＯは、制御電圧に対する発振周波数変化の追従性が高い。なお、端子間電圧をＶ１からＶ２まで変化させる際の容量値の追従性は、従来のバラクタ素子と同様である。
【００３３】
また、本実施形態においては、バラクタ素子１におけるゲート電極３よりも下方部分の構成が、ＰＭＯＳ１１におけるゲート電極１３よりも下方部分の構成と同一であるため、図４に示すように、バラクタ素子１の動作をシミュレーションするための等価回路を、既存のＰＭＯＳのトランジスタパラメータを利用して容易に作成することができる。
【００３４】
更に、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、チャネル領域４のゲート長Ｌはゲート幅Ｗよりも小さくなっているため、チャネル領域４内の各位置とｐ＋拡散領域Ｐ１及びＰ２との間の平均的な距離が小さくなり、ｐ＋拡散領域Ｐ１及びＰ２が正孔を吸収する効率が高い。
【００３５】
更にまた、バラクタ素子１はＰＭＯＳ１１と同じ工程で作製されているため、作製が容易であり、また、半導体集積回路の製造工程において、バラクタ素子１を作製するための特別な工程を追加する必要がない。従って、バラクタ素子１を作製することにより半導体集積回路の製造コストが増加することがない。
【００３６】
なお、本実施形態においては、チャネル領域４を挟むように２ヶ所のｐ＋拡散領域Ｐ１及びＰ２を設ける例を示したが、本発明はこれに限定されず、正孔を吸収するためのｐ＋拡散領域は１ヶ所又は３ヶ所以上設けてもよい。また、ｐ＋拡散領域を、チャネル領域４を囲むリング状に設けてもよい。
【００３７】
また、本実施形態においては、Ｐ型基板の表面にＮウエルを形成し、このＮウエルの表面に正孔を吸収するためのｐ＋拡散領域を形成する例を示したが、本発明に係るバラクタ素子は、本実施形態のバラクタ素子の導電型を反転させたバラクタ素子であってもよい。即ち、Ｎ型基板の表面にＰウエルを形成し、このＰウエルの表面に電子を吸収するためのｎ＋拡散領域を形成してもよい。
【００３８】
【発明の効果】
以上詳述したように、本発明によれば、電圧制御型容量素子に第２導電型キャリアを吸収するための第２導電型領域を設けているため、電圧制御型容量素子に空乏層が形成された後、第２導電型キャリアの発生により容量値が徐々に変化することがなく、端子間電圧に対する容量値の追従性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るバラクタ素子を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】本実施形態に係る半導体集積回路に設けられたＰ型ＭＯＳトランジスタを示す断面図である。
【図４】本実施形態に係るバラクタ素子の等価回路図である。
【図５】横軸に端子間電圧をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１の容量値の電圧依存性を示すグラフ図である。
【図６】従来のＭＯＳ型バラクタ素子を示す断面図である。
【図７】横軸に端子間電圧をとり、縦軸にゲート端子Ｖｇとウエル端子Ｖｂとの間の容量値をとって、バラクタ素子１０１の容量値の電圧依存性を示すグラフ図である。
【符号の説明】
１、１０１；バラクタ素子
２、１２、１０２；ゲート絶縁膜
３、１３、１０３；ゲート電極
４、１４、１０４；チャネル領域
１１；Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
１５；破線
５１、５２；矢印
５３；実線
５４；破線
ＰＳｕｂ；Ｐ型基板
ＮＷ１、ＮＷ１１、ＮＷ１０１；Ｎウエル
Ｐ１〜Ｐ３、Ｐ１１〜Ｐ１３、Ｐ１０１；ｐ＋拡散領域
Ｎ１、Ｎ１１、Ｎ１０１、Ｎ１０２；ｎ＋拡散領域
Ｌ；ゲート長
Ｗ；ゲート幅
Ｖｓｄ；ＳＤ端子
Ｖｓ；ソース端子
Ｖｄ；ドレイン端子
Ｖｇ、Ｖｇｇ；ゲート端子
Ｖｂ；ウエル端子
Ｐ；電源
Ｃ；固定容量
ＧＮＤ；接地電位配線
ＶＤＤ；電源電位配線
Claims (8)
- 基板と、この基板の表面に形成され第１の電位が印加される第１導電型領域と、この第１導電型領域の表面の一部に形成され前記第１導電型領域との間で順方向のｐｎ接合が形成されないような第２の電位が印加される第２導電型領域と、前記第１導電型領域上に設けられた絶縁膜と、この絶縁膜上における前記第２導電型領域の直上域を除く領域に設けられ第３の電位が印加される導電膜と、を有し、前記第１導電型領域、絶縁膜及び導電膜により容量が形成されることを特徴とする電圧制御型容量素子。
- 前記第２導電型領域が、相互に接続され、前記基板の表面に垂直な方向から見て前記導電膜を挟む位置に配置された第１及び第２の部分を有することを特徴とする請求項１に記載の電圧制御型容量素子。
- 前記基板の表面に垂直な方向から見て、前記第１導電型領域における前記第１の部分と第２の部分との間の領域の形状が矩形であり、この直下域における前記第１の部分から第２の部分に向かう方向の長さが、この方向に直交する方向の長さよりも小さいことを特徴とする請求項２に記載の電圧制御型容量素子。
- 前記第２の電位が一定の電位であることを特徴とする請求項１乃至３のいずれか１項に記載の電圧制御容量素子。
- 前記基板が第２導電型の半導体基板であることを特徴とする請求項１乃至４のいずれか１項に記載の電圧制御容量素子。
- ＭＯＳ型トランジスタを含む半導体集積回路内に設けられており、前記第１導電型領域、前記第２導電型領域の第１及び第２の部分、前記絶縁膜並びに前記導電膜が、夫々、前記ＭＯＳ型トランジスタのチャネル領域を含むウエル、ソース領域及びドレイン領域、ゲート絶縁膜並びにゲート電極と同じ工程で形成されたものであることを特徴とする請求項２乃至５のいずれか１項に記載の電圧制御型容量素子。
- 請求項１乃至５のいずれか１項に記載の電圧制御型容量素子を有することを特徴とする半導体集積回路。
- ＭＯＳ型トランジスタを有し、前記第１導電型領域、前記第２導電型領域の第１及び第２の部分、前記絶縁膜並びに前記導電膜が、夫々、前記ＭＯＳ型トランジスタのチャネル領域を含むウエル、ソース領域及びドレイン領域、ゲート絶縁膜並びにゲート電極と同じ工程で形成されたものであることを特徴とする請求項７に記載の半導体集積回路。
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