JP2004296686A

JP2004296686A - 強誘電体メモリ装置およびその製造方法

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Publication number: JP2004296686A
Application number: JP2003085789A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山; Eiji Natori; 栄治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2004-10-21
Anticipated expiration: 2023-03-26
Also published as: JP4424464B2

Abstract

【課題】強誘電体メモリ装置の製造方法を提供する。
【解決手段】本発明は、強誘電体キャパシタ１１０からなるメモリセルがマトリクス状に配列されたメモリセルアレイ１００を含む強誘電体メモリ装置１０００の製造方法であって、基体１０の上に下部電極１２およびハードマスク４０ａの積層体をライン状に形成し、ハードマスク４０ａを所定の形状にパターニングし、下部電極１２およびハードマスク４０の上に絶縁層７２を形成した後、ハードマスク４０の上面４０ｘと絶縁層７２の上面７２ｘとが一致するようにエッチングを行ない、ハードマスク４０を除去することにより、底面が下部電極１２の上面１２ｘからなる開口部２０を絶縁層７２に形成し、開口部２０に強誘電体層１４を形成し、強誘電体層１４の上に下部電極１２と交差する方向に上部電極１６を形成することを含む。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置およびその製造方法に関する。
【０００２】
【背景技術】
強誘電体メモリは、キャパシタ絶縁層に強誘電体層を用いたＲＡＭであり、高速な読出し、書き込みができるＲＡＭとして注目されている。
【０００３】
強誘電体メモリにおいて、強誘電体層の性質は、ヒステリシス特性を決定する上で重要な役割を有する。このため、強誘電体メモリの製造工程において、強誘電体層に加わる影響を最小限にすることが望ましい。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、良好なヒステリシス特性を有する強誘電体層を含む、強誘電体メモリ装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明の強誘電体メモリ装置の製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ装置の製造方法であって、
基体の上に、下部電極およびハードマスクの積層体をライン状に形成し、
前記ハードマスクを所定の形状にパターニングし、
前記下部電極および前記ハードマスクの上に絶縁層を形成した後、前記ハードマスクの上面と前記絶縁層の上面とが一致するようにエッチングを行ない、
前記ハードマスクを除去することにより、前記絶縁層に、底面が前記下部電極の上面からなる開口部を形成し、
前記開口部に強誘電体層を形成し、
前記強誘電体層の上に、前記下部電極と交差する方向に上部電極を形成すること、を含む。
【０００６】
本願において、「ハードマスク」とは、無機化合物からなるマスクのことをいい、一般的なフォトリソグラフィ工程において用いられる有機化合物からなるレジストマスクとは異なるものである。
【０００７】
上記（１）の強誘電体メモリ装置の製造方法によれば、前記強誘電体層が形成された時点で、該強誘電体層の側面は、前記絶縁層によって保護されている。これにより、前記強誘電体層の形成工程以降の製造プロセスにおいて、前記強誘電体層の表面が、例えばプラズマ処理やＣＭＰ法等の処理に直接さらされるのを防止することができる。その結果、前記強誘電体層の膜質を良好に保つことができるため、ヒステリシス特性等がより良好な強誘電体メモリ装置を製造することができる。
【０００８】
また、上記方法によって形成された強誘電体キャパシタは、前記強誘電体層のうち前記上部電極と接している部分がキャパシタ絶縁層として機能するため、キャパシタの容量をより大きくすることができる。
【０００９】
加えて、前記強誘電体層は、前記開口部に形成される。このため、前記強誘電体層のパターニングが不要である。これにより、強誘電体層をパターニングにて形成する一般的な製造方法と比較して、マスクの位置ずれを考慮する必要がないため、強誘電体キャパシタを高集積化することができる。
【００１０】
（２）ここで、上記強誘電体メモリ装置の製造方法において、前記ハードマスクをパターニングした後、前記絶縁層を形成する前に、少なくとも前記ハードマスクのすべての側面にバリア層を形成すること、を含むことができる。これにより、前記バリア層を形成した後前記絶縁層を形成し、次いで前記ハードマスクを除去して前記開口部を形成した後、該開口部に前記強誘電体層を形成することにより、前記強誘電体層のすべての側面を前記バリア層によって覆うことができる。これにより、以降の製造プロセスにおいて前記強誘電体層にダメージが加わるのを防止することができる。その結果、前記強誘電体層の膜質を良好に保つことができるため、より良好なヒステリシス特性を有する強誘電体メモリ装置を製造することができる。
【００１１】
加えて、上記製造方法においては、前記強誘電体層が形成される前に前記バリア層が形成される。このため、前記バリア層を例えばスパッタ法によって成膜する場合、前記バリア層の成膜時のスパッタ工程によって前記強誘電体層にダメージが加わることはない。これにより、より良好な膜質を有する強誘電体層を得ることができる。その結果、より良好なヒステリシス特性を有する強誘電体メモリ装置を得ることができる。
【００１２】
この場合、前記ハードマスクの側面とともに、前記下部電極の側面にバリア層を形成することができる。
【００１３】
（３）前記ハードマスクの膜厚は、前記強誘電体層の膜厚以上であることができる。これにより、前記強誘電体層を所望の膜厚に形成することができる。
【００１４】
（４）前記強誘電体層を形成する前に、少なくとも前記絶縁層の上面に撥液処理を施して、強誘電体材料を含む溶液に対する撥液性を該上面に付与し、
前記開口部に前記溶液を塗布した後、該溶液中の溶媒を除去して、前記強誘電体材料を結晶化させることにより、強誘電体層を形成すること、を含むことができる。これにより、ＣＭＰ法（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｍｅｎｔ）やドライエッチングの工程を経ることなく、前記強誘電体層を形成することができる。これにより、ＣＭＰ法やドライエッチングによって前記強誘電体層にダメージが加わるのを防止することができる。その結果、良好な膜質を有する強誘電体層を低コストで得ることができるため、ヒステリシス特性が良好な強誘電体メモリ装置を生産性良く得ることができる。
【００１５】
この場合、前記撥液処理を、さらに、前記開口部の側面、または前記開口部の側面および底面に対して行なうことができる。このとき、溶媒を乾燥させた強誘電体層の平坦性が向上する。
【００１６】
また、この場合、毛細管現象を利用してノズル内部に前記溶液を上昇させた後、前記開口部に対して該溶液を吐出することができる。これにより、前記開口部のみに前記溶液を塗布することができるため、前記溶液の節約が可能である。このため、製造コストの低減を図ることができる。また、前記撥液処理を、さらに、前記開口部の側面および底面に対して行なう場合であっても、前記開口部のみに前記溶液を確実に塗布することができる。これにより、前記開口部のみに前記強誘電体層を形成することができる。
【００１７】
（５）本発明の強誘電体メモリ装置は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含み、
前記強誘電体キャパシタは、
下部電極と、
前記下部電極と交差する方向に配列された上部電極と、
前記下部電極と前記上部電極との交差領域の少なくとも一部に配置された強誘電体層と、を含み、
前記強誘電体層のすべての側面がバリア層で覆われている。
【００１８】
上記強誘電体メモリ装置によれば、前記強誘電体層のすべての側面がバリア層で覆われているため、以降の製造プロセスにおいて前記強誘電体層にダメージが加わるのを防止することができる。その結果、前記強誘電体層の膜質を良好に保つことができるため、良好なヒステリシス特性を得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２０】
まず、本発明により形成することができるメモリセルアレイを含む強誘電体メモリ装置の一例について説明する。
【００２１】
［第１の実施の形態］
（構造）
図１は、本発明の第１の実施の形態の強誘電体メモリ装置を模式的に示す平面図である。強誘電体メモリ装置１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。周辺回路部２００は、図１に示すように、メモリセルアレイに含まれる各メモリセルに対して選択的に情報の書き込みもしくは読み出しを行なうための各種回路を含む。前記各種回路としては、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。周辺回路２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを含むことができる。
【００２２】
次に、メモリセルアレイ１００について、図２（ａ）および図２（ｂ）を用いて説明する。図２（ａ）は、図１のＡ−Ａ線に沿ってメモリセルアレイ１００の一部を模式的に示す断面図である。図２（ｂ）は、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。
【００２３】
図２（ａ）および図２（ｂ）には、メモリセルアレイ１００のうち２つのメモリセル（強誘電体キャパシタ）１１０が示されている。
【００２４】
メモリセルアレイ１００は、図２（ｂ）に示すように、行選択のための下部電極（ワード線）と、列選択のための上部電極（ビット線）とが直交するように形成される。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。また、図２（ａ）に示すように、下部電極１２と上部電極１６との間には、強誘電体層１４が形成されている。
【００２５】
（製造方法）
次に、本実施の形態の強誘電体メモリ１１０の製造方法について、図３〜図１４（ｂ）を参照しながら説明する。なお、図７（ａ）〜図１０（ａ），図１１，図１２，図１３（ａ）および図１４（ａ）は、図１に示すＡ−Ａ線に沿った断面に相当する断面を模式的に示す図である。また、図３〜図６，図７（ｂ）〜図１０（ｂ），図１３（ｂ）および図１４（ｂ）は、図１に示すＢ１００部分に相当する部分を模式的に示す拡大斜視図である。
【００２６】
１．ハードマスク４０ｂおよび下部電極１２の形成（図３〜図６参照）
まず、図３に示すように、基体１０の上に、下部電極１２を形成するための導電層１２ａを形成する。ここで、基体１０は、例えばＭＯＳトランジスタなどの半導体素子が形成された領域を含む構造等、強誘電体メモリ装置の種類によって異なる構造を有する。
【００２７】
導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。導電層１２ａの材質としては、例えば、Ｉｒ，ＩｒＯ_２，Ｐｔ，ＲｕＯ_ｘ，ＳｒＲｕＯ_ｘ，ＬａＳｒＣｏＯ_ｘを挙げることができる。また、導電層１２ａは、単層または複数の層を積層したものを用いることができる。導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。本実施の形態においては、導電層１２ａとして、例えばＰｔ層と酸化チタン層との積層体を用いた場合について説明する。
【００２８】
次いで、導電層１２ａの上に、ハードマスク４０ａを形成する。ハードマスク４０ａは、単層でもよいし、あるいは複数の層の積層体であってもよい。ただし、ハードマスクを除去する工程（図８（ａ）および図８（ｂ）参照）において、ハードマスク４０ａを構成する最下層（本実施の形態ではＴＥＯＳ層４２ｂ（図９（ａ）参照；ハードマスク４０ａが単層の場合はその層）が、絶縁層７２と異なるエッチングレートを有していればよい。
【００２９】
また、ハードマスク４０ａの材質としては、絶縁層７２と異なるエッチングレートを有していれば特に限定されず、絶縁層７２が酸化シリコンの場合、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、およびタングステンが例示できる。
【００３０】
本実施の形態においては、ハードマスク４０ａが、ＴＥＯＳ層４２ａと窒化チタン層４４ａとの積層体からなる場合について説明する。このように、ハードマスク４０ａが２層からなる場合、ハードマスク４０ａの下層（ＴＥＯＳ層４２ａ）を、強誘電体層１４（図２（ａ）参照）の膜厚以上に形成する。これにより、強誘電体層１４を所望の膜厚に形成することができる。
【００３１】
次に、図３に示すように、ハードマスク４０ａの上に、公知のフォトリソグラフィ工程によって、所定のパターンのレジストＲ１を形成する。本実施の形態においては、図３に示すように、ライン状のレジストＲ１を形成する場合を示す。
【００３２】
次いで、レジストＲ１をマスクとして、ハードマスク４０ａの積層体をエッチングすることにより、図４に示すように、ライン状のハードマスク４０を形成する。その後、レジストＲ１を除去する。
【００３３】
ハードマスク４０ａのエッチング方法は、後述する導電層１２ａのエッチング方法にて例示する方法を用いることができる。本実施の形態においては、窒化チタン層４４ａのパターニングには、ＩＣＰプラズマを用い、エッチングガスとして塩素を用いる。また、ＴＥＯＳ層４２ａのエッチングには、ＲＩＥを用い、エッチングガスとしてＣＨＦ_３／Ｏ_２でドライエッチングを行なう。
【００３４】
次いで、ハードマスク４０をマスクとして、導電層１２ａをパターニングして、下部電極１２を形成する（図５参照）。導電層１２ａのパターニング方法は、その材質によって適宜選択することができ、例えば、ＲＩＥ、スパッタエッチング、プラズマエッチング等の方法を挙げることができる。
【００３５】
本実施の形態においては、例えば、導電層１２ａが膜厚２００ｎｍのＰｔ層と膜厚４０ｎｍの酸化チタン層との積層体からなる場合、ＩＣＰ等の高密度プラズマを用い、エッチングガスとして塩素と酸素の混合ガス（酸素濃度が４０％以上）を用いて、１．０Ｐａ以下の圧力で５００Ｗのバイアス電力にてドライエッチングを行なうことができる。この場合、窒化チタン層４４ａと下部電極１２を構成するＰｔ層との選択比は７以上であるため、窒化チタン層４４ａは下部電極１２に対して良好なエッチング耐性を有する。
【００３６】
２．ハードマスク４２のパターニング（図６〜図８（ｂ）参照）
次に、図６に示すように、必要に応じて窒化チタン層４４を除去する。窒化チタン層４４を除去する方法としては、例えばアンモニア過水を用いたウエット処理でもよいし、ドライエッチングにおいて塩素ガスを用いて反応性を高めた条件で行なってもよい。なお、この工程において、窒化チタン層４４を除去せずに、次の工程に進んでもよい。
【００３７】
次いで、図７（ａ）および図７（ｂ）に示すように、公知のフォトリソグラフィ工程により、所定のパターンのレジストＲ２を形成する。例えば、このレジストＲ２は、後の工程において形成される上部電極１６（図２参照）と同じパターンを用いることができる。
【００３８】
次いで、このレジストＲ２をマスクとして、ハードマスク４２をパターニングする。これにより、図８（ａ）および図８（ｂ）に示すように、所定のパターンのハードマスク４２ｂを形成する。なお、後の工程において、このハードマスク４２ｂが除去されて形成された開口部２０に強誘電体層１４が形成される（図１０（ａ）および図１０（ｂ））。したがって、このハードマスク４２ｂの平面形状は、強誘電体層１４の平面形状とほぼ等しい。すなわち、この工程において、ハードマスク４２ｂを所望の平面形状に形成することにより、強誘電体層１４を所望の平面形状に形成することができる。
【００３９】
３．絶縁層７２の形成（図９（ａ）および図９（ｂ）参照）
次いで、絶縁層（図示せず）を成膜後、ＣＭＰなどの平坦化方法により、絶縁層の上面を平坦化する。ここで、ハードマスク４２ｂの上面４２ｘと、絶縁層７２の上面７２ｘとが一致するようにエッチングを行なう（図９（ａ）参照）。これにより、図９（ａ）および図９（ｂ）に示すように、絶縁層７２を形成する。ここで、少なくとも下部電極１２上に、後の工程にて形成する強誘電体層１４（図２（ａ）参照）の膜厚以上のハードマスク（ＴＥＯＳ層４２）を残存させる。
【００４０】
本実施の形態においては、前記絶縁層の平坦化において、エッチバックまたはＣＭＰ法によって、下部電極１２上のＴＥＯＳ層４２が、強誘電体層１４（図２（ａ）参照）の膜厚以上になるようにする。具体的には、ＨＦを用いたウエットエッチングにより、ＴＥＯＳ層４２の上面が露出するようにする。
【００４１】
また、絶縁層７２としては、例えば、酸化シリコン，窒化シリコン，酸化アルミニウム，酸化チタン等を用いることができるが、少なくとも開口部２０を形成するための加工が容易な材質からなることが望ましい。本実施の形態では、絶縁層７２が酸化シリコンからなる場合について説明する。
【００４２】
４．開口部２０の形成（図１０（ａ）および図１０（ｂ）参照）
次いで、図１０（ａ）および図１０（ｂ）に示すように、ハードマスク（ＴＥＯＳ層４２）のみを選択的に除去することにより、開口部２０を形成する。したがって、この開口部２０は、下部電極１２の上に形成される。本実施の形態では、絶縁層７２およびハードマスク（ＴＥＯＳ層）４２がいずれも酸化シリコンからなる場合について示しているが、それぞれの成膜条件を変更することで、ＨＦに対するウエットエッチングのレートを変えることができる。
【００４３】
また、ＴＥＯＳ層４２と窒化チタン４４との積層体からなるハードマスク４０（図６参照）のかわりに、窒化チタン単層からなるハードマスク（図示せず）を使用する場合、このハードマスクのエッチングは、ドライエッチングでもよいし、ウエットエッチングでもよい。好ましくは、下部電極１２の表面に物理的なダメージが加わらないように、下部電極１２が露出する段階では、ウエットエッチングを行なうのが好ましい。
【００４４】
また、この工程の後、必要に応じて熱処理を行なうことにより、下部電極１２の上面１２ｘにおける電極構成材料の結晶性を回復させることができる。この熱処理は、ドライエッチングによりハードマスクを除去した場合に特に有効である。なぜなら、下部電極１２の上面１２ｘにおける電極構成材料の結晶性は、後の工程で形成される強誘電体層１４の結晶性に影響を及ぼすからである。
【００４５】
５．撥液処理（図１１および図１２参照）
次いで、図１１に示すように、少なくとも絶縁層７２の上面７２ｘに対して撥液処理を行なう。この撥液処理を経ることによって、絶縁層７２の上面７２ｘは、後述する工程において、強誘電体材料を含む溶液に対して撥液性を有する。一方、開口部２０の底面は、撥液処理がされないため、前記溶液に対して親液性を有する。
【００４６】
あるいは、図１２に示すように、全面に撥液処理を施してもよい。すなわち、絶縁層７２の上面７２ｘならびに開口部２０の側面および底面に対して、撥液処理を施すことができる。
【００４７】
なお、図１１および図１２において、「×」で示した部分が、撥液処理を施す領域である。
【００４８】
具体的には、撥液処理としては、フッ素プラズマ処理および撥液膜の形成が挙げられる。以下、これらについて説明する。
【００４９】
（１）フッ素プラズマ処理
このフッ素プラズマ処理は、フッ素原子を含有する分子からなるガスを用いてプラズマ処理を行なうものである。例えばＩＣＰ方式のドライエッチング装置を使用し、ＩＣＰプラズマの出力を５００Ｗとし、バイアス出力を１０Ｗ程度として約６０秒間処理を行なうことにより、フッ素プラズマ処理を行なう。また、ダウンフロー式のように、バイアスをかけることなく処理を行なってもよい。エッチングガスとしては、フッ素原子を含むガスであればよく、例えばＣＨＦ_３やＣＦ_４のフロンガスが挙げられる。なお、ＩＣＰ方式のプラズマ処理のかわりに、ＨＤＰ（ｈｉｇｈｄｅｎｓｉｔｙｐｌａｓｍａ）プラズマを用いてもよい。
【００５０】
例えば、絶縁層７２が酸化シリコンからなる場合、フッ素プラズマ処理を用いた撥液処理により、絶縁層７２の表面において、Ｓｉ−Ｏ結合がＳｉ−Ｆ結合に変化する。すなわち、絶縁層７２の表面において、フッ素末端が表面に現れる。これにより、絶縁層７２の表面は、開口部２０の側壁も含めて強誘電体材料を含む溶液（例えば、ＳＢＴの溶剤として酢酸ブチル、等の有機溶媒を用いた溶液）に対して撥液性を示す。一方、下部電極１２がＩｒ、Ｐｔ等の貴金属やその酸化物などからなる場合、開口部２０の底面（下部電極１２の上面１２ｘ）は、前記撥液処理によって前記溶液との濡れ性に大きな影響を受けないため、前記撥液処理を行なった後でも前記溶液に対して親液性を保持する。このため、後の工程において、開口部２０の底面に前記溶液を塗布した場合でも、前記溶液との間に良好な濡れ性を保つことができるため、強誘電体層１４を容易に形成することができる。
【００５１】
（２）撥液膜の形成
撥液膜は、強誘電体材料を含む溶液に対して撥液性を有する。このような撥液膜としては、例えば、フッ素原子を含有する基を含むシランカップリング剤、テフロン（登録商標）、およびシリコーン樹脂等が挙げられる。このような撥液膜を、少なくとも絶縁層７２の上面７２ｘに形成することにより、撥液処理を行なうことができる。
【００５２】
６．強誘電体層１４の形成（図１３（ａ）および図１３（ｂ）参照）
次いで、図１３（ａ）および図１３（ｂ）に示すように、開口部２０に、強誘電体層１４を形成する。
【００５３】
強誘電体層１４は、強誘電体材料を含む溶液を開口部２０に塗布した後、該溶液を乾燥させて該溶液中の溶媒を除去し、前記強誘電体材料を結晶化させることによって得られる。
【００５４】
ここで、開口部２０においては、底面（下部電極１２の上面１２ｘ）のみが、前記溶液に対して親液性であるため、開口部２０の底面には前記溶液が濡れ広がる。一方、絶縁層７２の上面７２ｘは前記撥液処理が施されたため、前記溶液に対して撥液性を有する。このため、前記溶液は、絶縁層７２の上面７２ｘではじかれるので、絶縁層７２の上面７２ｘには前記溶液が塗布されない。ここで、絶縁層７２の上面７２ｘに局所的に前記溶液の液滴が残ったとしても、例えばＮ_２ガンを用いて気体を前記液滴に吹きつけることにより、前記液滴を容易に除去することができる。この場合、開口部２０内の溶液は除去されない。また、開口部２０の側壁が撥液処理されている場合、溶媒を乾燥させた後の強誘電体層１４の平坦性が向上する。
【００５５】
強誘電体層１４の塗布方法としては、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やＬＳＭＣＤ法を挙げることができる。あるいは、図２２および図２３に示す装置を用いて、毛細管現象を利用してノズル６６の内部に前記溶液を上昇させた後、該溶液を前記開口部２０に塗布することもできる。
【００５６】
図２２および図２３に示す塗工装置２０００は、ノズル６６と、ノズル６６の中央に設置されたスリット６０と、液槽６４とを含む。液槽６４には、強強誘電体材料を含む溶液６８が入っており、上部には蓋６１が形成されている。スリット６０の先端は、溶液６８に浸っている。また、ノズル６６は、スリット６０を軸として、上下（図２３に示す矢印Ｘの方向）に移動することができる。
【００５７】
この塗工装置２０００は、毛細管現象によってスリット６０内に溶液６８を導入して、スリット６０の先端６０ａから溶液６８を吐出する。具体的には、ノズル６６が上昇して溶液６８の表面に近づくにつれて、スリット６０内の液面が上昇する結果、スリット６０の先端６０ａから溶液６８が開口部２０に吐出される。また、基体１０は、ステージ６２の上に設置されている。ステージ６２を、図２３に示す矢印Ｙの方向に移動させることによって、溶液６８の吐出が進行する。
【００５８】
この塗工装置２０００を用いた溶液６８の吐出方法を、図２４（ａ）〜図２４（ｆ）に示す。
【００５９】
溶液６８の吐出前には、図２４（ａ）に示すように、スリット６０の先端６０ａは蓋部６１で覆われている。吐出開始時には、図２４（ｂ）に示すように、蓋部６１を矢印の方向に移動し、ノズル６６が上昇する。ノズル６６の上昇とともに、スリット６０内に溶液６８が流入する。次いで、図２４（ｃ）〜図２４（ｅ）に示すように、ステージ６２を矢印の方向に移動させて、開口部２０（図示せず）に溶液６８を吐出させる。次いで、図２４（ｆ）に示すように、ノズル６６を下降させることにより、溶液６８の吐出を終了させる。ここで、蓋部６１をスリット６０上に設置する。
【００６０】
この塗工装置２０００を用いることにより、開口部２０のみに溶液６８を塗布することができるため、溶液６８の節約が可能である。このため、製造コストの低減を図ることができる。
【００６１】
また、この塗工装置２０００を用いることにより、図１２に示すように、絶縁層７２の上面７２ｘならびに開口部２０の側面および底面にすべて撥液処理を行なった場合においても、開口部２０のみに溶液６８を塗布することができる。これにより、開口部２０のみに強誘電体層１４を形成することができる。
【００６２】
強誘電体層１４を形成するための結晶化は、公知の方法を用いることができる。例えば、前記溶液を開口部２０に塗布し、次いで熱処理により該溶液中の溶媒を除去し、ランプアニールや酸化炉を用いて、前記強誘電体材料の結晶化を行なうことができる。
【００６３】
強誘電体層１４の材質としては、強誘電性を示してキャパシタ絶縁層として使用できるのであれば、その組成は任意のものを適用することができる。このような強誘電体層１４としては、例えばＰＺＴ（ＰｂＺｒ_ｚＴｉ_１−ｚＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属、あるいはシリケート系の材料を添加したもの等を用いることができる。
【００６４】
７．上部電極１６の形成（図１４（ａ）および図１４（ｂ）参照）
次に、強誘電体層１４の上に、上部電極１６を形成するための導電層１６ａを形成する。導電層１６ａの材質は、前述した導電層１２ａと同様のものを適用することができる。次いで、導電層１６ａの上に、公知のフォトリソグラフィ工程によって、所定のパターンのレジストＲ３を形成する。本実施の形態においては、図１４（ａ）および図１４（ｂ）に示すように、ライン状であり、かつ下部電極１２と交差するレジストＲ３を形成する場合について説明する。
【００６５】
まず、レジストＲ３をマスクとして導電層１６ａをエッチングすることにより、図２（ａ）および図２（ｂ）に示すように、上部電極１６を形成する。この上部電極１６は、図２（ｂ）に示すように、下部電極１２と交差している。その後、レジストＲ３を除去する。導電層１６ａのエッチング方法は、その材質によって適宜選択することができる。具体的には、導電層１２ａをエッチングする方法と同様の方法を用いることができる。
【００６６】
以上の工程により、強誘電体キャパシタ１１０を含むメモリセルアレイ１００を形成することができる。次いで、公知の方法により、保護層（図示せず）を形成し、必要に応じて保護層を平坦化する。
【００６７】
（特徴）
まず、本実施の形態の強誘電体メモリ装置の製造方法の特徴について説明する前に、一般的な強誘電体メモリ装置およびその製造方法について説明する。
【００６８】
１．一般的な強誘電体メモリ装置およびその製造方法
一般に、強誘電体メモリにおいて、強誘電体層のうち上部電極と下部電極との間に挟まれた部分が強誘電体キャパシタとなる。したがって、強誘電体層のうち上部電極と下部電極とに挟まれていない部分が存在する場合、この部分にダメージが加わることにより、強誘電体キャパシタの特性が劣化する場合がある。特に、強誘電体キャパシタが高集積化された場合、この劣化は無視できないものとなることがある。
【００６９】
また、一般に、強誘電体メモリにおいて、強誘電体層の表面がプラズマ処理にさらされると、膜質が劣化し、その結果、強誘電体メモリのヒステリシス特性が劣化することがある。特に、強誘電体層の断面積が小さいほど、ヒステリシス特性に大きな影響を及ぼす。
【００７０】
さらに、一般に、強誘電体層の側面が露出していると、層間絶縁層成膜の際に発生する水素によって、膜質が劣化するおそれがある。
【００７１】
また、強誘電体層のパターンを、あらかじめホールまたは溝に形成し、そこに強誘電体層を埋め込んだ後、ＣＭＰ法にて強誘電体層を平坦化する技術が知られている。しかしながら、この場合、ＣＭＰ法に用いるスラリー中の不純物や溶媒によって強誘電体層の膜質が変化したり、ＣＭＰ法によって強誘電体層に物理的なダメージが加わったりして、強誘電体メモリのヒステリシス特性が劣化することがある。また、ＣＭＰ法は、制御が難しい技術であるため、スループットや歩留まりが低い場合がある。
【００７２】
２．本実施の形態の強誘電体メモリ装置の製造方法
これに対して、本実施の形態の強誘電体メモリ装置の製造方法によれば、開口部２０を形成し、この開口部２０に強誘電体層１４を形成する。すなわち、強誘電体キャパシタが形成される部分のみ強誘電体層１４を形成することができる。これにより、強誘電体キャパシタの特性の劣化を防止することができる。
また、開口部２０が下部電極１２上に自己整合的に形成されるため、下部電極１２と強誘電体層１４の位置ずれを考慮する必要がないため、メモリを高集積化することができる。
【００７３】
さらに、強誘電体層１４が形成された時点で、強誘電体層１４の側面は、絶縁層７２によって保護されている。これにより、強誘電体層１４の形成工程以降の製造プロセスにおいて、強誘電体層１４の表面が、例えばプラズマ処理やＣＭＰ法等の処理に直接さらされるのを防止することができる。その結果、強誘電体層１４の膜質を良好に保つことができるため、ヒステリシス特性等がより良好な強誘電体メモリ装置を製造することができる。
【００７４】
そのうえ、本実施の形態の強誘電体メモリの製造方法によれば、少なくとも絶縁層７２の上面７２ａに、撥液処理を施して、強誘電体材料を含む溶液に対する撥液性を上面７２ａに付与する。次いで、開口部２０に前記溶液を塗布することにより強誘電体層１４を形成する。これにより、ＣＭＰ法（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｍｅｎｔ）やドライエッチングの工程を経ることなく、強誘電体層１４を形成することができる。これにより、ＣＭＰ法やドライエッチングによって強誘電体層１４にダメージが加わるのを防止することができる。その結果、良好な膜質を有する強誘電体層１４を得ることができるため、ヒステリシス特性が良好な強誘電体メモリ装置を低コストで得ることができる。
【００７５】
［第２の実施の形態］
本実施の形態の強誘電体メモリ装置は、メモリセルアレイ１００を構成するメモリセル（強誘電体メモリ２１０；図１５（ａ）参照）の構造を除いて、第１の実施の形態の強誘電体メモリ装置１０００（図１参照）と同様の構成を有する。よって、本実施の形態においては、強誘電体キャパシタ２１０についてのみ説明し、第１の実施の形態の強誘電体キャパシタ１１０と同様の構成要素については、同じ符号を付して詳しい説明を省略する。
【００７６】
図１５（ａ）は、本発明の第２の実施の形態のメモリセルアレイ１００の一部を模式的に示す断面図であり、図１５（ｂ）は、本実施の形態において、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。また、図１６は、図１に示すメモリセルアレイのＣ−Ｃ線に沿った断面を模式的に示す図である。
【００７７】
図１５（ａ），図１５（ｂ）および図１６には、強誘電体キャパシタ２１０が示されている。
【００７８】
強誘電体キャパシタ２１０は、図１５（ａ）および図１６に示すように、強誘電体層１４のすべての側面にバリア層３０が形成されている点以外は、第１の実施の形態の強誘電体キャパシタ１１０と同様の構成を有する。
【００７９】
次に、本実施の形態の強誘電体キャパシタ２１０の製造方法について、図１５（ａ）〜図２１（ｂ）を参照しながら説明する。なお、図１７（ａ）〜図２１（ａ）は、図１に示すＡ−Ａ線に沿った断面に相当する断面を模式的に示す図である。また、図１７（ｂ）〜図２１（ｂ）は、図１に示すＢ１００部分に相当する部分を模式的に示す拡大斜視図である。
【００８０】
まず、前述した第１の実施の形態の強誘電体キャパシタ１１０の製造方法において、下部電極１２とハードマスク４２ｂとの積層体を形成した後（図８（ａ）および図８（ｂ）参照）、図１７（ａ）および図１７（ｂ）に示すように、バリア層３０ａを成膜する。
【００８１】
バリア層３０ａとしては、例えば水素バリア層または拡散バリア層が挙げられる。水素バリア層の材質としては、後の工程によって形成される強誘電体層１４が水素によって還元されるのを防ぐことができる材質であれば特に限定されず、例えば、酸化アルミニウム、酸化チタン、酸化マグネシウムを挙げることができる。水素バリア層の成膜方法としては、スパッタ法、ＣＶＤ法、レーザアブレーション法を挙げることができる。
【００８２】
拡散バリア層は、絶縁層７２が例えば酸化シリコンからなり、強誘電体層１４が例えばＰＺＴ（ＰｂＺｒ_ｚＴｉ_１−ｚＯ_３）からなる場合、強誘電体層１４と絶縁層７２とが直接接触するのを防止することにより、強誘電体層１４中の鉛と絶縁層７２中の酸化シリコンとが反応して、鉛ガラスが形成されるのを防止する機能を有する。この場合、拡散バリア層は、酸化アルミニウム、酸化チタン、酸化マグネシウムなどから形成することができる。
【００８３】
次いで、バリア層３０ａをエッチバックし、図１８（ａ）および図１８（ｂ）に示すように、下部電極１２の側面およびハードマスク４２ｂの側面にバリア層３０を形成する。ここで、ハードマスク４２ｂのすべての側面がバリア層３０によって覆われる。
【００８４】
次いで、第１の実施の形態と同様の方法にて、絶縁層７２を形成する（図１９（ａ）および図１９（ｂ）参照）、ハードマスク４２ｂのみを選択的に除去して開口部１２０を形成した後（図２０（ａ）および図２０（ｂ）参照）、開口部１２０に強誘電体層１４（図２１（ａ）および図２１（ｂ）参照）を形成し、次いで上部電極１６を形成する。これにより、強誘電体キャパシタ２１０を含む強誘電体メモリ装置が得られる（図１，図１５（ａ），図１５（ｂ）および図１６参照）。
【００８５】
本実施の形態の強誘電体メモリ装置およびその製造方法によれば、第１の実施の形態の強誘電体メモリ装置およびその製造方法と同様の作用効果を有する。
【００８６】
さらに、本実施の形態によれば、パターニングによりハードマスク４２ｂを形成した後（図８（ａ）および図８（ｂ）参照）、ハードマスク４２ｂのすべての側面にバリア層３０を形成する（図１８（ａ）および図１８（ｂ）参照）。次いで、絶縁層７２を形成した後（図１９（ａ）および図１９（ｂ）参照）、ハードマスク４２ｂを除去して開口部１２０を形成した後（図２０（ａ）および図２０（ｂ）参照）、この開口部１２０に強誘電体層１４を形成する（図２１（ａ）および図２１（ｂ）参照）。これにより、強誘電体層１４のすべての側面にバリア層３０を形成することができる。このように、強誘電体層１４のすべての側面がバリア層３０によって保護されているため、以降の製造プロセスにおいてダメージを受けることなく、強誘電体キャパシタを製造することができる。
【００８７】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の強誘電体メモリ装置を模式的に示す平面図である。
【図２】図２（ａ）は、図１に示すメモリセルアレイのＡ−Ａ線に沿った断面を模式的に示す図であり、図２（ｂ）は、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。
【図３】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図４】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図５】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図６】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図７】図７（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図７（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図８】図８（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図８（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図９】図９（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図９（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１０】図１０（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１０（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１１】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図である。
【図１２】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図である。
【図１３】図１３（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１３（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１４】図１４（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１４（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１５】図１５（ａ）は、本発明の第２の実施の形態の強誘電体キャパシタを模式的に示す断面図であり、図１５（ｂ）は、図１５（ａ）に示す強誘電体キャパシタを模式的に示す斜視図である。
【図１６】図１５（ａ）に示す強誘電体キャパシタを模式的に示す断面図であり、図１のＣ−Ｃ線に沿った断面を示している。
【図１７】図１７（ａ）は、図１５（ａ）および図１５（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１７（ｂ）は、図１７（ａ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１８】図１８（ａ）は、図１５（ａ）および図１５（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１８（ｂ）は、図１８（ａ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１９】図１９（ａ）は、図１５（ａ）および図１５（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１９（ｂ）は、図１９（ａ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２０】図２０（ａ）は、図１５（ａ）および図１５（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図２０（ｂ）は、図２０（ａ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２１】図２０（ａ）は、図１６（ａ）および図１６（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図２１（ｂ）は、図２１（ａ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２２】毛細管現象を利用してノズル内部に、強誘電体材料を含む溶液を上昇させた後、該溶液を吐出するための装置の一例を示す斜視図である。
【図２３】図２２に示すノズル部分の拡大模式図である。
【図２４】図２４（ａ）〜図２４（ｆ）は、図２３に示す装置を用いて、強誘電体材料を含む溶液を塗布する工程を説明する図である。
【符号の説明】
１０基体、１２下部電極、１２ａ，１６ａ導電層、１２ｘ下部電極の上面、１４強誘電体層、１６上部電極、２０，１２０開口部、３０，３０ａバリア層、４０，４０ａ，４０ｂハードマスク、４０ｘハードマスクの上面、４２，４２ａ，４２ｂＴＥＯＳ層、４４，４４ａ窒化チタン層、５０第１駆動回路、５２第２駆動回路、６０スリット、６０ａスリットの先端、６１蓋部、６２ステージ、６４液槽、６６ノズル、６８強誘電体材料を含む溶液、７２絶縁層、７２ｘ絶縁層の上面、１００メモリセルアレイ、１１０，２１０強誘電体キャパシタ、２００周辺回路部、１０００強誘電体メモリ装置、２０００塗工装置、Ｒ１，Ｒ２，Ｒ３レジスト

Claims

強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ装置の製造方法であって、
基体の上に、下部電極およびハードマスクの積層体をライン状に形成し、
前記ハードマスクを所定の形状にパターニングし、
前記下部電極および前記ハードマスクの上に絶縁層を形成した後、前記ハードマスクの上面と前記絶縁層の上面とが一致するようにエッチングを行ない、
前記ハードマスクを除去することにより、前記絶縁層に、底面が前記下部電極の上面からなる開口部を形成し、
前記開口部に強誘電体層を形成し、
前記強誘電体層の上に、前記下部電極と交差する方向に上部電極を形成すること、を含む、強誘電体メモリ装置の製造方法。
請求項１において、
前記ハードマスクをパターニングした後、前記絶縁層を形成する前に、少なくとも前記ハードマスクのすべての側面にバリア層を形成すること、を含む、強誘電体メモリ装置の製造方法。
請求項２において、
前記ハードマスクの側面とともに、前記下部電極の側面にバリア層を形成する、強誘電体メモリ装置の製造方法。
請求項１ないし３のいずれかにおいて、
前記ハードマスクの膜厚は、前記強誘電体層の膜厚以上である、強誘電体メモリ装置の製造方法。
請求項１ないし４のいずれかにおいて、
前記強誘電体層を形成する前に、少なくとも前記絶縁層の上面に撥液処理を施して、強誘電体材料を含む溶液に対する撥液性を該上面に付与し、
前記開口部に前記溶液を塗布した後、該溶液中の溶媒を除去して、前記強誘電体材料を結晶化させることにより、強誘電体層を形成すること、を含む、強誘電体メモリ装置の製造方法。
請求項５において、
前記撥液処理を、さらに、前記開口部の側面、または前記開口部の側面および底面に対して行なう、強誘電体メモリ装置の製造方法。
請求項５または６において、
毛細管現象を利用してノズル内部に前記溶液を上昇させた後、前記開口部に対して該溶液を吐出する、強誘電体メモリ装置の製造方法。
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含み、
前記強誘電体キャパシタは、
下部電極と、
前記下部電極と交差する方向に配列された上部電極と、
前記下部電極と前記上部電極との交差領域の少なくとも一部に配置された強誘電体層と、を含み、
前記強誘電体層のすべての側面がバリア層で覆われている、強誘電体メモリ装置。