JP2004281621A - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP2004281621A
JP2004281621A JP2003069537A JP2003069537A JP2004281621A JP 2004281621 A JP2004281621 A JP 2004281621A JP 2003069537 A JP2003069537 A JP 2003069537A JP 2003069537 A JP2003069537 A JP 2003069537A JP 2004281621 A JP2004281621 A JP 2004281621A
Authority
JP
Japan
Prior art keywords
wiring board
resistor
resistors
board
different
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003069537A
Other languages
English (en)
Inventor
Yasuyoshi Yamada
康義 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Saitama Ltd
Original Assignee
NEC Saitama Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Saitama Ltd filed Critical NEC Saitama Ltd
Priority to JP2003069537A priority Critical patent/JP2004281621A/ja
Publication of JP2004281621A publication Critical patent/JP2004281621A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Parts Printed On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】配線基板に電子回路を実現する場合、例えば抵抗部品などを基板外に取り付けたり、あるいは抵抗部品を印刷により基板上に形成する構成は、高密度実装が困難になり、また様々な抵抗値の抵抗体を形成することが困難になるため電子回路の設計の自由度が制限される。
【解決手段】本発明の配線基板では、基板に形成したスルーホールに抵抗体ペーストを充填して抵抗部品を形成し、かつ抵抗値の異なる抵抗体材料を用いることにより形状は同一でも抵抗値を所望の値に設定できる配線基板を得ることができる。このため高密度実装基板実現しまた形成する回路設計の自由度を高めることができる。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、配線基板に関し、該基板に形成されたスルーホールに抵抗体が充填された配線基板に関する。
【0002】
【従来の技術】
様々な電子回路が形成された多層配線基板が多くの電子機器、家庭電器製品に利用されている。この多層配線基板では、半導体チップ、コンデンサ、抵抗などの各種デバイスが導電体配線で接続され電子回路が構成される。従来、これらデバイスは個別の部品として、上記多層配線基板の外表面に取り付けられていた。例えば図4に示されるように、従来の配線基板21では、抵抗部品15は基板上の導体パターン19、導体パターン20上にはんだ16で取り付けられていた。
【0003】
一方、抵抗体や誘電体を基板表面に導電体パターンと共に印刷により形成する方法も行われている。さらに最近では、基板に貫通孔を設けその中に抵抗体ぺーストを充填し、焼結、固化させることによって配線基板中に抵抗体を形成する技術も提案されている(例えば、特許文献1参照。)。
【0004】
【特許文献1】
特開平11−068261号公報(第3−6頁、図1、図10)
【0005】
【発明が解決しようとする課題】
しかし、例えば抵抗を個別の部品として基板に搭載する方法や基板上に印刷によって形成する方法は、搭載や形成のための大きなスペースを必要とし、他の部品の配置を制約する。このため基板への高密度実装が困難となる場合がある。
【0006】
また上記特許文献1のように基板の貫通孔中に抵抗を形成する方法は他の部品配置や回路形成の障害、制約とならない領域に抵抗を配線基板中に複数形成できる点で有利な方法である。しかし、この特許文献に開示された多層配線基板は、生産効率の観点から各基板の厚みは一定であり、基板に形成される貫通孔の径も他の貫通孔と同じである。このため、各貫通孔部分の抵抗値はほぼ所定の値に決まってしまう。このため、抵抗の抵抗値を自由に調整することは困難である。
【0007】
本発明はこの課題を解決し、配線基板に形成される各抵抗の抵抗値を自由に調整でき、配線基板に形成する電子回路の自由度を高めることを目的とする。
【0008】
【課題を解決するための手段】
本発明の配線基板は、導体部と複数のスルーホールを備えた配線基板であって、2以上のスルーホール内には抵抗体が形成されており、これら抵抗体には電気抵抗値が他の抵抗体と異なる抵抗体が含まれる。この配線基板において、電気抵抗値が異なる抵抗体は他の抵抗体と異なる抵抗体材料によって形成することができる。また配線基板は複数の配線基板が積層された多層配線基板が可能である。電気抵抗値が異なる抵抗体はその長さを他の抵抗体と異ならせることができる。多層配線基板は厚みの異なる配線基板を含むことができる。同じ配線基板のスルーホールには同一種類の抵抗体材料が形成され他の配線基板のスルーホールには上記抵抗体材料とは異なる電気抵抗値の抵抗体材料が形成される得る。上記配線基板は異なる径のスルーホールを含むことができる。配線基板本体はフレキシブルな材料で形成することもできる。上記配線基板はその内部に導体が形成されたスルーホールを備えることもできる。
【0009】
このような配線基板では、該基板に形成される抵抗の抵抗値を自由に調整でき、このため該基板に形成する電子回路の設計の自由度を高められる。
【0010】
【発明の実施の形態】
本発明の配線基板6の基本構造の断面図を図1に示す。基板5に形成されたスルーホール内に抵抗体1が埋め込まれている。この抵抗体1は基板5の上下面に形成された、例えば銅などの導体パターン2、導体パターン3に接続し、1個の抵抗素子を構成している。基板5にはビア部4を形成することもできる。このような抵抗素子を同一基板に複数個形成することができる。
【0011】
図2は上記配線基板を形成する工程の一例を示す図である。まず裏面に銅箔8が形成された樹脂基板5にレーザ等を用いて孔7を空ける(図2a)。次に、抵抗体ペースト10をスキージ9にて孔7に充填し、抵抗体ペースト10を加熱処理などの方法で硬化させ、抵抗体1を形成する(図2b)。さらにレーザ光で孔11を空ける(図2c)。この後、基板上面に銅メッキ膜12を形成する(図2d)。この銅メッキ膜12をエッチングし導体パターン2を形成して、抵抗体を内蔵する配線基板6を形成する(図2e)。
【0012】
上記例では基板材料として例えばポリエステル又はポリイミド系樹脂のフレキシブルな材料を用いることができるが、他の方法として、(1)アルミナなどのセラミックの粉末と有機バインダーとの混合物からなるセラミックグリーンシートを用意し、(2)これに所定の治具で貫通孔を形成し、この上から抵抗ペーストや導体ペーストを所定のパターン形状に印刷し、(3)これらのグリーンシートを積層、焼成して多層配線基板を形成することもできる。
【0013】
抵抗体材料としては、例えば公知のルテニウム系材料や酸化スズ系材料等が使用可能である。また抵抗体の電気抵抗値を調節する方法としては、抵抗体材料の粒子径を調整する方法や絶縁体の粒子を混合させる方法がある。
【0014】
図3は3層の配線基板が積層された多層配線基板18の例を示す断面図である。該基板の上面には抵抗部品15がはんだ16で固定されている。また基板下面には多ピンIC17が同じくはんだ16によって接続している。また該基板18内には様々な電気抵抗値を有する複数の抵抗体1が形成され、導体パターン14、ビア部4、スルーホール13によって接続されている。基板のスルーホールに形成される抵抗体は2層分又は3層分の長さに形成することもでき、これによってその抵抗体の抵抗値を調整することができる。上記多層配線基板では、同一基板では、同一抵抗材料をスルーホールに形成し、異なる基板間ではそれぞれ異なる抵抗材料をスルーホールに形成することができる。またこのような配置でなく、適宜必要な位置のスルーホールに必要な抵抗値の抵抗材料を形成することもできる。
【0015】
また上記スルーホールは径の異なるものを含むことができ、さらに積層する基板は厚みをそれぞれ異ならせることができる。これらの構成によって、さらに各スルーホール部の抵抗値を調整することができる。
【0016】
【発明の効果】
本発明の配線基板では、基板内の複数のスルーホールに抵抗体を配置し、かつそれぞれ異なる所望の抵抗値を形成するので、配線基板に形成する電子回路の自由度を高め、高密度実装を実現できる。
【図面の簡単な説明】
【図1】本発明の配線基板の基本構成の例を示す断面図。
【図2】本発明の配線基板の作製工程例を示す図。
【図3】本発明の配線基板の他の例を示す断面図。
【図4】従来の配線基板の例を示す断面図。
【符号の説明】
1 抵抗体
2、3、14、19、20 導体パターン
4 ビア部
5 基板
6、21 配線基板
10 抵抗体ペースト
12 銅メッキ膜
16 はんだ
17 多ピンIC
18 多層配線基板

Claims (9)

  1. 導体部と複数のスルーホールを備えた配線基板において、2以上の前記スルーホールには抵抗体が形成されており、これら抵抗体には電気抵抗値が他の抵抗体と異なる抵抗体が含まれることを特徴とする配線基板。
  2. 前記電気抵抗値が異なる抵抗体は他の抵抗体と異なる抵抗体材料によって形成される請求項1記載の配線基板。
  3. 前記配線基板は複数の配線基板が積層された多層配線基板である請求項1または2記載の配線基板。
  4. 前記電気抵抗値が異なる抵抗体はその長さが他の抵抗体と異なる請求項3記載の配線基板。
  5. 前記多層配線基板は厚みの異なる配線基板を含む請求項3記載の配線基板。
  6. 同じ配線基板のスルーホールには同一種類の抵抗体材料が形成され他の配線基板のスルーホールには前記抵抗体材料とは異なる電気抵抗値の抵抗体材料が形成される請求項3記載の配線基板。
  7. 異なる径のスルーホールを含む請求項1記載の配線基板。
  8. 前記配線基板本体はフレキシブルな材料で形成される請求項1ないし7記載の配線基板。
  9. 内部に導体が形成されたスルーホールを備える請求項1ないし8記載の配線基板。
JP2003069537A 2003-03-14 2003-03-14 配線基板 Pending JP2004281621A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003069537A JP2004281621A (ja) 2003-03-14 2003-03-14 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003069537A JP2004281621A (ja) 2003-03-14 2003-03-14 配線基板

Publications (1)

Publication Number Publication Date
JP2004281621A true JP2004281621A (ja) 2004-10-07

Family

ID=33286546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003069537A Pending JP2004281621A (ja) 2003-03-14 2003-03-14 配線基板

Country Status (1)

Country Link
JP (1) JP2004281621A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007010758A1 (ja) * 2005-07-15 2009-01-29 パナソニック株式会社 配線基板、配線材料、及び銅張積層板、及び配線基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007010758A1 (ja) * 2005-07-15 2009-01-29 パナソニック株式会社 配線基板、配線材料、及び銅張積層板、及び配線基板の製造方法
JP4529978B2 (ja) * 2005-07-15 2010-08-25 パナソニック株式会社 配線基板、配線材料、及び銅張積層板、及び配線基板の製造方法

Similar Documents

Publication Publication Date Title
US6872893B2 (en) Wiring board provided with passive element and cone shaped bumps
JP2001060767A (ja) セラミック基板の製造方法および未焼成セラミック基板
JP2007142406A (ja) エンベデッド印刷回路基板の製作方法
US9839132B2 (en) Component-embedded substrate
KR20060050532A (ko) 다층 배선판 및 다층 배선판의 제조방법
JP2001274556A (ja) プリント配線板
JP3946578B2 (ja) 受動素子を備えた配線板の製造方法、受動素子を備えた配線板
JP2003188538A (ja) 多層基板、および多層モジュール
JP2004064052A (ja) ノイズ遮蔽型積層基板とその製造方法
JP2004119483A (ja) 素子内蔵基板
JP2005005298A (ja) 積層型チップインダクタとその製造方法
JP2004281621A (ja) 配線基板
JP2008016805A (ja) 印刷回路基板及びその製造方法
JPH09293968A (ja) 多層配線基板およびその製造方法
JP2004172530A (ja) 誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板
US20050062587A1 (en) Method and structure of a substrate with built-in via hole resistors
JP2004303944A (ja) モジュール基板及びその製造方法
JP2000353872A (ja) 回路基板およびその製造方法
JP7555434B2 (ja) コア基板およびインターポーザ
JP2004165343A (ja) 積層型セラミック電子部品およびその製造方法
JPH11163192A (ja) セラミック多層同軸信号配線基板及びセラミック多層同軸信号配線基板の製造方法及び電子回路装置
JP2006041238A (ja) 配線基板及び配線基板の製造方法
JPH0380596A (ja) 多層セラミック回路基板の製造方法
JP2006049457A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JPH09214090A (ja) プリント配線板およびその製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060307