JP2004207760A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2004207760A
JP2004207760A JP2004115273A JP2004115273A JP2004207760A JP 2004207760 A JP2004207760 A JP 2004207760A JP 2004115273 A JP2004115273 A JP 2004115273A JP 2004115273 A JP2004115273 A JP 2004115273A JP 2004207760 A JP2004207760 A JP 2004207760A
Authority
JP
Japan
Prior art keywords
chip
lsi
lsi chip
electrode
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004115273A
Other languages
English (en)
Inventor
Hiroaki Fujimoto
博昭 藤本
Minobu Kunitomo
美信 國友
Takashi Yui
油井  隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004115273A priority Critical patent/JP2004207760A/ja
Publication of JP2004207760A publication Critical patent/JP2004207760A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Abstract

【課題】 配線基板にLSIチップを積層して実装した半導体装置において、フリップチップ接続部の突起電極とワイヤボンド用の電極とが鉛直方向において同じ位置に配置される場合は、ワイヤボンディング時の機械的ダメージがフリップチップ接続部に伝播することにより、フリップチップ接続部の接続信頼性が低下するという課題があった。
【解決手段】 配線基板5にフリップチップ接続されたLSIチップ1に形成された突起電極3と、LSIチップ8に形成された電極4とを鉛直方向において異なる位置に配置することにより、電極4におけるワイヤボンド時の機械的ダメージがフリップチップ接続部に伝播することを抑制し、フリップチップ接続部の接続信頼性を確保する。
【選択図】 図1

Description

本発明は、複数のLSIチップが配線基板上に積層して搭載された半導体装置に関するものであり、特に、突起電極を介したフリップチップ接続部を機械的ダメージから保護することにより電気的接続を確保する半導体装置に関するものである。
近年、電子機器の小型化、信頼性の向上に対応するために複数のLSIチップを1つのパッケージに内蔵した半導体装置が要望され、高機能、高密度を達成するための複数のLSIチップを積層した半導体装置が注目されてきている。
以下、従来のLSIチップを積層した半導体装置について説明する。
図6は、従来の半導体装置を示す断面図である。
図6に示すように、LSIチップ1と配線基板5とは突起電極3を介して電気的に接続され、LSIチップ1とLSIチップ2とは回路形成されていない面どうしで接着剤により接着されている。また、LSIチップ2に形成された電極4と配線基板5に形成された配線とは、金属細線6によって電気的に接続されている。
しかしながら、最近のLSIチップの多ピン化傾向もあって、それぞれのLSIチップに形成された電極が鉛直方向において同じ位置あるいは非常に近接された位置に配置されるために、ワイヤボンド時に発生する機械的ダメージによってフリップチップ接続部の電気的接続を破壊してしまう恐れを生じるようになった。
図6に示すように、突起電極3の位置およびLSIチップ2に形成された電極4の位置を特に考慮することなく、2つのLSIチップを積層すると、鉛直方向の直線7上に突起電極3と電極4とが配置される場合がある。
この場合、電極4上に金属細線6をワイヤボンド工法によって接続する際には、電極4に鉛直方向下向きに強い機械的ダメージが加わるので、この機械的ダメージが鉛直方向下向きに伝播し、LSIチップ1と配線基板5との突起電極3を介したフリップチップ接続部に達することになる。
一方、半導体装置の薄型化の要望に対応するために、LSIチップを300[μm]以下に加工する必要があるが、ワイヤボンド時の大きな機械的ダメージを、薄厚のLSIチップ1およびLSIチップ2によって十分減衰させることは困難である。その結果、電極4におけるワイヤボンド時の機械的ダメージが十分に減衰することなく、フリップチップ接続部にまで伝播し、安定した電気的接続を確保できなくなるといった問題があった。
また、フリップチップ接続が、導電性接着剤や樹脂を用いた接続と比較して強度の大きい低融点金属を用いた接続であっても、突起電極近傍における接続部断面径が数十μm以下であるので、導電性接着剤や樹脂による接続または直接的な接続の場合と同様に、接続強度の飛躍的な向上は期待できず、ワイヤボンド時における機械的ダメージの影響を受けることになる。
このように、接続強度の向上が困難であるフリップチップ接続を有する半導体装置においては、突起電極近傍におけるフリップチップ接続部に作用するワイヤボンド時の機械的ダメージの低減が、信頼性の高い製品を実現するために必須である。
また、配線基板に対して1つのLSIチップをフリップチップ接続し、さらに別の1つのLSIチップを積層して搭載した半導体装置では、合計2つのLSIチップが半導体装置に搭載された構成であるため、高機能、高密度を狙いとした3つ以上のLSIチップの組み合わせを必要とする場合には対応できていなかった。
本発明は前記課題を解決するもので、金属細線をワイヤボンド工法で接続する際の電極近傍における強い機械的ダメージによるフリップチップ接続部の劣化を防止し、電気的接続の信頼性を確保するとともに、3つ以上のLSIチップを内蔵することもできる高機能、高密度の半導体装置を提供することを目的とするものである。
前記従来の課題を解決するために本発明の半導体装置は、複数の第1のLSIチップと配線基板とが突起電極を介してフリップチップ接続され、前記複数の第1のLSIチップの回路形成されていない面と第2のLSIチップの回路形成されていない面とが接着され、前記第2のLSIチップに形成された電極と前記配線基板に形成された配線とが金属細線で電気的に接続されている。
このように、配線基板にフリップチップ接続された複数のLSIチップに対してLSIチップが搭載されることにより、高機能、高密度の半導体装置の実現が可能となる。
また、複数の第1のLSIチップに対向する配線基板の表面を水平面として、前記突起電極と前記第2のLSIチップに形成された電極とが鉛直方向において異なる位置にある。
このような半導体装置により、ワイヤボンド時の機械的ダメージがフリップチップ接続部に伝播することを抑制できるので、安定した高信頼性のフリップチップ接続を確保することができる。
また、導電性接着剤を用いたフリップチップ接続である。
このように、導電性接着剤を用いた場合は100[℃]程度の低温で接合を行うことができるため、LSIチップまたは配線基板に熱応力が発生せず、そりなどの機械的不具合を抑制できる。
また、低融点金属を用いたフリップチップ接続である。
このように、低融点金属を用いた場合は、他の接合方法に比較して接合強度の大きい接合を実現できる。
また、突起電極と配線基板に形成された電極とが直接接続するフリップチップ接続である。
このように、突起電極と配線基板に形成された電極とが直接接続する場合は、LSIチップの電極が狭ピッチであっても、接合剤による電気的ショートを防止することができる。
以上、本発明の半導体装置により、突起電極と上側のLSIチップに形成された電極とが鉛直方向において異なる位置に配置されるように、それぞれのLSIチップに形成された電極の位置を考慮して設計するか、または、配線基板にフリップチップ接続されたLSIチップの上面に搭載するLSIチップの搭載位置を調整することで、ワイヤボンドによる機械的ダメージが突起電極に伝播することを抑制し、安定したフリップチップ接続部の接続信頼性を確保することができる。
また、配線基板にフリップチップ接続したLSIチップに複数のLSIチップを搭載したり、配線基板にフリップチップ接続した複数のLSIチップにさらにLSIチップを搭載することにより、3つ以上のLSIチップが搭載された半導体装置の実現が可能となり、高機能、高密度の半導体装置を実現することができる。
また、フリップチップ接続部として、導電性接着剤を用いた樹脂によるフリップチップ接続または低融点金属によるフリップチップ接続または突起電極と配線基板に形成された配線とが直接接続するフリップチップ接続のいずれかを用いることにより、配線基板のそり防止、接合強度の向上、電気的ショートの防止を達成することができる。
以下、本発明の半導体装置の一実施形態について図面を参照しながら説明する。なお、従来例で用いた符号は同一の構成要件を表示するものとする。
まず、本発明の第1の実施形態について説明する。
図1(a)は本実施形態の半導体装置の断面図であり、図1(b)は本実施形態の半導体装置の上方からの透過図である。
図1(a)に示すように、LSIチップ1に形成された突起電極3は、配線基板5に形成された配線にフリップチップ接続されている。また、半導体集積回路が形成されたLSIチップ8は、回路形成された面を上面として、LSIチップ1と回路形成されていない面どうしで接着されている。そして、LSIチップ8に形成された電極4と配線基板5に形成された配線とは、金属細線6によって電気的に接続されている。
次に図1(b)に示すように、LSIチップ8の電極4とLSIチップ1の電極に形成された突起電極3とは、鉛直方向において異なる位置に配置されているので、電極4に金属細線6をワイヤボンドした時に発生する機械的ダメージは、突起電極3を介したフリップチップ接続部に電気的接続の不具合を発生させる程度のものではない。
一般的に、突起電極およびワイヤボンドされる電極が形成されるための電極はLSIチップの周囲に形成されるために、基板に搭載された上下それぞれのLSIチップの辺が鉛直方向において近接する場合、突起電極とワイヤボンドされる電極とが鉛直方向において同じ位置に配置されやすい。しかしながら、本実施形態のように、基板に搭載された上下それぞれのLSIチップの辺が鉛直方向において近接する複数のLSIチップを積層する場合であっても、突起電極とワイヤボンドされる電極とが鉛直方向において異なる位置にあれば、ワイヤボンド時の機械的ダメージの伝播によるフリップチップ接続部の劣化を防止することができる。
具体的には、突起電極3と電極4とを鉛直方向において異なる位置に配置する方法として、それぞれのLSIチップに形成される電極の位置を考慮して設計する方法と、LSIチップ1に対するLSIチップ8の搭載位置を調整する方法とがある。それぞれのLSIチップに形成される電極の位置を考慮して設計する方法としては、例えば、それぞれのLSIチップどうしの鉛直方向における中心を合わせた状態で、それぞれのLSIチップに形成された電極が、鉛直方向において重なる領域がない位置にそれぞれの電極を設計してもよく、この場合、突起電極3の位置およびワイヤボンドされる位置が、それぞれの電極内でバラツキを生じても、突起電極3とワイヤボンドされる位置は鉛直方向において異なる位置に配置される。
また、鉛直方向において突起電極3を結んで囲まれる多角形の内側にLSIチップ8に形成された電極4が配置されるように設計してもよく、この場合、突起電極3が形成される位置にバラツキが生じても、LSIチップ8に形成された電極4と突起電極3とが、鉛直方向において異なる位置に配置される。
また図1では、LSIチップ1と配線基板5とが突起電極3を介して電気的に接続されるとともに、LSIチップ1と配線基板5との間に注入された封止樹脂によって封止され、フリップチップ接続されたLSIチップ1に対して別のLSIチップ8を積層して接着し、LSIチップ8に形成された電極4と配線基板5に形成された配線とを金属細線6により電気的に接続した状態を示したが、さらに、積層した2つのLSIチップおよび金属細線6を含む領域を封止樹脂によって封止することにより、外的な機械的ダメージからの保護および各接続部に対する経時的な劣化の抑制を行うことが可能となる。
また、配線基板5の裏面および側面には、外部基板と電気的に接続するために、LSIチップ1と電気的に接続するための配線および外部接続用電極が形成され、外部接続用電極にボールおよびピンが接続されていてもよい。また、ビアホールによって各配線層を電気的に接続した多層配線構造とすることで、狭ピッチの電極配置のLSIチップに対応することが可能となり、外部基板に対する接続用の配線および電極の配置の自由度を向上させることもできる。
なお、LSIチップは、メモリーチップ、ロジックチップ等であり、特に機能を限定されるものではない。
次に、配線基板に搭載された複数のLSIチップの形状およびサイズの大小関係について説明する。
図2は、配線基板(図示せず)に搭載された2つのLSIチップを、配線基板の反対側から突起電極を透視して表示した平面図である。図2(a)〜図2(d)はそれぞれ、LSIチップ1に形成された突起電極3とLSIチップ8に形成された電極4とが、4辺、3辺にまたがる部分、2辺の一部および1辺の一部で鉛直方向において近接する場合の平面図である。
まず図2(a)に示すように、LSIチップ1に形成された突起電極3とLSIチップ8に形成された電極4とが、それぞれのLSIチップの4辺近傍において近接する場合、4辺に配列する突起電極3と電極4とを鉛直方向において異なる位置に配置することにより、電極4に対するワイヤボンド時の機械的ダメージが突起電極3に伝播することを防止できる。
また図2(b)に示すように、3辺にまたがる部分において、LSIチップ1に形成された突起電極3とLSIチップ8に形成された電極4とが近接する場合、3辺にまたがる部分に配列する突起電極3と電極4とを鉛直方向において異なる位置に配置することにより、電極4に対するワイヤボンド時の機械的ダメージが突起電極3に伝播することを防止できる。
また図2(c)に示すように、2辺の一部において、LSIチップ1に形成された突起電極3とLSIチップ8に形成された電極4とが近接する場合、2辺の一部に配列する突起電極3と電極4とを鉛直方向において異なる位置に配置することにより、電極4に対するワイヤボンド時の機械的ダメージが突起電極3に伝播することを防止できる。
なお、図2(c)では対向する2辺の一部において、LSIチップ1に形成された突起電極3とLSIチップ8に形成された電極4とが近接する場合を示したが、それぞれのLSIチップの任意の1つの角部を含む隣り合う2辺において、LSIチップ1に形成された突起電極3とLSIチップ8に形成された電極4とが近接する場合でも、同様に電極4に対するワイヤボンド時の機械的ダメージが突起電極3に伝播することを防止できる。
また図2(d)に示すように、1辺の一部においてLSIチップ1に形成された突起電極3とLSIチップ8に形成された電極4とが近接する場合、1辺の一部に配列する突起電極3と電極4とを鉛直方向において異なる位置に配置することにより、電極4に対するワイヤボンド時の機械的ダメージが突起電極3に伝播することを防止できる。
なお、本実施形態では、配線基板に対して2つのLSIチップを搭載した場合について示したが、配線基板にフリップチップ接続した複数のLSIチップにさらに別のLSIチップを積層した場合や、配線基板にフリップチップ接続したLSIチップにさらに別の複数のLSIチップを積層した場合についても、前記のLSIチップの形状および大小関係において、突起電極と上側のLSIチップに形成された電極とを鉛直方向において異なる位置に配置することにより、ワイヤーボンド時のダメージが突起電極に伝播することを防止できる。
次に、LSIチップ8に形成された電極4とLSIチップ1の電極に形成された突起電極3とが、鉛直方向において同じ位置に配置される場合と異なる位置に配置される場合とを比較して、ワイヤボンド時に発生する機械的ダメージの伝播の状態について説明する。
図3は、ワイヤボンド時のLSIチップに付加される荷重の方向と大きさをベクトル成分を用いて示した2つのLSIチップの断面方向からの拡大図である。以下、図3を用いて、本実施形態のワイヤボンド時の機械的ダメージの伝播メカニズムについて説明する。
図3に示すように、LSIチップに付加される荷重が突起電極に伝播するメカニズムとして、まず、電極4を基点として鉛直方向に対して30°をなす方向に突起電極3aが配置された状態を仮定する。なお、ワイヤボンド時の機械的ダメージの大きさは、LSIチップ8の電極4に作用する荷重として示している。
この場合、鉛直方向に作用するワイヤボンド時の電極4における鉛直下向きの荷重の大きさをPとすると、鉛直方向と30°をなす方向の分力としては(√3/2)Pと小さくなる。また、電極4からそれぞれの突起電極までの距離(伝播距離)は、鉛直方向において直下に配置された突起電極3bまでの距離をLとすると、電極4から鉛直方向と30°をなす方向に配置された突起電極3aまでの距離は(2/√3)Lとなり、従来の(2/√3)倍と大きくなるので、突起電極3aに伝播するワイヤボンド時の機械的ダメージは軽減する。したがって、突起電極3a近傍部のフリップチップ接続部は、伝播する荷重が小さくなり、電極4からの距離が大きくなることから、ワイヤボンド時の機械的ダメージは低減され、接続信頼性が向上する。
本実施形態では、特に突起電極3aが電極4の鉛直真下に対して30°の方向に位置する場合について説明したが、電極4を基点として、鉛直方向における真下の方向と突起電極3aが位置する方向とがなす角度が30°以外の角度における位置でも、突起電極3aがLSIチップ1の周辺部からはみ出す位置でなければ特に限定されるものではない。
次に、本発明の第2の実施形態について説明する。
図4は、本実施形態の半導体装置を示した断面図である。
図4に示すように、半導体集積回路が形成されたLSIチップ1は、回路形成された面の電極に突起電極3が形成され、突起電極3を介し配線基板5に形成された配線に電気的にフリップチップ接続されている。
また、半導体集積回路が形成されたLSIチップ9およびLSIチップ10は、回路形成された面を上面として、LSIチップ1と回路形成されていない面どうしで接着されている。LSIチップ9およびLSIチップ10の回路形成された面には、ワイヤボンド接続用の電極4が形成されており、電極4と配線基板5に形成された配線とが金属細線6によって電気的に接続されている。このとき、LSIチップ9およびLSIチップ10に形成された電極4と、LSIチップ1の電極に形成された突起電極3とが、鉛直方向において異なる位置に配置されなければならない。その方法として、第1の実施形態と同様に、それぞれのLSIチップに形成される電極の位置を考慮して設計する方法と、LSIチップ1に対するLSIチップ9およびLSIチップ10の搭載位置を調整する方法とがある。
なお、本実施形態ではLSIチップ9およびLSIチップ10の2つのLSIチップをLSIチップ1に搭載したが、3つ以上のLSIチップをLSIチップ1に搭載してもよい。
以上、配線基板にフリップチップ接続されたLSIに対して複数のLSIチップを搭載することにより、高機能、高密度の半導体装置の実現が可能となる。
次に、本発明の第3の実施形態について説明する。
図5は、配線基板とフリップチップ接続された複数のLSIチップに対して1つのLSIチップが搭載された半導体装置を示した断面図である。
図5に示すように、半導体集積回路が形成されたLSIチップ11およびLSIチップ12は、回路形成された面に突起電極3が形成され、突起電極3を介して配線基板5に形成された配線に、それぞれ電気的にフリップチップ接続されている。本実施形態では、半導体集積回路が形成されたLSIチップ13は、回路形成された面を上面として、LSIチップ11およびLSIチップ12にまたがって半導体集積回路が形成されていない面が接着されているが、LSIチップ13は片方のLSIチップ11上のみに接着してもよい。
また、LSIチップ13の回路形成された面にはワイヤボンド接続用の電極4が形成されており、電極4と配線基板5に形成された配線とは、金属細線6によって電気的に接続されている。
このとき、LSIチップ13に形成された電極4と、LSIチップ11およびLSIチップ12の電極に形成された突起電極3とが、鉛直方向において異なる位置に配置されなければならない。その方法として、第1の実施形態および第2の実施形態と同様に、それぞれのLSIチップに形成される電極の位置を考慮して設計する方法と、LSIチップ11およびLSIチップ12に対するLSIチップ13の搭載位置を調整する方法とがある。
なお、本実施形態ではLSIチップ11およびLSIチップ12の2つのLSIチップに対してLSIチップ13を搭載したが、3つ以上のLSIチップに対してLSIチップ13を搭載してもよい。
このように、配線基板にフリップチップ接続されたLSIに対して複数のLSIチップを搭載することにより、高機能、高密度の半導体装置の実現が可能となる。
また、フリップチップ接続部は、導電性接着剤を用いた樹脂によるフリップチップ接続または低融点金属によるフリップチップ接続または突起電極と配線基板に形成された配線とが直接接続するフリップチップ接続のいずれかのフリップチップ接続である。
すなわち、導電性接着剤を用いたフリップチップ接続の場合は、100[℃]程度の低温で接合を行うことができるため、LSIチップまたは配線基板に熱応力が発生せず、そりなどの機械的不具合を抑制できる。
また、低融点金属を用いたフリップチップ接続の場合は、他の接合方法に比較して接合強度の大きい接合を実現できる。
また、突起電極と配線基板に形成された電極とが直接接続するフリップチップ接続の場合は、LSIチップの電極が狭ピッチであっても、接合剤による電気的ショートを防止することができる。
以上、本実施形態で示した半導体装置は、LSIチップと配線基板とを突起電極を介してフリップチップ接続するとともに、LSIチップと配線基板との間に充填した封止樹脂により封止し、配線基板にフリップチップ接続したLSIチップに別のLSIチップを接着し、上側のLSIチップに形成された電極と配線基板に形成された配線とを金属細線により電気的に接続し、さらに、積層した複数のLSIチップおよび金属細線を含む領域を封止樹脂によって封止した半導体装置であり、突起電極と上側のLSIチップに形成された電極とは鉛直方向において異なる位置に配置されることにより、突起電極に対する上側のLSIチップに形成された電極におけるワイヤボンド時の機械的ダメージの影響を低減することが可能となる。
また、配線基板にフリップチップ接続したLSIチップに対して複数のLSIチップを積層するか、または配線基板にフリップチップ接続した複数のLSIチップにさらに別のLSIチップを積層することで、3つ以上のLSIチップを半導体装置に搭載することも可能となる。
本発明の一実施形態の半導体装置を示す図 本発明の一実施形態の半導体装置を示す平面図 本発明の一実施形態のワイヤボンド時の荷重の大きさと方向をベクトル成分で示す図 本発明の一実施形態の半導体装置を示す断面図 本発明の一実施形態の半導体装置を示す断面図 従来の半導体装置を示す断面図
符号の説明
1 LSIチップ
2 LSIチップ
3,3a,3b 突起電極
4 電極
5 配線基板
6 金属細線
7 直線
8 LSIチップ
9 LSIチップ
10 LSIチップ
11 LSIチップ
12 LSIチップ
13 LSIチップ

Claims (5)

  1. 複数の第1のLSIチップと配線基板とが突起電極を介してフリップチップ接続され、前記複数の第1のLSIチップの回路形成されていない面と第2のLSIチップの回路形成されていない面とが接着され、前記第2のLSIチップに形成された電極と前記配線基板に形成された配線とが金属細線で電気的に接続されたことを特徴とする半導体装置。
  2. 複数の第1のLSIチップに対向する配線基板の表面を水平面として、前記突起電極と前記第2のLSIチップに形成された電極とが鉛直方向において異なる位置にあることを特徴とする請求項1に記載の半導体装置。
  3. 導電性接着剤を用いたフリップチップ接続であることを特徴とする請求項1に記載の半導体装置。
  4. 低融点金属を用いたフリップチップ接続であることを特徴とする請求項1に記載の半導体装置。
  5. 突起電極と配線基板に形成された配線とが直接接続するフリップチップ接続であることを特徴とする請求項1に記載の半導体装置。
JP2004115273A 2004-04-09 2004-04-09 半導体装置 Pending JP2004207760A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004115273A JP2004207760A (ja) 2004-04-09 2004-04-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004115273A JP2004207760A (ja) 2004-04-09 2004-04-09 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002163925A Division JP3558070B2 (ja) 2002-06-05 2002-06-05 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2004207760A true JP2004207760A (ja) 2004-07-22

Family

ID=32822384

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004115273A Pending JP2004207760A (ja) 2004-04-09 2004-04-09 半導体装置

Country Status (1)

Country Link
JP (1) JP2004207760A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261044A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 固体撮像素子付半導体装置及び該半導体装置の製造方法
JPH11260851A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 半導体装置及び該半導体装置の製造方法
JP2001044358A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261044A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 固体撮像素子付半導体装置及び該半導体装置の製造方法
JPH11260851A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 半導体装置及び該半導体装置の製造方法
JP2001044358A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
JP3581086B2 (ja) 半導体装置
KR100669830B1 (ko) 이방성 도전막을 이용한 적층 패키지
WO2001071806A1 (fr) Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable
JP2001223324A (ja) 半導体装置
US11664331B2 (en) Semiconductor package
JP2006196709A (ja) 半導体装置およびその製造方法
JP2003133518A (ja) 半導体モジュール
KR20080028821A (ko) 휨 방지를 위한 회로기판 및 그 제조 방법
JP4319229B2 (ja) 半導体装置
JP2006086149A (ja) 半導体装置
JP2007005452A (ja) 半導体装置
KR20120096754A (ko) 인터포저를 이용한 웨이퍼 칩의 3차원 스택 구조
US6617678B2 (en) Semiconductor device
JP3558070B2 (ja) 半導体装置およびその製造方法
JP2004207760A (ja) 半導体装置
JP5078631B2 (ja) 半導体装置
JP2004087936A (ja) 半導体装置及び半導体装置の製造方法並びに電子機器
JP2005057271A (ja) 同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュール
JP2005150771A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
JP2011119619A (ja) 半導体パッケージ
KR20070016399A (ko) 글래스 기판을 사용하는 칩 온 글래스 패키지
JP4652428B2 (ja) 半導体装置およびその製造方法
JP5171720B2 (ja) 半導体装置
JP2007165758A (ja) 半導体装置およびその製造方法
KR100762875B1 (ko) 적층형 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110531