JP2004187219A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】レプリカ回路と実回路との間に生じた誤差を補正することが可能な半導体集積回路装置を提供する。
【解決手段】スキュー比較回路１０Ａは、発振回路１５Ａから出力され、実回路の出力回路０６Ａ及び実回路の入力回路０４Ａを通過した信号と、発振回路１５Ａから出力され、入力回路のレプリカ回路１１Ａ及び出力回路のレプリカ回路１２Ａを通過した信号とを比較し、実回路とレプリカ回路との間の遅延誤差を検出する。
【選択図】 図１
【解決手段】スキュー比較回路１０Ａは、発振回路１５Ａから出力され、実回路の出力回路０６Ａ及び実回路の入力回路０４Ａを通過した信号と、発振回路１５Ａから出力され、入力回路のレプリカ回路１１Ａ及び出力回路のレプリカ回路１２Ａを通過した信号とを比較し、実回路とレプリカ回路との間の遅延誤差を検出する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、実回路とそのレプリカ回路とを有する半導体集積回路装置に関し、特に、実回路とレプリカ回路との間の遅延誤差を検出し、かつ、補正することが可能な半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、出力タイミング及び入力タイミングの位相を調整するために、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）やＰＬＬ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏｐ）その他の遅延・位相同期回路を用いる半導体集積回路装置においては、その遅延や位相を調整するために出力回路及び入力回路のそれぞれのレプリカ回路を有するものとして構成されている（例えば、特許文献１参照）。
【０００３】
図１０は、出力回路のレプリカ回路及び入力回路のレプリカ回路を有する遅延・位相同期回路を備えた従来の半導体集積回路装置の一例を示すブロック図である。
【０００４】
図１０に示す半導体集積回路装置は、データが入出力されるとともに、ＩＯ１信号を出力する第一パッド０１Ｋと、データが入出力されるとともに、ＩＯ２信号を出力する第二パッド０２Ｋと、第一入力回路０３Ｋと、第二入力回路０４Ｋと、第一出力回路０５Ｋと、第二出力回路０６Ｋと、遅延・位相同期回路０９Ｋと、から構成されている。
【０００５】
第一入力回路０３Ｋは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第一パッド０１Ｋから出力されたＩＯ１信号を増幅し、ＤＩＮ１信号として出力する。
【０００６】
第二入力回路０４Ｋは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第二パッド０２Ｋから出力されたＩＯ２信号を増幅し、ＤＩＮ２信号として出力する。
【０００７】
第一出力回路０５Ｋは、出力Ｅｎａｂｌｅ信号のＯＥ信号とＤＡＴＡ１信号とを受信し、ＯＵＴ１信号をＩＯ１信号として第一パッド０１Ｋに出力する。
【０００８】
第二出力回路０６Ｋは、出力Ｅｎａｂｌｅ信号のＯＥ信号とＤＡＴＡ２信号とを受信し、ＯＵＴ２信号をＩＯ２信号として第二パッド０２Ｋに出力する。
【０００９】
遅延・位相同期回路０９Ｋは、その内部において、出力回路のレプリカ回路０７Ｋと、入力回路のレプリカ回路０８Ｋと、を備えている。
【００１０】
出力回路のレプリカ回路０７Ｋは、ＤＣＬＫ信号を入力し、ＲＯＤ信号を出力する。
【００１１】
入力回路のレプリカ回路０８Ｋは、ＶＲＥＦ信号をリファレンスレベルとして入力し、出力回路のレプリカ回路０７Ｋの出力信号ＲＯＤ信号を増幅し、ＲＥＰＤ信号を出力する。
【００１２】
第一出力回路０５Ｋ及び第二出力回路０６Ｋが入力するＤＡＴＡ１信号及びＤＡＴＡ２信号は遅延・位相同期回路０９Ｋにより遅延され、または、位相が同期化された信号に同期化されたＤＡＴＡ信号である。
【００１３】
図１０に示した従来の回路における出力回路のレプリカ回路０７Ｋ及び入力回路のレプリカ回路０８Ｋをインバータやバッファその他の遅延素子により構成し、実回路パスと同等の遅延値を構成する場合の構成例を図１１示す。
【００１４】
この場合、出力回路のレプリカ回路０７Ｋと入力回路のレプリカ回路０８Ｋはともに図１１に示す構成を有する。
【００１５】
図１１に示す出力回路のレプリカ回路０７Ｋまたは入力回路のレプリカ回路０８Ｋは、ＲＩＮ信号を入力し、ＲＩＤ１信号を出力する第一バッファ素子０１Ｌと、第一バッファ素子０１Ｌが出力したＲＩＤ１信号を入力し、ＲＩＤ２信号を出力する第二バッファ素子０２Ｌと、第二バッファ素子０２Ｌが出力したＲＩＤ２信号を入力し、ＲＩＤ３信号を出力する第三バッファ素子０３Ｌと、第三バッファ素子０３Ｌが出力したＲＩＤ３信号を入力し、ＲＯＵＴ信号を出力する第四バッファ素子０４Ｌと、から構成されている。
【００１６】
【特許文献１】
特開２００１−１２６４７４号公報（第５−１１頁）
【００１７】
【発明が解決しようとする課題】
これらの出力回路のレプリカ回路０７Ｋ及び入力回路のレプリカ回路０８Ｋは、遅延・位相同期化のための実際の回路（以下、「実回路」と呼ぶ）と同じ特性を示す必要がある。仮に、レプリカ回路と実回路との間で特性が一致しないと、データの出力位置がずれてしまうことになる。
【００１８】
しかしながら、実際には、レプリカ回路と実回路との間のレイアウトの位置の相違、電源供給状態の相違、拡散条件の相違その他の相違点に起因して、レプリカ回路と実回路との間に誤差が生じることは避けられない。
【００１９】
本発明は、このような問題点に鑑みてなされたものであり、レプリカ回路と実回路との間に生じた誤差を補正することが可能な半導体集積回路装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するため、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、外部トリガにより動作する発振回路と、発振回路から出力され、実回路の入力回路及び実回路の出力回路を通過した信号と、発振回路から出力され、入力回路のレプリカ回路及び出力回路のレプリカ回路を通過した信号とを比較し、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出するスキュー比較回路と、を備え、入力回路のレプリカ回路及び出力回路のレプリカ回路は、スキュー比較回路が検出した遅延誤差に応じて遅延を調整されるものであることを特徴とする半導体集積回路装置を提供する。
【００２１】
また、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、外部トリガにより動作する発振回路と、発振回路から出力され、実回路の出力回路を通過した信号と、発振回路から出力され、出力回路のレプリカ回路を通過した信号とを比較し、実回路の出力回路と出力回路のレプリカ回路との間の遅延誤差を検出するスキュー比較回路と、を備え、入力回路のレプリカ回路及び出力回路のレプリカ回路は、スキュー比較回路が検出した遅延誤差に応じて遅延を調整されるものであることを特徴とする半導体集積回路装置を提供する。
【００２２】
さらに、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出する方法であって、基準信号を発振する第一の過程と、基準信号を実回路の入力回路及び実回路の出力回路を通過させる第二の過程と、基準信号を入力回路のレプリカ回路及び出力回路のレプリカ回路を通過させる第三の過程と、第二の過程を経た基準信号と第三の過程とを経た基準信号とを比較し、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出する第四の過程とを備えることを特徴とする半導体集積回路装置における遅延誤差検出方法を提供する。
【００２３】
さらに、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出する方法であって、基準信号を発振する第一の過程と、基準信号を実回路の出力回路を通過させる第二の過程と、基準信号を出力回路のレプリカ回路を通過させる第三の過程と、第二の過程を経た基準信号と第三の過程とを経た基準信号とを比較し、実回路の出力回路と出力回路のレプリカ回路との間の遅延誤差を検出する第四の過程とを備えることを特徴とする半導体集積回路装置における遅延誤差検出方法を提供する。
【００２４】
【発明の実施の形態】
（第一の実施形態）
図１は、本発明の第一の実施形態に係る半導体集積回路装置１００のブロック図である。
【００２５】
本実施形態に係る半導体集積回路装置１００は、第一パッド０１Ａと、第二パッド０２Ａと、第一入力回路０３Ａと、第二入力回路０４Ａと、第一出力回路０５Ａと、第二出力回路０６Ａと、第一セレクタ回路０７Ａと、第二セレクタ回路０８Ａと、第三セレクタ回路０９Ａと、スキュー比較回路１０Ａと、遅延・位相同期回路１３Ａと、ＯＲ素子１４Ａと、発振回路１５Ａと、から構成されている。
【００２６】
データは第一パッド０１Ａ及び第二パッド０２Ａを介して入出力される。また、第一パッド０１ＡはＩＯ１信号を出力し、第二パッド０２ＡはＩＯ２信号を出力する。
【００２７】
第一入力回路０３Ａは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第一パッド０１Ａから出力されたＩＯ１信号を増幅し、ＤＩＮ１信号として出力する。
【００２８】
第二入力回路０４Ａは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第二パッド０２Ａから出力されたＩＯ２信号を増幅し、ＤＩＮ２信号として出力する。
【００２９】
第一出力回路０５Ａは、出力Ｅｎａｂｌｅ信号のＯＥ信号を受信し、ＯＵＴ１信号をＩＯ１信号として第一パッド０１Ａに出力する。
【００３０】
第二出力回路０６Ａは、出力Ｅｎａｂｌｅ信号のＯＥ信号を受信し、ＯＵＴ２信号をＩＯ２信号として第二パッド０２Ａに出力する。
【００３１】
第一セレクタ回路０７Ａは、スキュー比較回路１０Ａから出力されるＣＭＲＥＳ出力信号とＤＡＴＡ１信号とＤＬＡＤ信号とを受信し、ＤＬＡＤ信号に応じて、ＣＭＲＥＳ出力信号及びＤＡＴＡ１信号の何れかを選択し、選択したＣＭＲＥＳ出力信号またはＤＡＴＡ１信号をＯＵＴ１信号として、第一出力回路０５Ａに出力する。
【００３２】
第二セレクタ回路０８Ａは、発振回路１５Ａから出力されるＡＤＣＬＫ信号とＤＡＴＡ２信号とＤＬＡＤ信号とを受信し、ＤＬＡＤ信号に応じて、ＡＤＣＬＫ信号及びＤＡＴＡ２信号の何れかを選択し、選択したＡＤＣＬＫ信号またはＤＡＴＡ２信号をＯＵＴ２信号として、第二出力回路０６Ａに出力する。
【００３３】
第三セレクタ回路０９Ａは、発振回路１５Ａから出力されるＡＤＣＬＫ信号とＤＩＣＫ信号とＤＬＡＤ信号とを受信し、ＤＬＡＤ信号に応じて、ＡＤＣＬＫ信号及びＤＩＣＫ信号の何れかを選択し、選択したＡＤＣＬＫ信号またはＤＩＣＫ信号をＤＣＬＫ信号として、遅延・位相同期回路１３Ａに出力する。
【００３４】
スキュー比較回路１０Ａは、遅延・位相同期回路１３Ａのレプリカ回路を通過したＡＤＲＥＰ信号のスキューと第二入力回路０４Ａから出力されるＤＩＮ２信号のスキューとを比較し、比較結果を示すＣＭＲＥＳ信号を第一セレクタ回路０７Ａに出力する。
【００３５】
遅延・位相同期回路１３Ａはその内部に出力回路のレプリカ回路１１Ａと入力回路のレプリカ回路１２Ａとを備えている。
【００３６】
出力回路のレプリカ回路１１Ａは、第三セレクタ回路０９ＡからＤＣＬＫ信号を受信し、入力回路のレプリカ回路１２ＡにＲＯＤ信号を出力する。出力回路のレプリカ回路１１Ａの特性は、レジスタ信号Ｒ１、Ｒ２、Ｒ３信号を出力回路のレプリカ回路１１Ａに送信することにより、調整することが可能である。
【００３７】
入力回路のレプリカ回路１２Ａは、入力したＶＲＥＦ信号をリファレンスレベルとして出力回路のレプリカ回路１１Ａから出力されたＲＯＤ信号を増幅し、ＡＤＲＥＰ信号としてスキュー比較回路１０Ａに出力する。入力回路のレプリカ回路１２Ａの特性は、レジスタ信号Ｒ４、Ｒ５、Ｒ６信号を入力回路のレプリカ回路１２Ａに送信することにより、調整することが可能である。
【００３８】
ＯＲ素子１４Ａは、ＤＬＯＮ信号とＤＬＡＤ信号とを入力し、これらの二つの信号のＯＲ論理により、遅延・位相同期回路１３Ａを活性化させるＤＬＬＯＮ信号を出力する。
【００３９】
発振回路１５Ａは、ＤＬＡＤ信号により活性化し、ＡＤＣＬＫ信号を第二セレクタ回路０８Ａ及び第三セレクタ回路０９Ａに出力する。
【００４０】
第一セレクタ回路０７Ａ及び第二セレクタ回路０８Ａがそれぞれ入力するＤＡＴＡ１信号及びＤＡＴＡ２信号は遅延・位相同期回路１３Ａにより遅延され、または、位相が同期化された信号に同期化されたＤＡＴＡ信号である。
【００４１】
図２は、スキュー比較回路１０Ａの構造を示すブロック図である。
【００４２】
スキュー比較回路１０Ａは、第一トランスファゲート０１Ｃと、第二トランスファゲート０４Ｃと、第三トランスファゲート０６Ｃと、第四トランスファゲート０７Ｃと、第五トランスファゲート１０Ｃと、第六トランスファゲート１３Ｃと、第七トランスファゲート１４Ｃと、第一インバータ０２Ｃと、第二インバータ０３Ｃと、第三インバータ０５Ｃと、第四インバータ０８Ｃと、第五インバータ０９Ｃと、第六インバータ１１Ｃと、第七インバータ１２Ｃと、第八インバータ１５Ｃと、から構成されている。
【００４３】
第一トランスファゲート０１Ｃを構成するＰＭＯＳトランジスタのゲートはＧＮＤに、ＮＭＯＳトランジスタのゲートは電源にそれぞれ接続されており、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＩＮ２信号が、ドレインにはＩＮＬ信号がそれぞれ印加される。
【００４４】
第二トランスファゲート０４Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬＢ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＴ信号が、ドレインにはＤＲ信号がそれぞれ印加される。
【００４５】
第三トランスファゲート０６Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬＢ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＲＢ信号が、ドレインにはＣＭＲＢ信号がそれぞれ印加される。
【００４６】
第四トランスファゲート０７Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬＢ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＲＬ信号が、ドレインにはＤＲ信号がそれぞれ印加される。
【００４７】
第五トランスファゲート１０Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬＢ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＴ信号が、ドレインにはＤＦ信号がそれぞれ印加される。
【００４８】
第六トランスファゲート１３Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬＢ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＦＤ信号が、ドレインにはＣＭＲＢ信号がそれぞれ印加される。
【００４９】
第七トランスファゲート１４Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬＢ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＦＬ信号が、ドレインにはＤＦ信号がそれぞれ印加される。
【００５０】
第一インバータ０２Ｃは、ＤＩＮ２信号を入力し、ＩＮＬＢ信号を出力する。
【００５１】
第二インバータ０３Ｃは、ＡＤＲＥＰ信号を入力し、ＤＴ信号を出力する。
【００５２】
第三インバータ０５Ｃは、ＤＲ信号を入力し、ＤＲＢ信号を出力する。
【００５３】
第四インバータ０８Ｃは、ＤＲＢ信号を入力し、ＤＲＬ信号を出力する。
【００５４】
第五インバータ０９Ｃは、ＣＭＲＢ信号を入力し、ＣＭＲＥＳ信号を出力する。
【００５５】
第六インバータ１１Ｃは、ＤＦ信号を入力し、ＤＦＢ信号を出力する。
【００５６】
第七インバータ１２Ｃは、ＤＦＢ信号を入力し、ＤＦＤ信号を出力する。
【００５７】
第八インバータ１５Ｃは、ＤＦＢ信号を入力し、ＤＦＬ信号を出力する。
【００５８】
図３は、第一出力回路０５Ａの構造の一例を示すブロック図である。
【００５９】
第一出力回路０５Ａは、ＯＵＴＪ信号とＯＥ信号とを入力し、ＰＣＴＲ信号を出力するＮＡＮＤ素子０１Ｄと、ＯＥ信号を入力し、ＯＥＢ信号を出力するインバータ０２Ｄと、ＯＵＴＪ信号とＯＥＢ信号とを入力し、ＮＣＴＲ信号を出力するＮＯＲ素子０３Ｄと、ＰＭＯＳトランジスタ０４Ｄと、ＮＭＯＳトランジスタ０５Ｄと、から構成されている。
【００６０】
ＰＭＯＳトランジスタ０４ＤのゲートにはＰＣＴＲ信号が、ドレインにはＩＯＪ信号がそれぞれ印加され、ソースは電源に接続されている。
【００６１】
ＮＭＯＳトランジスタ０５ＤのゲートにはＮＣＴＲ信号が、ドレインにはＩＯＪ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００６２】
第二出力回路０６Ａは第一出力回路０５Ａと同一の構造を有している。
【００６３】
図４は、第一入力回路０３Ａの構造の一例を示すブロック図である。
【００６４】
第一入力回路０３Ａは、ＶＲＥＦ信号をリファレンスレベルとしてＩＯＪ信号を差動増幅し、ＩＮ１信号を出力する差動増幅器０１Ｅと、ＩＮ１信号を入力し、ＩＮ２信号を出力するインバータ０２Ｅと、ＩＮ２信号を入力し、ＤＩＮＪ信号を出力するインバータ０３Ｅと、から構成される。
【００６５】
第二入力回路０４Ａは第一入力回路０３Ａと同一の構造を有している。
【００６６】
図５は、出力回路のレプリカ回路１１Ａの構造の一例を示すブロック図である。
【００６７】
出力回路のレプリカ回路１１Ａは、第一インバータ０１Ｆと、第二インバータ０２Ｆと、第三インバータ１５Ｆと、第一ＮＡＮＤ素子０３Ｆと、第二ＮＡＮＤ素子０４Ｆと、第三ＮＡＮＤ素子０５Ｆと、第一ＮＯＲ素子０６Ｆと、第二ＮＯＲ素子０７Ｆと、第三ＮＯＲ素子０８Ｆと、第一ＰＭＯＳトランジスタ０９Ｆと、第二ＰＭＯＳトランジスタ１０Ｆと、第三ＰＭＯＳトランジスタ１１Ｆと、第一ＮＭＯＳトランジスタ１２Ｆと、第二ＮＭＯＳトランジスタ１３Ｆと、第三ＮＭＯＳトランジスタ１４Ｆと、第四ＮＭＯＳトランジスタ１６Ｆと、から構成されている。
【００６８】
第一インバータ０１Ｆは、Ｒ１信号を入力し、Ｒ１Ｂ信号を出力する。
【００６９】
第二インバータ０２Ｆは、Ｒ２信号を入力し、Ｒ２Ｂ信号を出力する。
【００７０】
第三インバータ１５Ｆは、Ｒ３信号を入力し、Ｒ３Ｂ信号を出力する。
【００７１】
第一ＮＡＮＤ素子０３Ｆは、ＤＣＬＫ信号とＲ２信号とを入力し、ＲＯＢＰ２信号を出力する。
【００７２】
第二ＮＡＮＤ素子０４Ｆは、ＤＣＬＫ信号を入力し、かつ、入力端子が電源に接続されており、ＲＯＢＰＤ信号を出力する。
【００７３】
第三ＮＡＮＤ素子０５Ｆは、ＤＣＬＫ信号とＲ１Ｂ信号とを入力し、ＲＯＢＰ１信号を出力する。
【００７４】
第一ＮＯＲ素子０６Ｆは、ＤＣＬＫ信号とＲ１信号とを入力し、ＲＯＢＮ１信号を出力する。
【００７５】
第二ＮＯＲ素子０７Ｆは、ＤＣＬＫ信号を入力し、かつ、入力端子が接地（ＧＮＤ）されており、ＲＯＢＮＤ信号を出力する。
【００７６】
第三ＮＯＲ素子０８Ｆは、ＤＣＬＫ信号とＲ２Ｂ信号とを入力し、ＲＯＢＮ２信号を出力する。
【００７７】
第一ＰＭＯＳトランジスタ０９ＦのゲートにはＲＯＢＰ２信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは電源に接続されている。
【００７８】
第二ＰＭＯＳトランジスタ１０ＦのゲートにはＲＯＢＰＤ信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは電源に接続されている。
【００７９】
第三ＰＭＯＳトランジスタ１１ＦのゲートにはＲＯＢＰ１信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは電源に接続されている。
【００８０】
第一ＮＭＯＳトランジスタ１２ＦのゲートにはＲＯＢＮ１信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００８１】
第二ＮＭＯＳトランジスタ１３ＦのゲートにはＲＯＢＮＤ信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００８２】
第三ＮＭＯＳトランジスタ１４ＦのゲートにはＲＯＢＮ２信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００８３】
第四ＮＭＯＳトランジスタ１６ＦのゲートにはＲＯＤ信号が、ソース及びドレインにはＲ３Ｂ信号がそれぞれ印加されている。
【００８４】
図６は、入力回路のレプリカ回路１２Ａの構造の一例を示すブロック図である。
【００８５】
入力回路のレプリカ回路１２Ａは、差動増幅器０１Ｇと、第一インバータ０２Ｇと、第二インバータ０３Ｇと、第三インバータ０４Ｇと、第四インバータ０９Ｇと、第五インバータ１１Ｇと、第一ＰＭＯＳトランジスタ０５Ｇと、第二ＰＭＯＳトランジスタ０６Ｇと、第一ＮＭＯＳトランジスタ０７Ｇと、第二ＮＭＯＳトランジスタ０８Ｇと、第三ＮＭＯＳトランジスタ１０Ｇと、第四ＮＭＯＳトランジスタ１１Ｇと、から構成されている。
【００８６】
差動増幅器０１Ｇは、ＶＲＥＦ信号をリファレンスレベルとしてＲＯＤ信号を差動増幅し、ＲＲ１信号を出力する。
【００８７】
第一インバータ０２Ｇは、ＲＲ１信号を入力し、ＲＲ２信号を出力する。
【００８８】
第二インバータ０３Ｇは、Ｒ４信号を入力し、信号を出力する。
【００８９】
第三インバータ０４Ｇは、ＲＲ２信号を入力し、ＡＤＲＥＰ信号を出力する。
【００９０】
第四インバータ０９Ｇは、Ｒ５信号を入力し、Ｒ５Ｂ信号を出力する。
【００９１】
第五インバータ１１Ｇは、Ｒ６信号を入力し、Ｒ６Ｂ信号を出力する。
【００９２】
第一ＰＭＯＳトランジスタ０５ＧのゲートにはＲ４Ｂ信号が印加され、ソースは電源に接続され、ドレインは第二ＰＭＯＳトランジスタ０６Ｇのソースに接続されている。
【００９３】
第二ＰＭＯＳトランジスタ０６ＧのゲートにはＲＲ２信号が、ドレインにはＡＤＲＥＰ信号がそれぞれ印加され、ソースは第一ＰＭＯＳトランジスタ０５Ｇのドレインに接続されている。
【００９４】
第三ＰＭＯＳトランジスタ０７ＧのゲートにはＲ４信号が印加され、ソースは接地（ＧＮＤ）され、ドレインは第二ＮＭＯＳトランジスタ０８Ｇのソースに接続されている。
【００９５】
第二ＮＭＯＳトランジスタ０８ＧのゲートにはＲＲ２信号が、ドレインにはＡＤＲＥＰ信号がそれぞれ印加され、ソースは第三ＰＭＯＳトランジスタ０７Ｇのドレインに接続されている。
【００９６】
第三ＮＭＯＳトランジスタ１０ＧのゲートにはＡＤＲＥＰ信号が、ソース及びドレインにはＲ５Ｂ信号がそれぞれ印加される。
【００９７】
第四ＮＭＯＳトランジスタ１２ＧのゲートにはＡＤＲＥＰ信号が、ソース及びドレインにはＲ６Ｂ信号がそれぞれ印加される。
【００９８】
図７は、発振回路１５Ａの構造の一例を示すブロック図である。
【００９９】
発振回路１５Ａは、ＤＬＡＤ信号とＯＳ５信号とを入力し、ＯＳ１信号を出力するＮＡＮＤ素子０１Ｈと、ＯＳ１信号を入力し、ＯＳ２信号を出力する第一バッファ素子０２Ｈと、ＯＳ２信号を入力し、ＯＳ３信号を出力する第二バッファ素子０３Ｈと、ＯＳ３信号を入力し、ＯＳ４信号を出力する第三バッファ素子０４Ｈと、ＯＳ４信号を入力し、ＯＳ５信号を出力する第四バッファ素子０５Ｈと、ＯＳ３信号を入力し、ＡＤＣＬＫ信号を出力するインバータ０６Ｈと、から構成されている。
【０１００】
図８は、出力回路のレプリカ回路１１Ａ及び入力回路のレプリカ回路１２Ａをインバータやバッファその他の遅延素子により構成し、実回路パスと同等の遅延値を実現する遅延回路の一例のブロック図である。
【０１０１】
出力回路のレプリカ回路１１Ａと入力回路のレプリカ回路１２Ａの何れを用いても、遅延回路は同様の構成になる。
【０１０２】
この遅延回路は、ＲＩＮ信号を入力し、ＲＩＤ１信号を出力する第一バッファ素子０１Ｊと、ＲＩＤ１信号を入力し、ＲＩＤ２信号を出力する第二バッファ素子０２Ｊと、ＲＩＤ２信号を入力し、ＲＩＤ３信号を出力する第三バッファ素子０３Ｊと、ＲＩＤ３信号を入力し、ＲＯＵＴ信号を出力する第四バッファ素子０４Ｊと、ゲートにはＲＩＤ１信号が、ソース及びドレインにはＲＳ１信号がそれぞれ印加される第一ＮＭＯＳトランジスタ０５Ｊと、ＲＳ２信号を入力し、ＲＳ２Ｂ信号を出力する第一インバータ０６Ｊと、ゲートにはＲＩＤ２信号が、ソース及びドレインにはＲＳ２Ｂ信号がそれぞれ印加される第二ＮＭＯＳトランジスタ０７Ｊと、ＲＳ３信号を入力し、ＲＳ３Ｂ信号を出力する第二インバータ０８Ｊと、ゲートにはＲＩＤ３信号が、ソース及びドレインにはＲＳ３Ｂ信号がそれぞれ印加される第三ＮＭＯＳトランジスタ０９Ｊと、から構成されている。
【０１０３】
この遅延回路を出力回路のレプリカ回路１１Ａとして構成する場合には、ＲＩＮ信号がＤＣＬＫ信号に、ＲＯＵＴ信号がＲＯＤ信号にそれぞれ代わる。
【０１０４】
また、この遅延回路を入力回路のレプリカ回路１２Ａとして構成する場合には、ＲＩＮ信号がＲＯＤ信号に、ＲＯＵＴ信号がＡＤＣＬＫ信号にそれぞれ代わる。この場合、入力回路のレプリカ回路１２Ａに入力されるリファレンスレベルであるＶＲＥＦ信号は必要としない。
【０１０５】
次いで、本実施形態に係る半導体集積回路装置１００の動作を以下に説明する。
【０１０６】
テストモードや外部トリガにより生成されるＤＬＡＤ信号を活性化することにより、実動作時に使用する周波数を発生する発振回路１５Ａを活性化する。
【０１０７】
また、ＤＬＡＤ信号が活性化されると、第一セレクタ回路０７ＡはＣＭＲＥＳ信号を、第二セレクタ回路０８ＡはＡＤＣＬＫ信号を、第三セレクタ回路０９ＡはＡＤＣＬＫ信号をそれぞれ選択する。
【０１０８】
これにより、発振回路１５Ａから出力されたＡＤＣＬＫ信号は、第二セレクタ０８Ａ、第二出力回路０６Ａ、第二入力回路０４Ａを通過してＤＩＮ２信号となり、スキュー比較回路１０Ａに入力される。このパスを実回路パスと呼ぶ。
【０１０９】
また、発振回路１５Ａから出力されたＡＤＣＬＫ信号は、第三セレクタ０９Ａ、第二出力回路０６Ａと同等の特性に合わせこまれた出力回路のレプリカ回路１１Ａ、第二入力回路０４Ａと同等の特性となるように合わせこまれた入力回路のレプリカ回路１２Ａを通過してＡＤＲＥＰ信号となり、スキュー比較回路１０Ａに入力される。このパスをレプリカ回路パスと呼ぶ。
【０１１０】
スキュー比較回路１０Ａは、出力回路のレプリカ回路１１Ａ及び入力回路のレプリカ回路１２Ａにそれぞれ入力されているレジスタ信号Ｒ１−Ｒ３及びＲ４−Ｒ６の入力状態により、レプリカ回路パスの遅延値が変化することを利用して（図５及び図６に示したように、レジスタ信号Ｒ１−Ｒ６によりファンアウトを調整したり、容量付加により遅延値を調整することができる）、このレプリカ回路パスの遅延値が実回路パスの遅延値を超えたり、あるいは、下回ったりするときにＣＭＲＥＳ信号が変化するようなフリップ・フロップ回路を構成することにより、ＣＭＲＥＳ信号が変化するレジスタ値を検出し、実回路パスの遅延値とレプリカ回路パスの遅延値とを同じにするレジスタ値を求めることができる。
【０１１１】
例えば、図２に示したスキュー比較回路１０Ａの例を用いれば、ＣＭＲＥＳ信号は、レプリカ回路パスの遅延値が実回路パスの遅延値を超えたときには“Ｌ”から“Ｈ”に変化し、レプリカ回路パスの遅延値が実回路パスの遅延値を下回ったときには“Ｈ”から“Ｌ”に変化する。
【０１１２】
図２に示したように、入力信号ＤＩＮ２をクロックＣＬＫとしてＡＤＲＥＰ信号をラッチするようにしたフリップフロップにおける動作は、ＡＤＲＥＰ信号の反転信号であるＤＴ信号、ＤＩＮ２信号が第一トランスファゲート０１Ｃを通過して形成された信号であるＩＮＬ信号、ＤＩＮ２信号の反転信号であるＩＮＬＢ信号、ＩＮＬ信号が“Ｌ”、ＩＮＬＢ信号が“Ｈ”の期間内に第二トランスファゲート０４ＣをＤＴ信号が通過して形成された信号であるＤＲ信号、ＤＲ信号の反転信号であるＤＲＢ信号、ＩＮＬ信号が“Ｈ”、ＩＮＬＢ信号が“Ｌ”の期間内にデータを保持するための第四トランスファゲート０７Ｃと第四インバータ０８Ｃ、ＩＮＬ信号が“Ｈ”、ＩＮＬＢ信号が“Ｌ”の期間内にＤＲＢ信号をＣＭＲＢ信号として出力する第三トランスファゲート０６Ｃ、ＩＮＬ信号が“Ｈ”、ＩＮＬＢ信号が“Ｌ”の期間内に第五トランスファゲート１０ＣをＤＴ信号が通過して形成されるＤＦ信号、ＤＦ信号の反転信号であるＤＦＢ信号、ＤＦＢ信号の反転信号であるＤＦＤ信号、ＩＮＬ信号が“Ｌ”、ＩＮＬＢ信号が“Ｈ”の期間内にデータを保持するための第七トランスファゲート１４Ｃと第八インバータ１５Ｃ、ＩＮＬ信号が“Ｌ”、ＩＮＬＢ信号が“Ｈ”の期間内にＤＦＤ信号をＣＭＲＢ信号として出力する第七トランスファゲート１３Ｃ、ＣＭＲＢ信号の反転信号であるＣＭＲＥＳ信号、によって実現される。
【０１１３】
以上の構成により、実回路パスからの入力信号であるＤＩＮ２信号に対して、レプリカ回路パスからのＡＤＲＥＰ信号が早い場合、ＤＩＮ２信号が“Ｈ”に遷移する時にＡＤＲＥＰ信号が“Ｈ”に、ＤＩＮ２信号が“Ｌ”に遷移する時にＡＤＲＥＰ信号が“Ｌ”になるので、スキュー比較回路１０Ａの出力信号であるＣＭＲＥＳ信号は“Ｌ”状態となる。
【０１１４】
一方、実回路パスからの入力信号であるＤＩＮ２信号に対して、レプリカ回路パスからのＡＤＲＥＰ信号が遅い場合、ＤＩＮ２信号が“Ｈ”に遷移する時にＡＤＲＥＰ信号が“Ｌ”に、ＤＩＮ２信号が“Ｌ”に遷移する時にＡＤＲＥＰ信号が“Ｈ”になるので、スキュー比較回路１０Ａの出力信号であるＣＭＲＥＳ信号は“Ｈ”状態となる。
【０１１５】
これによって、実回路パスからの入力信号であるＤＩＮ２信号とレプリカ回路パスからのＡＤＲＥＰ信号との間の遅延差を検知することができる。
【０１１６】
このＣＭＲＥＳ信号を第一出力回路０５Ａを介して第一パッド０１Ａに出力し、テスタその他の外部測定器により判定すれば、実回路パスとレプリカ回路パスとの遅延値を一致させる一意のレジスタ値を有するレジスタ信号Ｒ１−Ｒ６を決定することができる。
【０１１７】
また、レジスタ信号Ｒ１−Ｒ６に対応するフューズを用意しておけば、実回路パスとレプリカ回路パスの遅延値を一致させる一意のレジスタ値に対応するフューズをカットすることにより、実動作時の実回路とレプリカ回路との特性を一致させることができる。
【０１１８】
これにより、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いに起因して生じる実回路とレプリカ回路との間の誤差のタイミングを補正することが可能になる。
【０１１９】
図１０に示した従来の回路においては、第一出力回路０５Ｋ、第二入力回路０４Ｋの実回路を通過したデータとの比較を行う回路は存在しなかった。そのため、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いその他の要因に起因して生じる誤差を調整することはできなかった。
【０１２０】
これに対して、本実施形態に係る半導体集積回路装置１００によれば、実回路を通過したデータとレプリカ回路を通過したデータとを比較することにより、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いに起因して生じる実回路とレプリカ回路の誤差のタイミング補正を行うことが可能になる。
【０１２１】
加えて、前工程であるウェハ検査時において、アクセスタイミングの調整を行うことが可能である。
【０１２２】
（第二の実施形態）
図９は、本発明の第二の実施形態に係る半導体集積回路装置２００のブロック図である。
【０１２３】
本実施形態に係る半導体集積回路装置２００は、図１に示した第一の実施形態に係る半導体集積回路装置１００と比較して、第四セレクタ回路１６Ｂ及び第五セレクタ回路１７Ｂを追加的に備えている。第四セレクタ回路１６Ｂ及び第五セレクタ回路１７Ｂを追加的に備える点を除いて、本実施形態に係る半導体集積回路装置２００は第一の実施形態に係る半導体集積回路装置１００と同一の構造を有している。
【０１２４】
第四セレクタ回路１６Ｂは、出力回路のレプリカ回路１１Ｂの出力信号であるＲＯＤ信号と入力回路のレプリカ回路１２Ｂの出力信号であるＡＤＲＥＰ信号とを入力し、ＤＬＡＤ２信号に応じて、ＲＯＤ信号及びＡＤＲＥＰ信号の何れかを選択し、選択したＲＯＤ信号またはＡＤＲＥＰ信号を出力信号ＳＩＲとしてスキュー比較回路１０Ｂに出力する。
【０１２５】
具体的には、第四セレクタ回路１６Ｂは、ＤＬＡＤ２信号が活性化された場合にはＲＯＤ信号を出力信号ＳＩＲとして出力し、ＤＬＡＤ２信号が活性化されていない場合にはＡＤＲＥＰ信号を出力信号ＳＩＲとして出力する。
【０１２６】
第五セレクタ回路１７Ｂは、第二パッド０２Ｂからその出力信号ＩＯ２を入力するとともに、第二入力回路０４Ｂからその出力信号ＤＩＮ２を入力し、ＤＬＡＤ２信号に応じて、出力信号ＩＯ２及び出力信号ＤＩＮ２の何れかを選択し、選択した信号ＩＯ２または信号ＤＩＮ２を出力信号ＳＩＡとしてスキュー比較回路１０Ｂに出力する。
【０１２７】
具体的には、第五セレクタ回路１７Ｂは、ＤＬＡＤ２信号が活性化された場合には信号ＩＯ２を出力信号ＳＩＡとして出力し、ＤＬＡＤ２信号が活性化されていない場合には信号ＤＩＮ２を出力信号ＳＩＡとして出力する。
【０１２８】
すなわち、ＤＬＡＤ２信号が活性化されると、スキュー比較回路１０Ｂは、第四セレクタ回路１６ＢからはＲＯＤ信号を、第五セレクタ回路１７ＢからはＩＯ２信号を入力する。これにより、スキュー比較回路１０Ｂには、セレクタ２台分の遅延に加えて第二出力回路０６Ｂの遅延分の信号であるＳＩＡ信号、セレクタ２台分の遅延に加えて出力回路のレプリカ回路１１Ｂの遅延分の信号ＳＩＲ信号が入力される。
【０１２９】
この状態の下にレジスタ信号Ｒ１−Ｒ６信号を用いて、スキュー比較を行うことにより、出力回路のレプリカ回路１１Ｂの特性調整を行うことができ、出力回路のレプリカ回路１１Ｂの特性を実回路の出力回路と同等の特性とすることができる。
【０１３０】
ＤＬＡＤ２信号が非活性化されると、スキュー比較回路１０Ｂは、第四セレクタ回路１６ＢからはＡＤＲＥＰ信号を、第五セレクタ回路１７ＢからはＤＩＮ２信号を入力する。
【０１３１】
この状態の下に、先に調整した出力回路のレプリカ回路１１Ｂのレジスタ値を調整した値にして、入力回路のレプリカ回路１２Ｂの遅延量を調整用レジスタ信号Ｒ４−Ｒ６を用いて調整する。
【０１３２】
これにより、入力回路のレプリカ回路１２Ｂの特性を実回路の入力回路と同等の特性にすることができる。
【０１３３】
以上のように本実施形態に係る半導体集積回路装置２００によれば、二つのセレクタ回路１６Ｂ、１７Ｂを追加することにより、ＤＬＡＤ２信号の活性化または非活性化に応じて、出力回路と出力回路のレプリカ回路１１Ｂのみを比較することができる。これにより、上記の２回の調整により、出力回路のレプリカ回路１１Ｂと入力回路のレプリカ回路１２Ｂとを別々に調整することができ、さらに、特性を向上させることができる。
【０１３４】
【発明の効果】
従来の回路においては、出力回路及び入力回路の実回路を通過したデータとの比較を行う回路は存在しなかった。そのため、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いその他の要因に起因して生じる誤差を調整することは不可能であった。
【０１３５】
これに対して、本発明に係る半導体集積回路装置によれば、実回路を通過したデータとレプリカ回路を通過したデータとが比較される。これにより、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いに起因して生じる実回路とレプリカ回路の誤差のタイミング補正を行うことが可能になる。
【０１３６】
加えて、その誤差のタイミング補正は、前工程であるウェハ検査時において、行うことが可能である。
【０１３７】
さらに、セレクタ回路を追加することにより、選択信号の活性化または非活性化に応じて、出力回路と出力回路のレプリカ回路のみを比較することができる。これにより、出力回路のレプリカ回路と入力回路のレプリカ回路とを別々に調整することができ、さらに、特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る半導体集積回路装置のブロック図である。
【図２】第一の実施形態に係る半導体集積回路装置におけるスキュー比較回路の構造を示すブロック図である。
【図３】第一の実施形態に係る半導体集積回路装置における第一出力回路の構造の一例を示すブロック図である。
【図４】第一の実施形態に係る半導体集積回路装置における第一入力回路の構造の一例を示すブロック図である。
【図５】第一の実施形態に係る半導体集積回路装置における出力回路のレプリカ回路の構造の一例を示すブロック図である。
【図６】第一の実施形態に係る半導体集積回路装置における力回路のレプリカ回路の構造の一例を示すブロック図である。
【図７】第一の実施形態に係る半導体集積回路装置における振回路１５Ａの構造の一例を示すブロック図である。
【図８】出力回路のレプリカ回路及び入力回路のレプリカ回路の一例のブロック図である。
【図９】本発明の第二の実施形態に係る半導体集積回路装置のブロック図である。
【図１０】出力回路のレプリカ回路及び入力回路のレプリカ回路を有する遅延・位相同期回路を備えた従来の半導体集積回路装置の一例を示すブロック図である。
【図１１】図１０に示した従来の回路における出力回路のレプリカ回路及び入力回路のレプリカ回路を実回路パスと同等の遅延値を有する回路として構成した場合の構成例である。
【符号の説明】
０１Ａ 第一パッド
０２Ａ 第二パッド
０３Ａ 第一入力回路
０４Ａ 第二入力回路
０５Ａ 第一出力回路
０６Ａ 第二出力回路
０７Ａ 第一セレクタ回路
０８Ａ 第二セレクタ回路
０９Ａ 第三セレクタ回路
１０Ａ、１０Ｂ スキュー比較回路
１１Ａ、１１Ｂ 出力回路のレプリカ回路
１２Ａ、１２Ｂ 入力回路のレプリカ回路
１３Ａ、１３Ｂ 遅延・位相同期回路
１４Ａ、１４Ｂ ＯＲ素子
１５Ａ、１５Ｂ 発振回路
１６Ｂ 第四セレクタ回路
１７Ｂ 第五セレクタ回路
【発明の属する技術分野】
本発明は、実回路とそのレプリカ回路とを有する半導体集積回路装置に関し、特に、実回路とレプリカ回路との間の遅延誤差を検出し、かつ、補正することが可能な半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、出力タイミング及び入力タイミングの位相を調整するために、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）やＰＬＬ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏｐ）その他の遅延・位相同期回路を用いる半導体集積回路装置においては、その遅延や位相を調整するために出力回路及び入力回路のそれぞれのレプリカ回路を有するものとして構成されている（例えば、特許文献１参照）。
【０００３】
図１０は、出力回路のレプリカ回路及び入力回路のレプリカ回路を有する遅延・位相同期回路を備えた従来の半導体集積回路装置の一例を示すブロック図である。
【０００４】
図１０に示す半導体集積回路装置は、データが入出力されるとともに、ＩＯ１信号を出力する第一パッド０１Ｋと、データが入出力されるとともに、ＩＯ２信号を出力する第二パッド０２Ｋと、第一入力回路０３Ｋと、第二入力回路０４Ｋと、第一出力回路０５Ｋと、第二出力回路０６Ｋと、遅延・位相同期回路０９Ｋと、から構成されている。
【０００５】
第一入力回路０３Ｋは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第一パッド０１Ｋから出力されたＩＯ１信号を増幅し、ＤＩＮ１信号として出力する。
【０００６】
第二入力回路０４Ｋは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第二パッド０２Ｋから出力されたＩＯ２信号を増幅し、ＤＩＮ２信号として出力する。
【０００７】
第一出力回路０５Ｋは、出力Ｅｎａｂｌｅ信号のＯＥ信号とＤＡＴＡ１信号とを受信し、ＯＵＴ１信号をＩＯ１信号として第一パッド０１Ｋに出力する。
【０００８】
第二出力回路０６Ｋは、出力Ｅｎａｂｌｅ信号のＯＥ信号とＤＡＴＡ２信号とを受信し、ＯＵＴ２信号をＩＯ２信号として第二パッド０２Ｋに出力する。
【０００９】
遅延・位相同期回路０９Ｋは、その内部において、出力回路のレプリカ回路０７Ｋと、入力回路のレプリカ回路０８Ｋと、を備えている。
【００１０】
出力回路のレプリカ回路０７Ｋは、ＤＣＬＫ信号を入力し、ＲＯＤ信号を出力する。
【００１１】
入力回路のレプリカ回路０８Ｋは、ＶＲＥＦ信号をリファレンスレベルとして入力し、出力回路のレプリカ回路０７Ｋの出力信号ＲＯＤ信号を増幅し、ＲＥＰＤ信号を出力する。
【００１２】
第一出力回路０５Ｋ及び第二出力回路０６Ｋが入力するＤＡＴＡ１信号及びＤＡＴＡ２信号は遅延・位相同期回路０９Ｋにより遅延され、または、位相が同期化された信号に同期化されたＤＡＴＡ信号である。
【００１３】
図１０に示した従来の回路における出力回路のレプリカ回路０７Ｋ及び入力回路のレプリカ回路０８Ｋをインバータやバッファその他の遅延素子により構成し、実回路パスと同等の遅延値を構成する場合の構成例を図１１示す。
【００１４】
この場合、出力回路のレプリカ回路０７Ｋと入力回路のレプリカ回路０８Ｋはともに図１１に示す構成を有する。
【００１５】
図１１に示す出力回路のレプリカ回路０７Ｋまたは入力回路のレプリカ回路０８Ｋは、ＲＩＮ信号を入力し、ＲＩＤ１信号を出力する第一バッファ素子０１Ｌと、第一バッファ素子０１Ｌが出力したＲＩＤ１信号を入力し、ＲＩＤ２信号を出力する第二バッファ素子０２Ｌと、第二バッファ素子０２Ｌが出力したＲＩＤ２信号を入力し、ＲＩＤ３信号を出力する第三バッファ素子０３Ｌと、第三バッファ素子０３Ｌが出力したＲＩＤ３信号を入力し、ＲＯＵＴ信号を出力する第四バッファ素子０４Ｌと、から構成されている。
【００１６】
【特許文献１】
特開２００１−１２６４７４号公報（第５−１１頁）
【００１７】
【発明が解決しようとする課題】
これらの出力回路のレプリカ回路０７Ｋ及び入力回路のレプリカ回路０８Ｋは、遅延・位相同期化のための実際の回路（以下、「実回路」と呼ぶ）と同じ特性を示す必要がある。仮に、レプリカ回路と実回路との間で特性が一致しないと、データの出力位置がずれてしまうことになる。
【００１８】
しかしながら、実際には、レプリカ回路と実回路との間のレイアウトの位置の相違、電源供給状態の相違、拡散条件の相違その他の相違点に起因して、レプリカ回路と実回路との間に誤差が生じることは避けられない。
【００１９】
本発明は、このような問題点に鑑みてなされたものであり、レプリカ回路と実回路との間に生じた誤差を補正することが可能な半導体集積回路装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するため、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、外部トリガにより動作する発振回路と、発振回路から出力され、実回路の入力回路及び実回路の出力回路を通過した信号と、発振回路から出力され、入力回路のレプリカ回路及び出力回路のレプリカ回路を通過した信号とを比較し、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出するスキュー比較回路と、を備え、入力回路のレプリカ回路及び出力回路のレプリカ回路は、スキュー比較回路が検出した遅延誤差に応じて遅延を調整されるものであることを特徴とする半導体集積回路装置を提供する。
【００２１】
また、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、外部トリガにより動作する発振回路と、発振回路から出力され、実回路の出力回路を通過した信号と、発振回路から出力され、出力回路のレプリカ回路を通過した信号とを比較し、実回路の出力回路と出力回路のレプリカ回路との間の遅延誤差を検出するスキュー比較回路と、を備え、入力回路のレプリカ回路及び出力回路のレプリカ回路は、スキュー比較回路が検出した遅延誤差に応じて遅延を調整されるものであることを特徴とする半導体集積回路装置を提供する。
【００２２】
さらに、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出する方法であって、基準信号を発振する第一の過程と、基準信号を実回路の入力回路及び実回路の出力回路を通過させる第二の過程と、基準信号を入力回路のレプリカ回路及び出力回路のレプリカ回路を通過させる第三の過程と、第二の過程を経た基準信号と第三の過程とを経た基準信号とを比較し、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出する第四の過程とを備えることを特徴とする半導体集積回路装置における遅延誤差検出方法を提供する。
【００２３】
さらに、本発明は、実回路の入力回路と、実回路の出力回路と、実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、を備える半導体集積回路装置において、実回路の入力回路及び実回路の出力回路と入力回路のレプリカ回路及び出力回路のレプリカ回路との間の遅延誤差を検出する方法であって、基準信号を発振する第一の過程と、基準信号を実回路の出力回路を通過させる第二の過程と、基準信号を出力回路のレプリカ回路を通過させる第三の過程と、第二の過程を経た基準信号と第三の過程とを経た基準信号とを比較し、実回路の出力回路と出力回路のレプリカ回路との間の遅延誤差を検出する第四の過程とを備えることを特徴とする半導体集積回路装置における遅延誤差検出方法を提供する。
【００２４】
【発明の実施の形態】
（第一の実施形態）
図１は、本発明の第一の実施形態に係る半導体集積回路装置１００のブロック図である。
【００２５】
本実施形態に係る半導体集積回路装置１００は、第一パッド０１Ａと、第二パッド０２Ａと、第一入力回路０３Ａと、第二入力回路０４Ａと、第一出力回路０５Ａと、第二出力回路０６Ａと、第一セレクタ回路０７Ａと、第二セレクタ回路０８Ａと、第三セレクタ回路０９Ａと、スキュー比較回路１０Ａと、遅延・位相同期回路１３Ａと、ＯＲ素子１４Ａと、発振回路１５Ａと、から構成されている。
【００２６】
データは第一パッド０１Ａ及び第二パッド０２Ａを介して入出力される。また、第一パッド０１ＡはＩＯ１信号を出力し、第二パッド０２ＡはＩＯ２信号を出力する。
【００２７】
第一入力回路０３Ａは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第一パッド０１Ａから出力されたＩＯ１信号を増幅し、ＤＩＮ１信号として出力する。
【００２８】
第二入力回路０４Ａは、ＶＲＥＦ信号をリファレンスレベルとして入力し、第二パッド０２Ａから出力されたＩＯ２信号を増幅し、ＤＩＮ２信号として出力する。
【００２９】
第一出力回路０５Ａは、出力Ｅｎａｂｌｅ信号のＯＥ信号を受信し、ＯＵＴ１信号をＩＯ１信号として第一パッド０１Ａに出力する。
【００３０】
第二出力回路０６Ａは、出力Ｅｎａｂｌｅ信号のＯＥ信号を受信し、ＯＵＴ２信号をＩＯ２信号として第二パッド０２Ａに出力する。
【００３１】
第一セレクタ回路０７Ａは、スキュー比較回路１０Ａから出力されるＣＭＲＥＳ出力信号とＤＡＴＡ１信号とＤＬＡＤ信号とを受信し、ＤＬＡＤ信号に応じて、ＣＭＲＥＳ出力信号及びＤＡＴＡ１信号の何れかを選択し、選択したＣＭＲＥＳ出力信号またはＤＡＴＡ１信号をＯＵＴ１信号として、第一出力回路０５Ａに出力する。
【００３２】
第二セレクタ回路０８Ａは、発振回路１５Ａから出力されるＡＤＣＬＫ信号とＤＡＴＡ２信号とＤＬＡＤ信号とを受信し、ＤＬＡＤ信号に応じて、ＡＤＣＬＫ信号及びＤＡＴＡ２信号の何れかを選択し、選択したＡＤＣＬＫ信号またはＤＡＴＡ２信号をＯＵＴ２信号として、第二出力回路０６Ａに出力する。
【００３３】
第三セレクタ回路０９Ａは、発振回路１５Ａから出力されるＡＤＣＬＫ信号とＤＩＣＫ信号とＤＬＡＤ信号とを受信し、ＤＬＡＤ信号に応じて、ＡＤＣＬＫ信号及びＤＩＣＫ信号の何れかを選択し、選択したＡＤＣＬＫ信号またはＤＩＣＫ信号をＤＣＬＫ信号として、遅延・位相同期回路１３Ａに出力する。
【００３４】
スキュー比較回路１０Ａは、遅延・位相同期回路１３Ａのレプリカ回路を通過したＡＤＲＥＰ信号のスキューと第二入力回路０４Ａから出力されるＤＩＮ２信号のスキューとを比較し、比較結果を示すＣＭＲＥＳ信号を第一セレクタ回路０７Ａに出力する。
【００３５】
遅延・位相同期回路１３Ａはその内部に出力回路のレプリカ回路１１Ａと入力回路のレプリカ回路１２Ａとを備えている。
【００３６】
出力回路のレプリカ回路１１Ａは、第三セレクタ回路０９ＡからＤＣＬＫ信号を受信し、入力回路のレプリカ回路１２ＡにＲＯＤ信号を出力する。出力回路のレプリカ回路１１Ａの特性は、レジスタ信号Ｒ１、Ｒ２、Ｒ３信号を出力回路のレプリカ回路１１Ａに送信することにより、調整することが可能である。
【００３７】
入力回路のレプリカ回路１２Ａは、入力したＶＲＥＦ信号をリファレンスレベルとして出力回路のレプリカ回路１１Ａから出力されたＲＯＤ信号を増幅し、ＡＤＲＥＰ信号としてスキュー比較回路１０Ａに出力する。入力回路のレプリカ回路１２Ａの特性は、レジスタ信号Ｒ４、Ｒ５、Ｒ６信号を入力回路のレプリカ回路１２Ａに送信することにより、調整することが可能である。
【００３８】
ＯＲ素子１４Ａは、ＤＬＯＮ信号とＤＬＡＤ信号とを入力し、これらの二つの信号のＯＲ論理により、遅延・位相同期回路１３Ａを活性化させるＤＬＬＯＮ信号を出力する。
【００３９】
発振回路１５Ａは、ＤＬＡＤ信号により活性化し、ＡＤＣＬＫ信号を第二セレクタ回路０８Ａ及び第三セレクタ回路０９Ａに出力する。
【００４０】
第一セレクタ回路０７Ａ及び第二セレクタ回路０８Ａがそれぞれ入力するＤＡＴＡ１信号及びＤＡＴＡ２信号は遅延・位相同期回路１３Ａにより遅延され、または、位相が同期化された信号に同期化されたＤＡＴＡ信号である。
【００４１】
図２は、スキュー比較回路１０Ａの構造を示すブロック図である。
【００４２】
スキュー比較回路１０Ａは、第一トランスファゲート０１Ｃと、第二トランスファゲート０４Ｃと、第三トランスファゲート０６Ｃと、第四トランスファゲート０７Ｃと、第五トランスファゲート１０Ｃと、第六トランスファゲート１３Ｃと、第七トランスファゲート１４Ｃと、第一インバータ０２Ｃと、第二インバータ０３Ｃと、第三インバータ０５Ｃと、第四インバータ０８Ｃと、第五インバータ０９Ｃと、第六インバータ１１Ｃと、第七インバータ１２Ｃと、第八インバータ１５Ｃと、から構成されている。
【００４３】
第一トランスファゲート０１Ｃを構成するＰＭＯＳトランジスタのゲートはＧＮＤに、ＮＭＯＳトランジスタのゲートは電源にそれぞれ接続されており、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＩＮ２信号が、ドレインにはＩＮＬ信号がそれぞれ印加される。
【００４４】
第二トランスファゲート０４Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬＢ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＴ信号が、ドレインにはＤＲ信号がそれぞれ印加される。
【００４５】
第三トランスファゲート０６Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬＢ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＲＢ信号が、ドレインにはＣＭＲＢ信号がそれぞれ印加される。
【００４６】
第四トランスファゲート０７Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬＢ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＲＬ信号が、ドレインにはＤＲ信号がそれぞれ印加される。
【００４７】
第五トランスファゲート１０Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬＢ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＴ信号が、ドレインにはＤＦ信号がそれぞれ印加される。
【００４８】
第六トランスファゲート１３Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬＢ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＦＤ信号が、ドレインにはＣＭＲＢ信号がそれぞれ印加される。
【００４９】
第七トランスファゲート１４Ｃを構成するＰＭＯＳトランジスタのゲートにはＩＮＬ信号が、ＮＭＯＳトランジスタのゲートにはＩＮＬＢ信号がそれぞれ印加され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにはＤＦＬ信号が、ドレインにはＤＦ信号がそれぞれ印加される。
【００５０】
第一インバータ０２Ｃは、ＤＩＮ２信号を入力し、ＩＮＬＢ信号を出力する。
【００５１】
第二インバータ０３Ｃは、ＡＤＲＥＰ信号を入力し、ＤＴ信号を出力する。
【００５２】
第三インバータ０５Ｃは、ＤＲ信号を入力し、ＤＲＢ信号を出力する。
【００５３】
第四インバータ０８Ｃは、ＤＲＢ信号を入力し、ＤＲＬ信号を出力する。
【００５４】
第五インバータ０９Ｃは、ＣＭＲＢ信号を入力し、ＣＭＲＥＳ信号を出力する。
【００５５】
第六インバータ１１Ｃは、ＤＦ信号を入力し、ＤＦＢ信号を出力する。
【００５６】
第七インバータ１２Ｃは、ＤＦＢ信号を入力し、ＤＦＤ信号を出力する。
【００５７】
第八インバータ１５Ｃは、ＤＦＢ信号を入力し、ＤＦＬ信号を出力する。
【００５８】
図３は、第一出力回路０５Ａの構造の一例を示すブロック図である。
【００５９】
第一出力回路０５Ａは、ＯＵＴＪ信号とＯＥ信号とを入力し、ＰＣＴＲ信号を出力するＮＡＮＤ素子０１Ｄと、ＯＥ信号を入力し、ＯＥＢ信号を出力するインバータ０２Ｄと、ＯＵＴＪ信号とＯＥＢ信号とを入力し、ＮＣＴＲ信号を出力するＮＯＲ素子０３Ｄと、ＰＭＯＳトランジスタ０４Ｄと、ＮＭＯＳトランジスタ０５Ｄと、から構成されている。
【００６０】
ＰＭＯＳトランジスタ０４ＤのゲートにはＰＣＴＲ信号が、ドレインにはＩＯＪ信号がそれぞれ印加され、ソースは電源に接続されている。
【００６１】
ＮＭＯＳトランジスタ０５ＤのゲートにはＮＣＴＲ信号が、ドレインにはＩＯＪ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００６２】
第二出力回路０６Ａは第一出力回路０５Ａと同一の構造を有している。
【００６３】
図４は、第一入力回路０３Ａの構造の一例を示すブロック図である。
【００６４】
第一入力回路０３Ａは、ＶＲＥＦ信号をリファレンスレベルとしてＩＯＪ信号を差動増幅し、ＩＮ１信号を出力する差動増幅器０１Ｅと、ＩＮ１信号を入力し、ＩＮ２信号を出力するインバータ０２Ｅと、ＩＮ２信号を入力し、ＤＩＮＪ信号を出力するインバータ０３Ｅと、から構成される。
【００６５】
第二入力回路０４Ａは第一入力回路０３Ａと同一の構造を有している。
【００６６】
図５は、出力回路のレプリカ回路１１Ａの構造の一例を示すブロック図である。
【００６７】
出力回路のレプリカ回路１１Ａは、第一インバータ０１Ｆと、第二インバータ０２Ｆと、第三インバータ１５Ｆと、第一ＮＡＮＤ素子０３Ｆと、第二ＮＡＮＤ素子０４Ｆと、第三ＮＡＮＤ素子０５Ｆと、第一ＮＯＲ素子０６Ｆと、第二ＮＯＲ素子０７Ｆと、第三ＮＯＲ素子０８Ｆと、第一ＰＭＯＳトランジスタ０９Ｆと、第二ＰＭＯＳトランジスタ１０Ｆと、第三ＰＭＯＳトランジスタ１１Ｆと、第一ＮＭＯＳトランジスタ１２Ｆと、第二ＮＭＯＳトランジスタ１３Ｆと、第三ＮＭＯＳトランジスタ１４Ｆと、第四ＮＭＯＳトランジスタ１６Ｆと、から構成されている。
【００６８】
第一インバータ０１Ｆは、Ｒ１信号を入力し、Ｒ１Ｂ信号を出力する。
【００６９】
第二インバータ０２Ｆは、Ｒ２信号を入力し、Ｒ２Ｂ信号を出力する。
【００７０】
第三インバータ１５Ｆは、Ｒ３信号を入力し、Ｒ３Ｂ信号を出力する。
【００７１】
第一ＮＡＮＤ素子０３Ｆは、ＤＣＬＫ信号とＲ２信号とを入力し、ＲＯＢＰ２信号を出力する。
【００７２】
第二ＮＡＮＤ素子０４Ｆは、ＤＣＬＫ信号を入力し、かつ、入力端子が電源に接続されており、ＲＯＢＰＤ信号を出力する。
【００７３】
第三ＮＡＮＤ素子０５Ｆは、ＤＣＬＫ信号とＲ１Ｂ信号とを入力し、ＲＯＢＰ１信号を出力する。
【００７４】
第一ＮＯＲ素子０６Ｆは、ＤＣＬＫ信号とＲ１信号とを入力し、ＲＯＢＮ１信号を出力する。
【００７５】
第二ＮＯＲ素子０７Ｆは、ＤＣＬＫ信号を入力し、かつ、入力端子が接地（ＧＮＤ）されており、ＲＯＢＮＤ信号を出力する。
【００７６】
第三ＮＯＲ素子０８Ｆは、ＤＣＬＫ信号とＲ２Ｂ信号とを入力し、ＲＯＢＮ２信号を出力する。
【００７７】
第一ＰＭＯＳトランジスタ０９ＦのゲートにはＲＯＢＰ２信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは電源に接続されている。
【００７８】
第二ＰＭＯＳトランジスタ１０ＦのゲートにはＲＯＢＰＤ信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは電源に接続されている。
【００７９】
第三ＰＭＯＳトランジスタ１１ＦのゲートにはＲＯＢＰ１信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは電源に接続されている。
【００８０】
第一ＮＭＯＳトランジスタ１２ＦのゲートにはＲＯＢＮ１信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００８１】
第二ＮＭＯＳトランジスタ１３ＦのゲートにはＲＯＢＮＤ信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００８２】
第三ＮＭＯＳトランジスタ１４ＦのゲートにはＲＯＢＮ２信号が、ドレインにはＲＯＤ信号がそれぞれ印加され、ソースは接地（ＧＮＤ）されている。
【００８３】
第四ＮＭＯＳトランジスタ１６ＦのゲートにはＲＯＤ信号が、ソース及びドレインにはＲ３Ｂ信号がそれぞれ印加されている。
【００８４】
図６は、入力回路のレプリカ回路１２Ａの構造の一例を示すブロック図である。
【００８５】
入力回路のレプリカ回路１２Ａは、差動増幅器０１Ｇと、第一インバータ０２Ｇと、第二インバータ０３Ｇと、第三インバータ０４Ｇと、第四インバータ０９Ｇと、第五インバータ１１Ｇと、第一ＰＭＯＳトランジスタ０５Ｇと、第二ＰＭＯＳトランジスタ０６Ｇと、第一ＮＭＯＳトランジスタ０７Ｇと、第二ＮＭＯＳトランジスタ０８Ｇと、第三ＮＭＯＳトランジスタ１０Ｇと、第四ＮＭＯＳトランジスタ１１Ｇと、から構成されている。
【００８６】
差動増幅器０１Ｇは、ＶＲＥＦ信号をリファレンスレベルとしてＲＯＤ信号を差動増幅し、ＲＲ１信号を出力する。
【００８７】
第一インバータ０２Ｇは、ＲＲ１信号を入力し、ＲＲ２信号を出力する。
【００８８】
第二インバータ０３Ｇは、Ｒ４信号を入力し、信号を出力する。
【００８９】
第三インバータ０４Ｇは、ＲＲ２信号を入力し、ＡＤＲＥＰ信号を出力する。
【００９０】
第四インバータ０９Ｇは、Ｒ５信号を入力し、Ｒ５Ｂ信号を出力する。
【００９１】
第五インバータ１１Ｇは、Ｒ６信号を入力し、Ｒ６Ｂ信号を出力する。
【００９２】
第一ＰＭＯＳトランジスタ０５ＧのゲートにはＲ４Ｂ信号が印加され、ソースは電源に接続され、ドレインは第二ＰＭＯＳトランジスタ０６Ｇのソースに接続されている。
【００９３】
第二ＰＭＯＳトランジスタ０６ＧのゲートにはＲＲ２信号が、ドレインにはＡＤＲＥＰ信号がそれぞれ印加され、ソースは第一ＰＭＯＳトランジスタ０５Ｇのドレインに接続されている。
【００９４】
第三ＰＭＯＳトランジスタ０７ＧのゲートにはＲ４信号が印加され、ソースは接地（ＧＮＤ）され、ドレインは第二ＮＭＯＳトランジスタ０８Ｇのソースに接続されている。
【００９５】
第二ＮＭＯＳトランジスタ０８ＧのゲートにはＲＲ２信号が、ドレインにはＡＤＲＥＰ信号がそれぞれ印加され、ソースは第三ＰＭＯＳトランジスタ０７Ｇのドレインに接続されている。
【００９６】
第三ＮＭＯＳトランジスタ１０ＧのゲートにはＡＤＲＥＰ信号が、ソース及びドレインにはＲ５Ｂ信号がそれぞれ印加される。
【００９７】
第四ＮＭＯＳトランジスタ１２ＧのゲートにはＡＤＲＥＰ信号が、ソース及びドレインにはＲ６Ｂ信号がそれぞれ印加される。
【００９８】
図７は、発振回路１５Ａの構造の一例を示すブロック図である。
【００９９】
発振回路１５Ａは、ＤＬＡＤ信号とＯＳ５信号とを入力し、ＯＳ１信号を出力するＮＡＮＤ素子０１Ｈと、ＯＳ１信号を入力し、ＯＳ２信号を出力する第一バッファ素子０２Ｈと、ＯＳ２信号を入力し、ＯＳ３信号を出力する第二バッファ素子０３Ｈと、ＯＳ３信号を入力し、ＯＳ４信号を出力する第三バッファ素子０４Ｈと、ＯＳ４信号を入力し、ＯＳ５信号を出力する第四バッファ素子０５Ｈと、ＯＳ３信号を入力し、ＡＤＣＬＫ信号を出力するインバータ０６Ｈと、から構成されている。
【０１００】
図８は、出力回路のレプリカ回路１１Ａ及び入力回路のレプリカ回路１２Ａをインバータやバッファその他の遅延素子により構成し、実回路パスと同等の遅延値を実現する遅延回路の一例のブロック図である。
【０１０１】
出力回路のレプリカ回路１１Ａと入力回路のレプリカ回路１２Ａの何れを用いても、遅延回路は同様の構成になる。
【０１０２】
この遅延回路は、ＲＩＮ信号を入力し、ＲＩＤ１信号を出力する第一バッファ素子０１Ｊと、ＲＩＤ１信号を入力し、ＲＩＤ２信号を出力する第二バッファ素子０２Ｊと、ＲＩＤ２信号を入力し、ＲＩＤ３信号を出力する第三バッファ素子０３Ｊと、ＲＩＤ３信号を入力し、ＲＯＵＴ信号を出力する第四バッファ素子０４Ｊと、ゲートにはＲＩＤ１信号が、ソース及びドレインにはＲＳ１信号がそれぞれ印加される第一ＮＭＯＳトランジスタ０５Ｊと、ＲＳ２信号を入力し、ＲＳ２Ｂ信号を出力する第一インバータ０６Ｊと、ゲートにはＲＩＤ２信号が、ソース及びドレインにはＲＳ２Ｂ信号がそれぞれ印加される第二ＮＭＯＳトランジスタ０７Ｊと、ＲＳ３信号を入力し、ＲＳ３Ｂ信号を出力する第二インバータ０８Ｊと、ゲートにはＲＩＤ３信号が、ソース及びドレインにはＲＳ３Ｂ信号がそれぞれ印加される第三ＮＭＯＳトランジスタ０９Ｊと、から構成されている。
【０１０３】
この遅延回路を出力回路のレプリカ回路１１Ａとして構成する場合には、ＲＩＮ信号がＤＣＬＫ信号に、ＲＯＵＴ信号がＲＯＤ信号にそれぞれ代わる。
【０１０４】
また、この遅延回路を入力回路のレプリカ回路１２Ａとして構成する場合には、ＲＩＮ信号がＲＯＤ信号に、ＲＯＵＴ信号がＡＤＣＬＫ信号にそれぞれ代わる。この場合、入力回路のレプリカ回路１２Ａに入力されるリファレンスレベルであるＶＲＥＦ信号は必要としない。
【０１０５】
次いで、本実施形態に係る半導体集積回路装置１００の動作を以下に説明する。
【０１０６】
テストモードや外部トリガにより生成されるＤＬＡＤ信号を活性化することにより、実動作時に使用する周波数を発生する発振回路１５Ａを活性化する。
【０１０７】
また、ＤＬＡＤ信号が活性化されると、第一セレクタ回路０７ＡはＣＭＲＥＳ信号を、第二セレクタ回路０８ＡはＡＤＣＬＫ信号を、第三セレクタ回路０９ＡはＡＤＣＬＫ信号をそれぞれ選択する。
【０１０８】
これにより、発振回路１５Ａから出力されたＡＤＣＬＫ信号は、第二セレクタ０８Ａ、第二出力回路０６Ａ、第二入力回路０４Ａを通過してＤＩＮ２信号となり、スキュー比較回路１０Ａに入力される。このパスを実回路パスと呼ぶ。
【０１０９】
また、発振回路１５Ａから出力されたＡＤＣＬＫ信号は、第三セレクタ０９Ａ、第二出力回路０６Ａと同等の特性に合わせこまれた出力回路のレプリカ回路１１Ａ、第二入力回路０４Ａと同等の特性となるように合わせこまれた入力回路のレプリカ回路１２Ａを通過してＡＤＲＥＰ信号となり、スキュー比較回路１０Ａに入力される。このパスをレプリカ回路パスと呼ぶ。
【０１１０】
スキュー比較回路１０Ａは、出力回路のレプリカ回路１１Ａ及び入力回路のレプリカ回路１２Ａにそれぞれ入力されているレジスタ信号Ｒ１−Ｒ３及びＲ４−Ｒ６の入力状態により、レプリカ回路パスの遅延値が変化することを利用して（図５及び図６に示したように、レジスタ信号Ｒ１−Ｒ６によりファンアウトを調整したり、容量付加により遅延値を調整することができる）、このレプリカ回路パスの遅延値が実回路パスの遅延値を超えたり、あるいは、下回ったりするときにＣＭＲＥＳ信号が変化するようなフリップ・フロップ回路を構成することにより、ＣＭＲＥＳ信号が変化するレジスタ値を検出し、実回路パスの遅延値とレプリカ回路パスの遅延値とを同じにするレジスタ値を求めることができる。
【０１１１】
例えば、図２に示したスキュー比較回路１０Ａの例を用いれば、ＣＭＲＥＳ信号は、レプリカ回路パスの遅延値が実回路パスの遅延値を超えたときには“Ｌ”から“Ｈ”に変化し、レプリカ回路パスの遅延値が実回路パスの遅延値を下回ったときには“Ｈ”から“Ｌ”に変化する。
【０１１２】
図２に示したように、入力信号ＤＩＮ２をクロックＣＬＫとしてＡＤＲＥＰ信号をラッチするようにしたフリップフロップにおける動作は、ＡＤＲＥＰ信号の反転信号であるＤＴ信号、ＤＩＮ２信号が第一トランスファゲート０１Ｃを通過して形成された信号であるＩＮＬ信号、ＤＩＮ２信号の反転信号であるＩＮＬＢ信号、ＩＮＬ信号が“Ｌ”、ＩＮＬＢ信号が“Ｈ”の期間内に第二トランスファゲート０４ＣをＤＴ信号が通過して形成された信号であるＤＲ信号、ＤＲ信号の反転信号であるＤＲＢ信号、ＩＮＬ信号が“Ｈ”、ＩＮＬＢ信号が“Ｌ”の期間内にデータを保持するための第四トランスファゲート０７Ｃと第四インバータ０８Ｃ、ＩＮＬ信号が“Ｈ”、ＩＮＬＢ信号が“Ｌ”の期間内にＤＲＢ信号をＣＭＲＢ信号として出力する第三トランスファゲート０６Ｃ、ＩＮＬ信号が“Ｈ”、ＩＮＬＢ信号が“Ｌ”の期間内に第五トランスファゲート１０ＣをＤＴ信号が通過して形成されるＤＦ信号、ＤＦ信号の反転信号であるＤＦＢ信号、ＤＦＢ信号の反転信号であるＤＦＤ信号、ＩＮＬ信号が“Ｌ”、ＩＮＬＢ信号が“Ｈ”の期間内にデータを保持するための第七トランスファゲート１４Ｃと第八インバータ１５Ｃ、ＩＮＬ信号が“Ｌ”、ＩＮＬＢ信号が“Ｈ”の期間内にＤＦＤ信号をＣＭＲＢ信号として出力する第七トランスファゲート１３Ｃ、ＣＭＲＢ信号の反転信号であるＣＭＲＥＳ信号、によって実現される。
【０１１３】
以上の構成により、実回路パスからの入力信号であるＤＩＮ２信号に対して、レプリカ回路パスからのＡＤＲＥＰ信号が早い場合、ＤＩＮ２信号が“Ｈ”に遷移する時にＡＤＲＥＰ信号が“Ｈ”に、ＤＩＮ２信号が“Ｌ”に遷移する時にＡＤＲＥＰ信号が“Ｌ”になるので、スキュー比較回路１０Ａの出力信号であるＣＭＲＥＳ信号は“Ｌ”状態となる。
【０１１４】
一方、実回路パスからの入力信号であるＤＩＮ２信号に対して、レプリカ回路パスからのＡＤＲＥＰ信号が遅い場合、ＤＩＮ２信号が“Ｈ”に遷移する時にＡＤＲＥＰ信号が“Ｌ”に、ＤＩＮ２信号が“Ｌ”に遷移する時にＡＤＲＥＰ信号が“Ｈ”になるので、スキュー比較回路１０Ａの出力信号であるＣＭＲＥＳ信号は“Ｈ”状態となる。
【０１１５】
これによって、実回路パスからの入力信号であるＤＩＮ２信号とレプリカ回路パスからのＡＤＲＥＰ信号との間の遅延差を検知することができる。
【０１１６】
このＣＭＲＥＳ信号を第一出力回路０５Ａを介して第一パッド０１Ａに出力し、テスタその他の外部測定器により判定すれば、実回路パスとレプリカ回路パスとの遅延値を一致させる一意のレジスタ値を有するレジスタ信号Ｒ１−Ｒ６を決定することができる。
【０１１７】
また、レジスタ信号Ｒ１−Ｒ６に対応するフューズを用意しておけば、実回路パスとレプリカ回路パスの遅延値を一致させる一意のレジスタ値に対応するフューズをカットすることにより、実動作時の実回路とレプリカ回路との特性を一致させることができる。
【０１１８】
これにより、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いに起因して生じる実回路とレプリカ回路との間の誤差のタイミングを補正することが可能になる。
【０１１９】
図１０に示した従来の回路においては、第一出力回路０５Ｋ、第二入力回路０４Ｋの実回路を通過したデータとの比較を行う回路は存在しなかった。そのため、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いその他の要因に起因して生じる誤差を調整することはできなかった。
【０１２０】
これに対して、本実施形態に係る半導体集積回路装置１００によれば、実回路を通過したデータとレプリカ回路を通過したデータとを比較することにより、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いに起因して生じる実回路とレプリカ回路の誤差のタイミング補正を行うことが可能になる。
【０１２１】
加えて、前工程であるウェハ検査時において、アクセスタイミングの調整を行うことが可能である。
【０１２２】
（第二の実施形態）
図９は、本発明の第二の実施形態に係る半導体集積回路装置２００のブロック図である。
【０１２３】
本実施形態に係る半導体集積回路装置２００は、図１に示した第一の実施形態に係る半導体集積回路装置１００と比較して、第四セレクタ回路１６Ｂ及び第五セレクタ回路１７Ｂを追加的に備えている。第四セレクタ回路１６Ｂ及び第五セレクタ回路１７Ｂを追加的に備える点を除いて、本実施形態に係る半導体集積回路装置２００は第一の実施形態に係る半導体集積回路装置１００と同一の構造を有している。
【０１２４】
第四セレクタ回路１６Ｂは、出力回路のレプリカ回路１１Ｂの出力信号であるＲＯＤ信号と入力回路のレプリカ回路１２Ｂの出力信号であるＡＤＲＥＰ信号とを入力し、ＤＬＡＤ２信号に応じて、ＲＯＤ信号及びＡＤＲＥＰ信号の何れかを選択し、選択したＲＯＤ信号またはＡＤＲＥＰ信号を出力信号ＳＩＲとしてスキュー比較回路１０Ｂに出力する。
【０１２５】
具体的には、第四セレクタ回路１６Ｂは、ＤＬＡＤ２信号が活性化された場合にはＲＯＤ信号を出力信号ＳＩＲとして出力し、ＤＬＡＤ２信号が活性化されていない場合にはＡＤＲＥＰ信号を出力信号ＳＩＲとして出力する。
【０１２６】
第五セレクタ回路１７Ｂは、第二パッド０２Ｂからその出力信号ＩＯ２を入力するとともに、第二入力回路０４Ｂからその出力信号ＤＩＮ２を入力し、ＤＬＡＤ２信号に応じて、出力信号ＩＯ２及び出力信号ＤＩＮ２の何れかを選択し、選択した信号ＩＯ２または信号ＤＩＮ２を出力信号ＳＩＡとしてスキュー比較回路１０Ｂに出力する。
【０１２７】
具体的には、第五セレクタ回路１７Ｂは、ＤＬＡＤ２信号が活性化された場合には信号ＩＯ２を出力信号ＳＩＡとして出力し、ＤＬＡＤ２信号が活性化されていない場合には信号ＤＩＮ２を出力信号ＳＩＡとして出力する。
【０１２８】
すなわち、ＤＬＡＤ２信号が活性化されると、スキュー比較回路１０Ｂは、第四セレクタ回路１６ＢからはＲＯＤ信号を、第五セレクタ回路１７ＢからはＩＯ２信号を入力する。これにより、スキュー比較回路１０Ｂには、セレクタ２台分の遅延に加えて第二出力回路０６Ｂの遅延分の信号であるＳＩＡ信号、セレクタ２台分の遅延に加えて出力回路のレプリカ回路１１Ｂの遅延分の信号ＳＩＲ信号が入力される。
【０１２９】
この状態の下にレジスタ信号Ｒ１−Ｒ６信号を用いて、スキュー比較を行うことにより、出力回路のレプリカ回路１１Ｂの特性調整を行うことができ、出力回路のレプリカ回路１１Ｂの特性を実回路の出力回路と同等の特性とすることができる。
【０１３０】
ＤＬＡＤ２信号が非活性化されると、スキュー比較回路１０Ｂは、第四セレクタ回路１６ＢからはＡＤＲＥＰ信号を、第五セレクタ回路１７ＢからはＤＩＮ２信号を入力する。
【０１３１】
この状態の下に、先に調整した出力回路のレプリカ回路１１Ｂのレジスタ値を調整した値にして、入力回路のレプリカ回路１２Ｂの遅延量を調整用レジスタ信号Ｒ４−Ｒ６を用いて調整する。
【０１３２】
これにより、入力回路のレプリカ回路１２Ｂの特性を実回路の入力回路と同等の特性にすることができる。
【０１３３】
以上のように本実施形態に係る半導体集積回路装置２００によれば、二つのセレクタ回路１６Ｂ、１７Ｂを追加することにより、ＤＬＡＤ２信号の活性化または非活性化に応じて、出力回路と出力回路のレプリカ回路１１Ｂのみを比較することができる。これにより、上記の２回の調整により、出力回路のレプリカ回路１１Ｂと入力回路のレプリカ回路１２Ｂとを別々に調整することができ、さらに、特性を向上させることができる。
【０１３４】
【発明の効果】
従来の回路においては、出力回路及び入力回路の実回路を通過したデータとの比較を行う回路は存在しなかった。そのため、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いその他の要因に起因して生じる誤差を調整することは不可能であった。
【０１３５】
これに対して、本発明に係る半導体集積回路装置によれば、実回路を通過したデータとレプリカ回路を通過したデータとが比較される。これにより、実回路とレプリカ回路との間のレイアウトの位置の違い、電源供給状態の違い、拡散条件の違いに起因して生じる実回路とレプリカ回路の誤差のタイミング補正を行うことが可能になる。
【０１３６】
加えて、その誤差のタイミング補正は、前工程であるウェハ検査時において、行うことが可能である。
【０１３７】
さらに、セレクタ回路を追加することにより、選択信号の活性化または非活性化に応じて、出力回路と出力回路のレプリカ回路のみを比較することができる。これにより、出力回路のレプリカ回路と入力回路のレプリカ回路とを別々に調整することができ、さらに、特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る半導体集積回路装置のブロック図である。
【図２】第一の実施形態に係る半導体集積回路装置におけるスキュー比較回路の構造を示すブロック図である。
【図３】第一の実施形態に係る半導体集積回路装置における第一出力回路の構造の一例を示すブロック図である。
【図４】第一の実施形態に係る半導体集積回路装置における第一入力回路の構造の一例を示すブロック図である。
【図５】第一の実施形態に係る半導体集積回路装置における出力回路のレプリカ回路の構造の一例を示すブロック図である。
【図６】第一の実施形態に係る半導体集積回路装置における力回路のレプリカ回路の構造の一例を示すブロック図である。
【図７】第一の実施形態に係る半導体集積回路装置における振回路１５Ａの構造の一例を示すブロック図である。
【図８】出力回路のレプリカ回路及び入力回路のレプリカ回路の一例のブロック図である。
【図９】本発明の第二の実施形態に係る半導体集積回路装置のブロック図である。
【図１０】出力回路のレプリカ回路及び入力回路のレプリカ回路を有する遅延・位相同期回路を備えた従来の半導体集積回路装置の一例を示すブロック図である。
【図１１】図１０に示した従来の回路における出力回路のレプリカ回路及び入力回路のレプリカ回路を実回路パスと同等の遅延値を有する回路として構成した場合の構成例である。
【符号の説明】
０１Ａ 第一パッド
０２Ａ 第二パッド
０３Ａ 第一入力回路
０４Ａ 第二入力回路
０５Ａ 第一出力回路
０６Ａ 第二出力回路
０７Ａ 第一セレクタ回路
０８Ａ 第二セレクタ回路
０９Ａ 第三セレクタ回路
１０Ａ、１０Ｂ スキュー比較回路
１１Ａ、１１Ｂ 出力回路のレプリカ回路
１２Ａ、１２Ｂ 入力回路のレプリカ回路
１３Ａ、１３Ｂ 遅延・位相同期回路
１４Ａ、１４Ｂ ＯＲ素子
１５Ａ、１５Ｂ 発振回路
１６Ｂ 第四セレクタ回路
１７Ｂ 第五セレクタ回路
Claims (4)
- 実回路の入力回路と、
実回路の出力回路と、
前記実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、
前記実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、
を備える半導体集積回路装置において、
外部トリガにより動作する発振回路と、
前記発振回路から出力され、前記実回路の入力回路及び前記実回路の出力回路を通過した信号と、前記発振回路から出力され、前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路を通過した信号とを比較し、前記実回路の入力回路及び前記実回路の出力回路と前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路との間の遅延誤差を検出するスキュー比較回路と、
を備え、
前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路は、前記スキュー比較回路が検出した遅延誤差に応じて遅延を調整されるものであることを特徴とする半導体集積回路装置。 - 実回路の入力回路と、
実回路の出力回路と、
前記実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、
前記実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、
を備える半導体集積回路装置において、
外部トリガにより動作する発振回路と、
前記発振回路から出力され、前記実回路の出力回路を通過した信号と、前記発振回路から出力され、前記出力回路のレプリカ回路を通過した信号とを比較し、前記実回路の出力回路と前記出力回路のレプリカ回路との間の遅延誤差を検出するスキュー比較回路と、
を備え、
前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路は、前記スキュー比較回路が検出した遅延誤差に応じて遅延を調整されるものであることを特徴とする半導体集積回路装置。 - 実回路の入力回路と、
実回路の出力回路と、
前記実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、
前記実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、
を備える半導体集積回路装置において、前記実回路の入力回路及び前記実回路の出力回路と前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路との間の遅延誤差を検出する方法であって、
基準信号を発振する第一の過程と、
前記基準信号を前記実回路の入力回路及び前記実回路の出力回路を通過させる第二の過程と、
前記基準信号を前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路を通過させる第三の過程と、
前記第二の過程を経た前記基準信号と前記第三の過程とを経た前記基準信号とを比較し、前記実回路の入力回路及び前記実回路の出力回路と前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路との間の遅延誤差を検出する第四の過程と
を備えることを特徴とする半導体集積回路装置における遅延誤差検出方法。 - 実回路の入力回路と、
実回路の出力回路と、
前記実回路の入力回路と同等の特性を有する入力回路のレプリカ回路と、
前記実回路の出力回路と同等の特性を有する出力回路のレプリカ回路と、
を備える半導体集積回路装置において、前記実回路の入力回路及び前記実回路の出力回路と前記入力回路のレプリカ回路及び前記出力回路のレプリカ回路との間の遅延誤差を検出する方法であって、
基準信号を発振する第一の過程と、
前記基準信号を前記実回路の出力回路を通過させる第二の過程と、
前記基準信号を前記出力回路のレプリカ回路を通過させる第三の過程と、
前記第二の過程を経た前記基準信号と前記第三の過程とを経た前記基準信号とを比較し、前記実回路の出力回路と前記出力回路のレプリカ回路との間の遅延誤差を検出する第四の過程と
を備えることを特徴とする半導体集積回路装置における遅延誤差検出方法。
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