TWI261116B - Semiconductor integrated circuit device and method of detecting delay error in the same - Google Patents

Description

1261116 、發明說明（1) 、【發明所屬之技術領域】 ^ 本t明係有關於具有一實際電路以及一複製電路的半 導體積體電路裝置，更有關於可偵測實際電路和複製電路 間之延遲誤差以及補償偵測到的延遲誤差之半導體積體電 路裝置。 、 二、【先前技術】 一 通常，一半導體積體電路裝置會包含一延遲以及相位 同步電路，像是DLL(Delay Locked Loop，延遲鎖定迴路） 或疋PLL(Phase Locked Loop，鎖相迴路），用以控制輸入 和輸出時間的相位。這樣的半導體積體電路裝置會被設計 成更包含輸出和輸入電路的複製電路，以控制延遲或相 位。 舉例來說，日本專利公報第2〇 〇 1 -1 26474號提示了此 類的半導體積體電路裝置。 圖1為一習知的半導體積體電路裝置之方塊圖，包含 一延遲以及相同位電路，此相同位電路具有一複製輪入電 路以及一複製輸出電路。 圖示之半導體積體電路由第一墊片〇1K、第二墊片 0 2Κ、第一輸入電路03Κ、第二輸入電路〇4K、第一輸出電 路05Κ、弟二輸出電路〇6Κ以及一延遲和相同位電路〇9Κ。 其中第一墊片0 1 Κ用以輸入資料和輸出資料以及訊號丨， 第二墊片02Κ用以輸入資料和輸出資料以及訊號丨〇2。 第一輸入電路03Κ接收一訊號VREF作為一參考位準訊

第7頁 1261116 五、發明說明（4) 三、【發明内容】 根據上，的傳統半導體積體電路裝置之 的目的之一為提供—種半導體積 、”本發明

體電路裝置得以補償在一複梦雷^電路#置’此半導體積 的延遲誤差。 複衣電路以及-實際電路中發J 本發明之另一目的為提供— 置中之複製電路和實際電路間的延遲iC電路裝 在本發明之一態樣中，揾徂^遲決差之方法。 苗 a八.r。、 电 八了 —半導體積體電跃驻 置，包含.（a) —實際輸入電路，（b) 一 j路裳 (c) -複製輸入電路’具有與實 路：電二’ ⑷-複=電路，具有與實際輸入電路相 (e) —振盪電路，根據外部之觸發動作以及（f)_歪丨， 比較：路，：：比較來自振蘯電路並通過電二的 :訊號、以：來自振盪電路並通過複製輸出電路=的 唬，以偵測貝際輸出電路與複製輸出電路間的延 其中複製輸人和輸出電路中的延遲根據被歪斜失匕電 路偵測的延遲誤差做補償。 〃 &电 壯之另一恶樣’提供了-種半導體積體電路 衣置中之KF示輸入和輸出電路與複製輸入和輸出電路間之 延遲誤差的偵測方法，該半導體積體電路裝置包含： —實際輸入電路’（b)—實際輸出電路，（c)一複製輸入 路，具有與實際輸入電路相同的特性，（d) 一複製輸出電 路，具有與實際輸入電路相同的特性，偵測方法W下列 第10頁 1261116 五、發明說明（5) 步驟：（a )傳輪一參考訊號，（b)使參考訊號通過實際輸出 電路’（c )使參考訊號通過複製輸出電路，（d)比較步驟 (b)和（c)中的的參考訊號以偵測實際輸出電路與複製輸出 電路間的延遲誤差。 上述之本發明的優點，將在底下詳述。 傳統的電路並不具有用以比較通過實際輸出電路的一 訊號以及通過複製輸出電路的一訊號之電路。因此，不能 補償佈局中的實際電路和複製電路、電源供應以及擴散狀 況之差異而產生的錯誤。 相反的 過實際輸出 號。因此， 此外， 現。 本發明之半導體積體電路裝置便能夠比較通 電路的一訊號以及通過複製輪出電路的一訊 便能夠比較前述之與時間有關的錯誤。 即時的錯誤之補償，可藉由測量晶圓的步驟實 包含-選擇』；半導體積體電路裝置裝置可被設計成額 夠比較實p ί路。如此不管選擇訊號有沒有動作，亦 開控制複以：路以及複製輸出電路。因此，將能夠 性。 别出電路以及複製輪入電路，以確保其改盖 四 [第 L题方也方式】 一實施例] 圖3 !會千v. 曰不了太路B日 > 铱 1261116 五、發明說明（7) ^ 05A以作為訊號〇UT1。 第二選擇器電路08Α接收一訊號DATA2、一訊號DLAD、 以及從振盪電路15人傳輸的訊號ADCLK。第二選擇器電路 08Α根據訊號])!^!)選擇訊號ADCLk和DATA2其中之一，並輪 出被選擇的訊號ADCLK或DATA2至第二輸出電路06A以作為 訊號OUT2。 ” 第三選擇器電路09A接收一訊號DICK、一訊號DLAD、 以及從振盪電路15A傳輸的訊號ADCLK。第三選擇器電路 09A根據訊號Dlad選擇訊號ADCLK和DICK其中之一，並輪出 被選擇的訊號ADCLK或DICK至延遲和相同步電路13A以作為 訊號DCLK ° …、 歪曲失真比較電路10A比較通過延遲和相同步電路13八 中之複製電路的訊號ADREP和從第二輸入電路〇4A傳輸的訊 说DIN2之歪曲失真，並根據比較的結果輸出訊號 第一選擇器電路07A。 延遲和相同步電路1 3A包含複製輸出電路11 a以及複製 輸入電路12A。 複製輸出電路11A從第三選擇器電路〇9A接收訊號 DCLK ’並輸出一訊號rod至複製輸入電路12八。複製輸出電 路11A之特性可因接收到的暫存器訊號R1、r2*R3而改 變〇 複製輸入電路12A接收一訊號VREF以作為一參考位準 吼號’放大自複製輸出電路11 A傳輸的訊號rod，並輸出'被 放大的A號至歪曲失真比較電路1 〇 a以作為訊號a j) r £ p。複

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製輪入電路12A之特性可因接收到的暫存器訊號R4、R5和 K 6而改變。 OR裝置14A接收訊號DLON以及DLAD，並根據此兩訊號 的〇R邏輯輸出一訊號DLL0N至延遲和相同步電路13A。一接 收到汛號DLL0N，延遲和相同步電路1 便開始運作。 一振盪電路1 5A藉訊號DLAD運作，並輸出訊號ADCLK至第 二和第三選擇器電路〇8A和09A。 輸入至第一選擇器電路07A的訊號DATA1以及輸入至第 二選擇器電路08A的訊號DATA2，被延遲和相同步電路13a 所延遲’或是被具有同步脈衝的訊號所同步。 圖4繪示了圖3所示的半導體積體電路裝置之歪曲失真 比較電路的方塊圖。 歪曲失真比較電路10A由底下之元件所組成：第一轉 換閘01C、第二轉換閘〇4C、第三轉換閘〇6C、第四轉換閘 0 7C、第五轉換閘i〇c、第六轉換閘13C、第七轉換閘14C、 第一反相器02C、第二反相器03C、第三反相器05C、第四 反相器08C、第五反相器〇9C、第六反相器11C、第七反相 器12C、第八反相器15C。

第一轉換閘01C由一PM0S電晶體以及一NM0S電晶體所 組成。這些PM0S和NM0S電晶體其閘極和電源為電性連接， 並透過其源極接收訊號D I N2以及通過其汲極的訊號I NL。 第二轉換閘04C由一PM0S電晶體以及一NM0S電晶體所 組成。這些PM0S和NM0S電晶體透過其源極接收訊號DT以及 透過其汲極接收訊號DR。

第14頁 1261116 五、發明說明（9) 第三轉換閘06C由一PMOS電晶體以及一NMOS電晶體所 組成。P Μ 0 S電晶體透過其閘極接收訊號I n L B，而N Μ 0 S電晶 體接收其閘極的訊號INL。這些PMOS和NMOS電晶體透過其 源極接收訊號DRB以及透過其汲極接收訊號CMRB。 第四轉換閘07C由一PMOS電晶體以及一NMOS電晶體所 組成。PMOS電晶體透過其閉極接收訊號INLB，而關⑽電晶 體接收其閘極的訊號INL。這些PMOS和NMOS電晶體透過其 源極接收訊號DRL以及透過其汲極接收訊號DR。 第五轉換閘10C由一PMOS電晶體以及一NMOS電晶體所 組成。PMOS電晶體透過其閘極接收訊號INLB，而題⑽電晶 體接收其閘極的訊號INL。這些PMOS和NMOS電晶體透過其 源極接收訊號DT以及透過其汲極接收訊號DF。 第六轉換閘13C由一PMOS電晶體以及一NMOS電晶體所 組成。PMOS電晶體透過其閘極接收訊號inl，而NMOS電晶 體接收其閘極的訊號INLB。這些PMOS和NMOS電晶體透過其 源極接收訊號DFD以及透過其汲極接收訊號CMRB。 第七轉換閘14C由一PMOS電晶體以及一NMOS電晶體所 組成。PMOS電晶體透過其閘極接收訊號inl，而NMOS電晶 體接收其閘極的訊號INLB。這些PMOS和NMOS電晶體透過其 源極接收訊號DFL以及通過其汲極的訊號DF。 第一反相器02C接收訊號DIN2，並輸出訊號INLB。 第二反相器03C接收訊號ADREP，並輸出訊號DT。 第三反相器05C接收訊號DR，並輸出訊號DRB。 第四反相器08C接收訊號DRB，並輸出訊號DRL。

第15頁 1261116 五、發明說明（11) 訊號IN2。反相器03E接收訊號IN2，並輸出反向訊號IN2作 為訊號D I N J。 第二輸出電路04 A具有與第一輸入電路03A相同的結 構。 圖7繪示了圖3所示的半導體積體電路裝置之複製輪出 電路11 A的方塊圖。 複製輸出電路11 A由底下的元件構成··第一反相器 01F、第二反相器02F、第三反相器15F、第一NAND裝置 03F、第二NAND裝置04F、第三NAND裝置05F、第一NOR裝置 0 6F、第二NOR裝置07F、第三NOR裝置08F、第一PM0S電晶 體0 9F、第二PM0S電晶體10F、第三PM0S電晶體11F、第一 NM0S電晶體12F、第二NM0S電晶體13F、第三NM0S電晶體 14F、以及第四NM0S電晶體16F。 第一反相器01F接收一訊號R1，並輸出一訊號R1B。 第二反相器02F接收一訊號R2，並輸出一訊號R2B。 第二反相Is 1 5 F接收一訊號R 3 ’並輸出一訊號R 3 B。 第一NAND裝置03F接收訊號DCLK以及R2，並輸出一訊 號R0BP2 。 第二NAND裝置04F接收訊號DCLK，並透過其中一輸入 端電性連接至一電源。第二NAND裝置04F並輸出一訊號 R0BPD 。 第三NAND裝置0 5F接收訊號DCLK以及R1B，並輸出一訊 號 R0BP1。 第一NOR裝置06F接收訊號DCLK以及R1，並輸出一訊號

第17頁 1261116 五、發明說明（12) R0BN1 。 第二NOR裝置07F接收訊號DCLK，並透過其中一輸入端 接地。第二NOR裝置07F並輸出一訊號R0BND。 第三NOR裝置08F接收訊號DCLK以及R2B，並輸出一訊 號R0BN2 。 第一 PM0S電晶體09F透過其閘極接收訊號R0BP2，以及 透過汲極接收訊號ROD。第一PM0S電晶體〇9F具有電性連接 至電源的源極。 第二PM0S電晶體1 OF透過其閘極接收訊號R0BPD，以及 透過汲極接收訊號ROD。第二PM0S電晶體1 〇F具有電性連接 至電源的源極。 第三PM0S電晶體11F透過其閘極接收訊號R0BP1，以及 透過汲極接收訊號ROD。第三PM0S電晶體11F具有電性連接 呈電源的源極。 第一NM0S電晶體12F透過其閘極接收訊號R0BN1，並透 過其汲極接收訊號ROD。第〆關⑽電晶體12F具有接地的一 源極。 第二NM0S電晶體1 3F透過其閘極接收訊號R0BND，並透 過其汲極接收訊號ROD。第二NM0S電晶體13F具有接地的一 源極。 第三NM0S電晶體14F透過其閘極接收訊號R0BN2，並透 過其汲極接收訊號ROD。第三NM0S電晶體14F具有接地的一 源極。 第四NM0S電晶體16F透過其閘極接收訊號，並透過

第18頁 1261116 五、發明說明（16) 因此，自振盪電路15A傳輸的訊號ADCLK透過第二選擇 器電路08A以及第二輸出電路〇6人被輸入至第二輸入電路 04A ’並作為訊號diN2從第二輸入電路〇4A輸出至歪曲失真 比較電路10A。而從振盪電路15A至歪曲失真比較電路1〇A 並通過第二選擇器電路〇8A、第二輸出電路〇6a和第二輸入 電路0 4 A的一路徑在底下以一實際電路路徑稱之。 因此’自振盪電路15A傳輸的訊號ADCLK透過第三選擇 器電路09A作為訊號ADREP被輸入至歪曲失真比較電路 10A ’而複製輸出電路i 1A被設計成與第二輸出電路〇6A具 有相同的特性，且複製輸入電路丨2 A被設計成與第二輸出 電路0 4A具有相同的特性。而從振盪電路15A至歪曲失真比

較電路10A並通過第三選擇器電路〇9A、複製輸出電路UA 和複製輸入電路1 2A的一路徑在底下以一複製電路路徑稱 之。 複製電路路徑中的延遲根據底下的訊號而變化··輸入 至複製輸出電路1 1A之暫存器訊號R1至”以及輸入至複製 輸出電路12A之暫存器電路R4至⑽。因此，延遲可由暫存 器訊號R1至R6而被控制。因此，若歪曲失真比較電路1〇八 被设計成包含觸發器，便可能偵測因訊號CMRE之暫存器訊 號R1至R6以及發現暫存器訊號R1至“之暫存器值，其中上 述之觸發器在實際電路路徑之延遲大於或小於複製電路路 徑之，遲，改變訊號CMRES，且藉由暫存器訊號R1至“之 暫存器值實際電路路徑之延遲將等同於複製電路路徑之 遲。

第22頁 1261116 五、發明說明（18)

相反的，若訊號ADREp通過複製電路路徑的時間早於 DIN2通過實際電路路徑的時間，若訊號DIN2 位準，則 ,號A D R E P變為L位準，若訊號DI N 2為L位準，則訊號a D R E P 變為H位準。因此自歪曲失真比較電路10A輸出的訊號 CMRES為L位準。 因此’歪曲失真比較電路1〇Α可偵測訊號DIN2和訊號 ADREP之間的延遲之差異。 戒唬CMRES透過第一輸出電路〇5A被輸出至第一墊片 0 1 A ’、亚且被外部測量單位像是一測試器所量測。因此， :偵測具有一特定值的暫存器訊號R1至⑽，而藉由此特 ^@實際電路路徑中之一延遲相等於複製電路路徑中之一 絲根設置一保險絲。可將此保險 電路的二! ί 1:f特定大小使得實際電路以及複製 之-延遲相等於複製電路路徑中之一延遲。峪路住中 ，統的電路並不包含比較電路， 通過貫際電路（第一輸出 干电纷用以比季乂 訊號以及通過複製輸出和：〇5Κ以及第二輸入電路。4K)的 無法補償因佈局、電源Ά:路1和m的訊號。因此 之差異或是擴散狀況之差：：二f貝際電路以及複製電路 发異而引起的錯誤。 相反的’根據第一^ 通過實際電路的訊號以及】：的=積；電路_比較 !2A的訊號。因此，可通過二製輸出士和輸入電路"A和 侦别述之與日寸間有關的錯誤。 1261116

五、發明說明（2〇) 電路it if疋說’當訊號DLAD2動作的時候，歪曲失真比較 第77、壁，接收來自第四選擇器電路16B的訊號R〇D以及來自 1〇6接\擇器電路⑽的訊號102。因此，歪曲失真比較電路 電路〇6B:iS二以及訊號SIR，而此訊號SIA包含第二輸出 路17B 、遲以及第二選擇器電路08B和第五選擇器電 遲一一延遲’而訊號SIR包含複製輸出電路11B之一延 遲。弟二選擇裔電路09B和第四選擇器電路16B的一延 姿亩在此狀況下’歪曲失真比較電路1 〇 B比較彼此的歪曲 二並透過暫存器訊號R1至1^6控制複製輸出電路1 1B之 η Μ # =此，稷製輸出電路11B可具有和實際輸出電路相 Μ的特性。 當訊號DLAD2不動作時，i曲失真比較電路1〇Β接收來 自弟四選擇器電路16Β的訊號ADREP以及來自第 路ΠΒ的訊號DIN2。 弟$電 ▲在此狀況下，歪曲失真比較電路j 〇B重新調整先前被 調整過的複製輸出電路11B之暫存器值，並透過暫存器訊 號R4至R6調整複製輸入電路丨2B的延遲。 因此，複製輸入電路12B具有和實際輸入電路相同的 特性。 根據具有第四和第五選擇器電路的16B和ΐ7β，不 號DLAD2是否動作，仍可僅比較實際輸出電路和 出

電路藉由實現上述之兩調整動作，並確定複 製電路的之特性的改良，可以分開調整複製輪出電路nB I國

第26頁 1261116 五、發明說明（21) 和複製輸入電路12B。

m 第27頁 1261116 圖式簡單說明 五、【圖式簡單說明】 圖1繪示了 一習知的半導體積體電路裝置之方塊圖， 包含了一延遲以及相同步電路，此相同步電路具有複製輸 入和輸出電路。 圖2繪示了圖1所示的習知半導體積體電路裝置之複製 輸出電路的方塊圖。 圖3繪示了本發明之第一實施例的半導體積體電路裝 置之方塊圖。

圖4繪示了圖3所示的半導體積體電路裝置之歪曲失真 比較電路的方塊圖。 圖5繪示了圖3所示的半導體積體電路裝置之第一輸出 電路的方塊圖。 圖6繪示了圖3所示的半導體積體電路裝置之第一輸入 電路的方塊圖。 圖7繪示了圖3所示的半導體積體電路裝置之複製輸出 電路的方塊圖。 圖8繪示了圖3所示的半導體積體電路裝置之複製輸入 電路的方塊圖。

圖9繪示了圖3所示的半導體積體電路裝置之振盪電路 的方塊圖。 圖10為一複製輸出電路的方塊圖。 圖11繪示了本發明之第二實施例的半導體積體電路裝 置之方塊圖。

第28頁 1261116 圖式簡單說明 元件符號簡單說明： 01A 第一墊片 02A 第二墊片 03A 第一輸入電路 04A 第二輸入電路 05A第一輸出電路 06A第二輸出電路 07A第一選擇器電路 08A 第二選擇器電路 09A 第三選擇器電路 10A歪曲失真比較電路 11A複製輸出電路 12A複製輸入電路 1 3A 延遲和相同步電路 14A OR裝置 1 5 A振盈電路 01B第一墊片 02B第二墊片 03B 第一輸入電路 04B 第二輸入電路 05B第一輸出電路 06B 第二輸出電路 07B 第一選擇器電路 08B 第二選擇器電路

第29頁 1261116 圖式簡單說明 09B 第三選擇器電路 10B歪曲失真比較電路 11 B複製輸出電路 12B複製輸入電路 13B 延遲和相同步電路 14B OR裝置 I 5 B振盈電路

0 1 C第一轉換閘 0 2C第一反相器 0 3C 第二反相器 04C第二轉換閘 0 5C 第三反相器 06C第三轉換閘 0 7C第四轉換閘 08C 第四反相器 0 9C 第五反相器 10C第五轉換閘

II C 第六反相器 12C 第七反相器 13C第六轉換閘 14C第七轉換閘 01D NAND 裝置 0 2D 反相器 03D NOR裝置

第30頁 1261116 圖式簡單說明

04D PMOS電晶體 05D NMOS電晶體 0 1 E差動放大器 0 2E 反相器 0 3E 反相器 0 1 F 第一反相器 0 2F 第二反相器 03F 第一NAND裝置 04F 第二NAND裝置 05F 第三NAND裝置 06F 第一NOR裝置 07F 第二NOR裝置 08F 第三NOR裝置 09F 第一PM0S電晶體 10F 第二PM0S電晶體 11F 第三PM0S電晶體 12F 第一NM0S電晶體 13F 第二NM0S電晶體 14F 第三NM0S電晶體 15F 第三反相器 16F 第四NM0S電晶體 01G差動放大器 02G 第一反相器 03G 第二反相器

第31頁 1261116 圖式簡單說明 04G 第三反相器 05G 第 一PMOS 電 晶 體 06G 第 二PMOS 電 晶 體 07G 第 一NMOS 電 晶 體 08G 第 二NMOS 電 晶 體 09G 第四反相器 10G 第三NMOS電晶體 11G 第五反相器 12G 第四NMOS電 晶 體 01H NAND裝置 02H 第 一緩衝器 03H 第 二緩衝器 04H 第 三緩衝器 05H 第 四緩衝器 01 J 第 一緩衝器 02J 第 二緩衝器 03J 第 三緩衝器 04J 第 四緩衝器 05J 第 一NMOS 電 晶 體 06J 第 一反相器 07J 第 ^NMOS t 晶 體 08J 第 二反相器 09J 第 三NMOS電 晶 體 01K 第- -墊片

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圖式簡單說明 02K第二墊片 03K第一輸入電路 04K第二輸入電路 05K第一輸出電路 06K第二輸出電路 07K複製輸出電路 08K複製輸入電路 0 1 L第一緩衝器 0 2L第二緩衝器 03L 第三緩衝器 04L 第四緩衝器 100半導體積體電路裝置 200 半導體積體電路裝置

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Claims (1)

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一種半導體積體電路裝置，包含 (a) —實際輸入電路； (b) —實際輸出電路； 同的 (c) —複製輸入電路 特性； 具有與該實際輸入電路相 具有與該實際輸入電路相同的 (d) —複製輸出電路 特性； (e ) —振盪電路 …根據外部之觸發而動作；以及 *歪斜失真比較電路，用以比較來自該振盪電路 並通過该貫際輸出電路的一 VI n ^ h ± ^ ^ ^ ,λ 〇TL唬、以及來自該振盪電路並 k k Μ稷衣輸出電路的一訊號，以偵測該 該實際輸出電路間的延遲誤差， 表骱出電路和 八中該複製輸出電路中的延遲根據被該歪斜失 電路偵測的該延遲誤差做補償。 、較 2士如申請專利範圍第}項所述之半導體積體電路裝置，豆 2歪斜失真比較電路比較傳輸自該振I電路並通過該ς 際輸入電路和該實降給屮雷路的_ 士咕 . R 雷攸翰電 汛號、和傳輸自該振盪 電路並通過该複製輸入電路和該複製輸出電路的一訊 =偵測該實際輸入和輸出電路以及該實際輸入和輪電。 間的一延遲誤差， 职电路 其中該複製輸入和輸出電路中的延遲根據被該歪斜 真比較電路偵測的該延遲誤差做補償。 “

1261116 六、申請專利範圍 3. 一種半導體積體電路裝置内之延遲誤差偵測方法，該 半導體積體電路裝置包含：（a) —實際輸入電路，（b) — 實際輸出電路，（c) 一複製輸入電路，具有與該實際輸入 電路相同的特性，以及（d) —複製輸出電路，具有與該實 際輸入電路相同的特性， 該延遲誤差偵測方法用以偵測該實際輸出和輸入電路 以及複製輸出和輸入電路間的一延遲誤差，包含下列步 驟： (a) 傳輸一參考訊號；

(b) 使該參考訊號通過該實際輸出電路； (c) 使該參考訊號通過該複製輸出電路； (d )比較步驟（b )中的該參考訊號和步驟（c )中的該參 考訊號以偵測該實際輸出電路和該複製輸出電路間的一延 遲誤差。

4. 如申請專利範圍第3項所述之半導體積體電路裝置内之 延遲誤差偵測方法，其中使該參考訊號在步驟（b )中通過 該實際輸入和輸出電路，而使該參考訊號在步驟（c )中通 過該複製輸入和輸出電路。

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