JP2004179945A - デジタルスイッチングアンプ - Google Patents
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Abstract
【課題】デジタルスイッチングアンプにおいて再生信号の歪みを抑えつつ、ブリッジ回路に流れる貫通電流を抑制する。
【解決手段】複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、音量を決定する音量制御部２９と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部２３とを備え、前記音量制御部２９において小音量としたときには前記デッドタイムを小さくし、大音量としたときは前記デッドタイムを大きくする
【選択図】 図２
【解決手段】複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、音量を決定する音量制御部２９と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部２３とを備え、前記音量制御部２９において小音量としたときには前記デッドタイムを小さくし、大音量としたときは前記デッドタイムを大きくする
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳ ＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｅｒ：電界効果トランジスタ）等の高速スイッチング素子でブリッジ回路を構成し、定電圧をスイッチングして音声再生を行う音声再生装置に利用することができるデジタルスイッチングアンプに関する。
【０００２】
【従来の技術】
従来、パワーＭＯＳＦＥＴ等の高速スイッチング素子により構成されたブリッジ回路により、元のアナログ信号に対応したデジタルの信号を制御信号として定電圧をスイッチングし、音声再生を行うデジタルスイッチングアンプとしては、基本的にハーフブリッジ回路およびフルブリッジ回路の２通りのブリッジ回路が用いられている。
【０００３】
スイッチング素子としてパワーＭＯＳ ＦＥＴを用いたハーフブリッジ回路を図５に、フルブリッジ回路を図６に示す。図５、図６に示すパワーＭＯＳ ＦＥＴＱ１からＱ４はデジタルの制御信号によって制御され、その制御信号Ｓ１、Ｓ２を図７（ａ）に示す。
【０００４】
図５のハーフブリッジ回路においては、制御信号Ｓ１がＱ１を、Ｓ２がＱ２を制御し、図６のフルブリッジ回路においては、制御信号Ｓ１がＱ１、Ｑ４を、Ｓ２がＱ２、Ｑ３を制御する。
【０００５】
それぞれのブリッジ回路を制御する制御信号に関して、例えばブリッジ回路のハイサイドがＯＮからＯＦＦに切替わり、同時にローサイドがＯＦＦからＯＮに切り替わる時、パワーＭＯＳ ＦＥＴ等の特性上ハイサイドとローサイドが同時にＯＮの状態となることがある。
【０００６】
これはパワーＭＯＳ ＦＥＴをＯＮからＯＦＦまたはＯＦＦからＯＮに切換える時、パワーＭＯＳ ＦＥＴのゲートに寄生する容量成分を充放電しなくてはならないため、素子の立ち上がりまたは立ち下がりの時間的バランスが崩れ、ＯＮからＯＦＦまたはＯＦＦからＯＮに切り替わる際、遅延となって現れ、また、素子自体の立ち上がり時または立ち下がり時の時間的特性もあり、ハイサイド、ローサイドともＯＮ状態となる期間ができるためである。
【０００７】
この問題は、図５ではＱ１とＱ２、図６ではＱ１とＱ２、Ｑ３とＱ４のそれぞれのハイサイドとローサイドの組み合わせで起きる。
【０００８】
上記のように、ハイサイドとローサイドが同時にＯＮ状態となるという問題が生じると、高電位側から低電位側に貫通電流が流れ、素子を破壊してしまうことになる。
【０００９】
これを回避するために、従来、図７（ｂ）に示すように制御信号Ｓ１、Ｓ２にデッドタイムｔｄを設けてＳ３、Ｓ４としている。これにより、ハイサイド、ローサイドでの素子の立ち上がり、立ち下がりに時間差ができるので、貫通電流を防止することができる。
【００１０】
しかし、このデッドタイムも、大きく設定すると再生信号に歪みとなって現れてしまう。また、小さく設定すると貫通電流が適切に防止できない。従って、デッドタイムを設定する際は、貫通電流が増大しないようにすることと再生信号の歪みが生じないようにすることの両方を考慮して設定する必要がある。
【００１１】
デッドタイムは例えば図８に示すような回路により設定することができる。この回路では、スイッチング素子の特性に合わせた時定数によってデッドタイムを設定しており、デッドタイムは一定となっている。
【００１２】
このデッドタイムを設定する手法として、以下のような発明がなされている。
【００１３】
即ち、第１と第４の、第２と第３のトランジスタがそれぞれ対角線上に設けられたブリッジドライバー回路において、入力パルス信号の立ち上がり時と立ち下がり時の傾きを所定の傾きとした台形波を発生させ、第１及び第２のコンパレータを設け、第１及び第２のコンパレータより並列に取り出される２出力信号により、上記出力台形が第１の基準電圧と該第１の基準電圧よりも高い第２の基準電圧との間のレベル期間中は、第１乃至第４のトランジスタの全てをオフとし、台形波が第１の基準電圧以下の低レベルのときは上記第１及び第４のトランジスタをオンとし、台形波が第２の基準電圧以上の高レベルのときは上記第２及び第３のトランジスタをオンとする。
【００１４】
上記発明においてデッドタイムは、台形波発生回路内のコンパレータ、コンデンサで台形波の傾きを設定することで可変であり、また上記第１及び第２のコンパレータの基準電圧を変えることによっても可変であるから、デッドタイムの時間間隔は自由度をもって変化させることが可能であるとしている。（特許文献１参照）
また、別の発明にはデッドタイムの値は温度によって変動することがあるため、ゲートディレイを含む信号出力回路において、昇温検出回路を設けることにより高温時以外では一定のデッドタイムを確保し、かつ高温時にはデッドタイムが著しく増加することを防ぐ工夫をしているものもある。（特許文献２参照）
最近では、小型パッケージの素子を使う機会も増え、製品の小型化、ハイパワー化が求められている。
【００１５】
また、スイッチング制御信号等、使用するデジタル信号の高速化も最近の流れとなっている。
【００１６】
【特許文献１】
特開昭６４−６４５９７
【特許文献２】
特開平７−１７７０１０
【００１７】
【発明が解決しようとする課題】
デッドタイムが設けられた制御信号によって、定電圧をスイッチングし音声再生を行うデジタルスイッチングアンプにおいて、ハイパワー出力で再生した場合、各スイッチング素子に大電流が流れることとなる。そしてこの大電流とスイッチング素子の内部抵抗により、スイッチング素子に発熱が起こる。そして、パワーＭＯＳ ＦＥＴ等のスイッチング素子は、この発熱により内部抵抗が大きくなり電流が増すことでスイッチング速度が遅くなる等の特性の変化を起こす。特にスイッチング速度の変化はブリッジ回路のハイサイド、ローサイドが同時にＯＮとなる期間が増し、貫通電流が流れやすくなることとなり、スイッチング素子の破壊につながる。オーディオ信号等ではダイナミックレンジが広く、瞬間的にパワーの大きな信号が入力される。
【００１８】
そして上述したように小型化、ハイパワー化を必要とするデジタルスイッチングアンプにおけるブリッジ回路にとっては、発熱、スイッチング素子破壊の要因が増すこととなっている。またデジタル信号の高速化により、デジタルスイッチングアンプにおいて、高速化されたスイッチング制御信号でＯＮ／ＯＦＦの制御が行われることは、ブリッジ回路のハイサイド／ローサイドのＯＮ／ＯＦＦを切換える頻度が増し、貫通電流の流れる頻度が増加することとなる。同時に、スイッチング素子をＯＮ／ＯＦＦするための充放電の頻度が増し、スイッチング損失つまり発熱が大きくなってしまう。よって、発熱、スイッチング素子破壊の要因となる。
【００１９】
上記のような問題に対して、特許文献１はコンデンサ、コンパレータ、基準電圧によってそれぞれの負荷の動作特性に応じたデッドタイムを設定するものであるから、設定後はデッドタイムが一定となり、急なハイパワー出力での再生等には対応することができない。また、スイッチング素子の切替る頻度の変化にも柔軟に対応できるものでもない。
【００２０】
また、特許文献２はゲートディレイ回路を備えたものを対象とした発明であるし、昇温検出回路を備えているがハイパワー出力での再生が直ちに温度の変化で検出できるものではなく、また、スイッチング素子の切替り頻度の変化も直ちに温度の変化で検出できるものでもない。
【００２１】
よって、定格出力、使用するデバイスの特徴に合わせてさらに柔軟にデッドタイムをコントロールすることが望まれる。
【００２２】
本発明は上記の点に関し、ハイパワー出力とスイッチング素子の切替り頻度の変化に対し柔軟に貫通電流の増大を防止し、かつ再生信号の歪みを生じさせないようにすることを目的としている。
【００２３】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るデジタルスイッチングアンプは、以下の構成要件を備えている。
【００２４】
（１）複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、音量を決定する音量制御部と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部とを備え、前記デッドタイム制御部は前記音量制御部により制御されることを特徴とする。
【００２５】
この構成においては、デッドタイムを音量に応じて決定できるため柔軟にデッドタイムの大きさを決定することが可能となる。
【００２６】
（２）請求項１に記載のデジタルスイッチングアンプにおいて、前記音量制御部において小音量としたときには前記デッドタイムを小さくし、大音量としたときは前記デッドタイムを大きくすることを特徴とする。
【００２７】
この構成においては、小音量再生時の再生信号の歪みを抑えつつ、大音量再生時のブリッジ回路に流れる貫通電流の発生を抑制することが可能となる。
【００２８】
（３）複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、入力される元信号のレベルを監視する監視部と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部とを備え、前記デッドタイム制御部は前記監視部により制御されることを特徴としたデジタルスイッチングアンプ。
【００２９】
この構成においては、デッドタイムを入力される信号のレベルに応じて決定できるため、柔軟にデッドタイムの大きさを決定することが可能となる。
【００３０】
（４）請求項１または２の何れかに記載のデジタルスイッチングアンプにおいて、入力される元信号のレベルを監視する監視部を備え、前期デッドタイム制御部を前記音量制御部および前記監視部により制御されることを特徴とする。
【００３１】
この構成においては、音量に加えて入力信号のレベルに応じてもデッドタイムの大きさを決定できるため、さらに柔軟にデッドタイムの大きさを決定することができる。
【００３２】
（５）請求項３または４の何れかに記載のデジタルスイッチングアンプにおいて、前記監視部はパワーの大きな入力信号を検知した場合には、前記デッドタイムを大きくするように前記デッドタイム制御部を制御することを特徴とする。
【００３３】
この構成においては、瞬間的なパワーの大きい入力信号が入力された場合にも、ブリッジ回路に流れる貫通電流を抑制できる。
【００３４】
（６）複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部と、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度を検出する制御信号検出部を設け、前記デッドタイム制御部は前記制御信号検出部により制御されることを特徴とする。
【００３５】
この構成においては、デッドタイムを制御信号の”Ｈ”／”Ｌ”の切替る頻度に応じて決定できるため柔軟にデッドタイムの大きさを決定することが可能となる。
【００３６】
（７）請求項１から５の何れかに記載のデジタルスイッチングアンプにおいて、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度を検出する制御信号検出部を備え、前記デッドタイム制御部は前記制御信号検出部により制御されることを特徴とする。
【００３７】
この構成においては、音量、入力信号のレベルに加えて制御信号の”Ｈ”／”Ｌ”の切替る頻度に応じてもデッドタイムの大きさを決定できるため、さらに柔軟にデッドタイムの大きさを決定することが可能となる。
【００３８】
（８）請求項６または７の何れかに記載のデジタルスイッチングアンプにおいて、前記制御信号検出部において前記制御信号の”Ｈ”／”Ｌ”の切替る頻度が疎であると検出した場合にはデッドタイムを小さくし、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度が密であると検出した場合にはデッドタイムを大きくすることを特徴とする。
【００３９】
この構成においては、高速サンプリング周期で得られた制御信号によってブリッジ回路をスイッチングして音声再生を行う場合も、再生信号の歪みを抑えつつブリッジ回路に流れる貫通電流を抑制できる。
【００４０】
【発明の実施の形態】
本発明に係る実施例を、定電圧をスイッチングするものとして多値のデジタル信号を用いてもよいが、ここではデルタシグマ変調回路（以下、「ΔΣ変調」という）によって得られる１ビット信号を制御信号として定電圧をスイッチングすることにより音声再生を行うデジタルスイッチングアンプを例にとって説明する。
【００４１】
まず、図１を参照して基本的なΔΣ変調回路を説明する。
【００４２】
図１に示したΔΣ変調回路は、入力端子１１と積分器１２と量子化器１３と遅延器１４と差分器１５と帰還ループ１６とを備えて構成される。
【００４３】
ΔΣ変調回路は、入力端子１１に入力されたオーディオ信号等の入力信号Ｓ１１と、帰還ループ１６によって負帰還された帰還信号Ｓ１６とを差分器１５に入力してこれら二信号の差分信号Ｓ１５を求める。この差分信号Ｓ１５を積分器１２において積分して得られた積分信号Ｓ１２を、量子化器１３において所定のサンプリング周期ごとに、その積分値が０以上であるか否かに対応して、「１」または「０」の量子化出力信号Ｓ１３に変換して出力する。同時に、量子化器１３から出力された量子化出力信号Ｓ１３は遅延器１４に入力され、１サンプリング周期前の量子化出力信号を負帰還信号として、１ビット信号が「１」のときは＋１、「０」のときは−１の波高値（振幅）の信号を差分器１５に出力するとともに、上記負帰還信号Ｓ１６は、差分器１５において入力信号Ｓ１１から減算されることとなる。
【００４４】
次に本発明に係るデジタルスイッチングアンプの第１の実施例を図２に示す。オーディオ信号等の入力信号Ｓ２０は差分器２８によって負帰還された帰還信号Ｓ２７が減算され差分信号Ｓ２８として積分器・加算器群２１に入力される。積分器・加算器群２１は、積分器において差分信号を積分した後に、加算器において加算する操作を高次で行うことによりノイズシェーピングを行う。この積分器・加算器群２１から出力された値を量子化器２２で±１の１ビット信号に変換された後、スイッチング制御信号Ｓ２２として出力される。
【００４５】
出力された１ビット信号は、デッドタイム制御部２３にて所定のデッドタイムが付加されてドライバー回路に入力される。ドライバー回路２４は該１ビット信号に応じてスイッチング素子をＯＮ／ＯＦＦするように制御する。
【００４６】
スイッチング回路２５はパワーＭＯＳ ＦＥＴ等の高速スイッチングが可能な素子でブリッジ回路を構成しており、入力される１ビット信号を制御信号として図示しない電源から供給される定電圧をスイッチングすることにより前記１ビット信号に応じたパルス信号を出力する。そして、増幅された信号はローパスフィルタ（Ｌ．Ｐ．Ｆ）部２６で上記パルス信号の高周波域が除去されアナログ信号に変換される。その後、スピーカ２０に出力される。同時に、減衰部２７によってΔΣ変調回路が発振しない程度に減衰され、加算器２８を通して積分器・加算器群２１の入力部へと負帰還される。減衰部によるフィードバックは、電源に含まれる変動ノイズ、スイッチング時の誤差成分を実時間で補正するものである。
【００４７】
ここで、デッドタイム制御部は音量制御部２９と連動しており、音量制御部２９ではボリューム０（無音状態）からボリュームＭＡＸ（５０Ｗ相当再生）までを制御できるものとする。また、ブリッジ回路を構成するスイッチング素子を、定格を考慮して耐圧１００Ｖ相当のパワーＭＯＳ ＦＥＴを使用すると仮定する。スイッチング素子自体の特性にもよるが、ボリューム０からボリュームＭＡＸまでのデッドタイムを、変化幅１０〜１５ｎｓとなるように、音量制御部のボリューム位置制御に連動して、音量制御部２９で小音量再生とした時にはデッドタイムが小さくするように、また大音量再生とした時には、デッドタイムが大きくするように制御を行っている。
【００４８】
デッドタイム制御部２３の制御は、デッドタイムを小さくする場合は抵抗分を小さくし、デッドタイムを大きくする場合は抵抗分を大きくするようにしている。これも使用するドライバー回路，スイッチング素子によって設定値が変わるが、例えばボリューム０時の抵抗値に対して、ボリュームＭＡＸ時の抵抗値が１０〜１５％程度大きくなるように、音量制御部のボリューム位置制御に連動して、小音量再生とした時にはデッドタイムが小さくするように、また大音量再生とした時には、デッドタイムが大きくするように制御を行っている。
【００４９】
また、サンプリング周期よりも高速なクロックを利用してデッドタイム制御部２３の制御を行うこともできる。この場合、２〜３ステップ程度で段階的に５ｎｓずつ程度で変化させるとよい。
【００５０】
本発明に係るデジタルスイッチングアンプの第２の実施例を図３に示す。本実施例も基本的には第１の実施例と同様の構成であるが、本実施例では入力信号レベル監視部３９が積分器・加算器群３１に入力される入力信号Ｓ３０の入力レベルを監視しており、瞬間パワーの大きな入力信号が入力されたことを検知した時、デッドタイムが大きくなるようにデッドタイム制御部３３制御を行う。この場合、入力信号レベルを２〜３段階で検知し、各段階に合わせてデッドタイムを５ｎｓずつ程度で変化させるとよい。
【００５１】
デッドタイム制御部３３の制御は、上記と同様にデッドタイムを小さくする場合は抵抗分を小さくし、デッドタイムを大きくする場合は抵抗分を大きくするようにしている。また、サンプリング周期よりも高速なクロックを利用してデッドタイム制御部３３の制御を行うこともできる。
【００５２】
本発明に係るデジタルスイッチングアンプの第３の実施例を図４に示す。
【００５３】
本実施例も基本的には第１の実施例、第２の実施例と同様の構成であるが、本実施例ではデッドタイム制御部４３を制御するために音量制御部ではなく、量子化器４２から出力された１ビット信号の＋１／−１、即ち”Ｈ”／”Ｌ”の切替わる頻度を検出する制御信号検出部４９を備えている。
【００５４】
量子化器４２から出力された１ビット信号はデッドタイム制御部４３に入力されるのと並行して制御信号検出部４９にも入力され、該制御信号検出部４９は”Ｈ”／”Ｌ”の切替わる頻度を検出する。切替わり頻度が疎である場合、すなわち”Ｈ”／”Ｌ”の切替わりがあまり行われない信号状態の場合はデッドタイムが小さくなるようにデッドタイム制御部４３の制御を行う。逆に切替わり頻度が密である場合、すなわち”Ｈ”／”Ｌ”の切替わりが頻繁に行われる信号状態の場合はデッドタイムが大きくなるようにデッドタイム制御部４３の制御を行う。
【００５５】
例えば、サンプリング周期にほぼ近い周期（ＦＳ〜３ＦＳ程度）で切替わる頻度を検出し、切替わり頻度の多い状態が数百ｍｓ〜数ｓの間続いた場合、デッドタイムを大きくするようにする。
【００５６】
なお本実施例においては、±１ビット信号の２信号をともに制御信号検出部４９に入力しているが、±１ビット信号が位相反転の関係にあれば±１ビット信号のどちらか一方を入力して”Ｈ”／”Ｌ”の切替わる頻度を検出してもよい。
【００５７】
デッドタイム制御部４３の制御は、上記と同様にデッドタイムを小さくする場合は抵抗分を小さくし、デッドタイムを大きくする場合は抵抗分を大きくするようにしている。また、サンプリング周期よりも高速なクロックを利用してデッドタイム制御部４３の制御を行うこともできる。
【００５８】
また、上記３つの実施例において、各実施例を組み合わせてデッドタイム制御部の制御を行うこともできる。
【００５９】
【発明の効果】
以上のようにデッドタイムを柔軟に制御することで小音量再生時の再生信号の歪みを抑えつつ、大音量再生時のブリッジ回路に流れる貫通電流を抑制することができる。
【００６０】
また音声再生を行う際、オーディオ信号特有の瞬間的に入力されるパワーの大きな信号に対しても、ブリッジ回路に流れる貫通電流を抑制することができる。
【００６１】
また、高速なサンプリング周期で得られた制御信号によりブリッジ回路をスイッチングして音声再生を行う場合も、再生信号の歪みを抑えつブリッジ回路に流れる貫通電流を抑制することができる。
【図面の簡単な説明】
【図１】基本的なΔΣ変調回路のブロック図である。
【図２】本発明に係る第１の実施形態を説明するためのブロック図である。
【図３】本発明に係る第２の実施形態を説明するためのブロック図である。
【図４】本発明に係る第３の実施形態を説明するためのブロック図である。
【図５】ハーフブリッジ回路の説明図である。
【図６】フルブリッジ回路の説明図である。
【図７】スイッチング素子を制御する制御信号と、デッドタイムを設けた制御信号の波形図である。
【図８】デッドタイムを生成する回路のブロック図である。
【符号の説明】
１１ 入力端子
１２ 積分器
１３ 量子化器
１４ 遅延器
１５ 差分器
１６ 帰還ループ
Ｓ１１ 入力信号
Ｓ１２ 積分信号
Ｓ１３ 量子化出力信号
Ｓ１５ 差分信号
Ｓ１６ 帰還信号
２０、３０、４０ スピーカ
２１、３１、４１ 積分器・加算器群
２２、３２、４２ 量子化器
２３、３３、４３ デッドタイム制御部
２４、３４、４４ ドライバー回路
２５、３５、４５ スイッチング回路
２６、３６、４６ ローパスフィルター
２７、３７、４７ 減衰部
２８、３８、４８ 差分器
２９ 音量制御部
３９ 入力信号レベル監視部
４９ 制御信号検出部
Ｓ２０ 入力信号
Ｓ２２ 量子化出力信号
Ｓ２７ 帰還信号
Ｓ２８ 差分信号
【発明の属する技術分野】
本発明は、パワーＭＯＳ ＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｅｒ：電界効果トランジスタ）等の高速スイッチング素子でブリッジ回路を構成し、定電圧をスイッチングして音声再生を行う音声再生装置に利用することができるデジタルスイッチングアンプに関する。
【０００２】
【従来の技術】
従来、パワーＭＯＳＦＥＴ等の高速スイッチング素子により構成されたブリッジ回路により、元のアナログ信号に対応したデジタルの信号を制御信号として定電圧をスイッチングし、音声再生を行うデジタルスイッチングアンプとしては、基本的にハーフブリッジ回路およびフルブリッジ回路の２通りのブリッジ回路が用いられている。
【０００３】
スイッチング素子としてパワーＭＯＳ ＦＥＴを用いたハーフブリッジ回路を図５に、フルブリッジ回路を図６に示す。図５、図６に示すパワーＭＯＳ ＦＥＴＱ１からＱ４はデジタルの制御信号によって制御され、その制御信号Ｓ１、Ｓ２を図７（ａ）に示す。
【０００４】
図５のハーフブリッジ回路においては、制御信号Ｓ１がＱ１を、Ｓ２がＱ２を制御し、図６のフルブリッジ回路においては、制御信号Ｓ１がＱ１、Ｑ４を、Ｓ２がＱ２、Ｑ３を制御する。
【０００５】
それぞれのブリッジ回路を制御する制御信号に関して、例えばブリッジ回路のハイサイドがＯＮからＯＦＦに切替わり、同時にローサイドがＯＦＦからＯＮに切り替わる時、パワーＭＯＳ ＦＥＴ等の特性上ハイサイドとローサイドが同時にＯＮの状態となることがある。
【０００６】
これはパワーＭＯＳ ＦＥＴをＯＮからＯＦＦまたはＯＦＦからＯＮに切換える時、パワーＭＯＳ ＦＥＴのゲートに寄生する容量成分を充放電しなくてはならないため、素子の立ち上がりまたは立ち下がりの時間的バランスが崩れ、ＯＮからＯＦＦまたはＯＦＦからＯＮに切り替わる際、遅延となって現れ、また、素子自体の立ち上がり時または立ち下がり時の時間的特性もあり、ハイサイド、ローサイドともＯＮ状態となる期間ができるためである。
【０００７】
この問題は、図５ではＱ１とＱ２、図６ではＱ１とＱ２、Ｑ３とＱ４のそれぞれのハイサイドとローサイドの組み合わせで起きる。
【０００８】
上記のように、ハイサイドとローサイドが同時にＯＮ状態となるという問題が生じると、高電位側から低電位側に貫通電流が流れ、素子を破壊してしまうことになる。
【０００９】
これを回避するために、従来、図７（ｂ）に示すように制御信号Ｓ１、Ｓ２にデッドタイムｔｄを設けてＳ３、Ｓ４としている。これにより、ハイサイド、ローサイドでの素子の立ち上がり、立ち下がりに時間差ができるので、貫通電流を防止することができる。
【００１０】
しかし、このデッドタイムも、大きく設定すると再生信号に歪みとなって現れてしまう。また、小さく設定すると貫通電流が適切に防止できない。従って、デッドタイムを設定する際は、貫通電流が増大しないようにすることと再生信号の歪みが生じないようにすることの両方を考慮して設定する必要がある。
【００１１】
デッドタイムは例えば図８に示すような回路により設定することができる。この回路では、スイッチング素子の特性に合わせた時定数によってデッドタイムを設定しており、デッドタイムは一定となっている。
【００１２】
このデッドタイムを設定する手法として、以下のような発明がなされている。
【００１３】
即ち、第１と第４の、第２と第３のトランジスタがそれぞれ対角線上に設けられたブリッジドライバー回路において、入力パルス信号の立ち上がり時と立ち下がり時の傾きを所定の傾きとした台形波を発生させ、第１及び第２のコンパレータを設け、第１及び第２のコンパレータより並列に取り出される２出力信号により、上記出力台形が第１の基準電圧と該第１の基準電圧よりも高い第２の基準電圧との間のレベル期間中は、第１乃至第４のトランジスタの全てをオフとし、台形波が第１の基準電圧以下の低レベルのときは上記第１及び第４のトランジスタをオンとし、台形波が第２の基準電圧以上の高レベルのときは上記第２及び第３のトランジスタをオンとする。
【００１４】
上記発明においてデッドタイムは、台形波発生回路内のコンパレータ、コンデンサで台形波の傾きを設定することで可変であり、また上記第１及び第２のコンパレータの基準電圧を変えることによっても可変であるから、デッドタイムの時間間隔は自由度をもって変化させることが可能であるとしている。（特許文献１参照）
また、別の発明にはデッドタイムの値は温度によって変動することがあるため、ゲートディレイを含む信号出力回路において、昇温検出回路を設けることにより高温時以外では一定のデッドタイムを確保し、かつ高温時にはデッドタイムが著しく増加することを防ぐ工夫をしているものもある。（特許文献２参照）
最近では、小型パッケージの素子を使う機会も増え、製品の小型化、ハイパワー化が求められている。
【００１５】
また、スイッチング制御信号等、使用するデジタル信号の高速化も最近の流れとなっている。
【００１６】
【特許文献１】
特開昭６４−６４５９７
【特許文献２】
特開平７−１７７０１０
【００１７】
【発明が解決しようとする課題】
デッドタイムが設けられた制御信号によって、定電圧をスイッチングし音声再生を行うデジタルスイッチングアンプにおいて、ハイパワー出力で再生した場合、各スイッチング素子に大電流が流れることとなる。そしてこの大電流とスイッチング素子の内部抵抗により、スイッチング素子に発熱が起こる。そして、パワーＭＯＳ ＦＥＴ等のスイッチング素子は、この発熱により内部抵抗が大きくなり電流が増すことでスイッチング速度が遅くなる等の特性の変化を起こす。特にスイッチング速度の変化はブリッジ回路のハイサイド、ローサイドが同時にＯＮとなる期間が増し、貫通電流が流れやすくなることとなり、スイッチング素子の破壊につながる。オーディオ信号等ではダイナミックレンジが広く、瞬間的にパワーの大きな信号が入力される。
【００１８】
そして上述したように小型化、ハイパワー化を必要とするデジタルスイッチングアンプにおけるブリッジ回路にとっては、発熱、スイッチング素子破壊の要因が増すこととなっている。またデジタル信号の高速化により、デジタルスイッチングアンプにおいて、高速化されたスイッチング制御信号でＯＮ／ＯＦＦの制御が行われることは、ブリッジ回路のハイサイド／ローサイドのＯＮ／ＯＦＦを切換える頻度が増し、貫通電流の流れる頻度が増加することとなる。同時に、スイッチング素子をＯＮ／ＯＦＦするための充放電の頻度が増し、スイッチング損失つまり発熱が大きくなってしまう。よって、発熱、スイッチング素子破壊の要因となる。
【００１９】
上記のような問題に対して、特許文献１はコンデンサ、コンパレータ、基準電圧によってそれぞれの負荷の動作特性に応じたデッドタイムを設定するものであるから、設定後はデッドタイムが一定となり、急なハイパワー出力での再生等には対応することができない。また、スイッチング素子の切替る頻度の変化にも柔軟に対応できるものでもない。
【００２０】
また、特許文献２はゲートディレイ回路を備えたものを対象とした発明であるし、昇温検出回路を備えているがハイパワー出力での再生が直ちに温度の変化で検出できるものではなく、また、スイッチング素子の切替り頻度の変化も直ちに温度の変化で検出できるものでもない。
【００２１】
よって、定格出力、使用するデバイスの特徴に合わせてさらに柔軟にデッドタイムをコントロールすることが望まれる。
【００２２】
本発明は上記の点に関し、ハイパワー出力とスイッチング素子の切替り頻度の変化に対し柔軟に貫通電流の増大を防止し、かつ再生信号の歪みを生じさせないようにすることを目的としている。
【００２３】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るデジタルスイッチングアンプは、以下の構成要件を備えている。
【００２４】
（１）複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、音量を決定する音量制御部と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部とを備え、前記デッドタイム制御部は前記音量制御部により制御されることを特徴とする。
【００２５】
この構成においては、デッドタイムを音量に応じて決定できるため柔軟にデッドタイムの大きさを決定することが可能となる。
【００２６】
（２）請求項１に記載のデジタルスイッチングアンプにおいて、前記音量制御部において小音量としたときには前記デッドタイムを小さくし、大音量としたときは前記デッドタイムを大きくすることを特徴とする。
【００２７】
この構成においては、小音量再生時の再生信号の歪みを抑えつつ、大音量再生時のブリッジ回路に流れる貫通電流の発生を抑制することが可能となる。
【００２８】
（３）複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、入力される元信号のレベルを監視する監視部と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部とを備え、前記デッドタイム制御部は前記監視部により制御されることを特徴としたデジタルスイッチングアンプ。
【００２９】
この構成においては、デッドタイムを入力される信号のレベルに応じて決定できるため、柔軟にデッドタイムの大きさを決定することが可能となる。
【００３０】
（４）請求項１または２の何れかに記載のデジタルスイッチングアンプにおいて、入力される元信号のレベルを監視する監視部を備え、前期デッドタイム制御部を前記音量制御部および前記監視部により制御されることを特徴とする。
【００３１】
この構成においては、音量に加えて入力信号のレベルに応じてもデッドタイムの大きさを決定できるため、さらに柔軟にデッドタイムの大きさを決定することができる。
【００３２】
（５）請求項３または４の何れかに記載のデジタルスイッチングアンプにおいて、前記監視部はパワーの大きな入力信号を検知した場合には、前記デッドタイムを大きくするように前記デッドタイム制御部を制御することを特徴とする。
【００３３】
この構成においては、瞬間的なパワーの大きい入力信号が入力された場合にも、ブリッジ回路に流れる貫通電流を抑制できる。
【００３４】
（６）複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部と、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度を検出する制御信号検出部を設け、前記デッドタイム制御部は前記制御信号検出部により制御されることを特徴とする。
【００３５】
この構成においては、デッドタイムを制御信号の”Ｈ”／”Ｌ”の切替る頻度に応じて決定できるため柔軟にデッドタイムの大きさを決定することが可能となる。
【００３６】
（７）請求項１から５の何れかに記載のデジタルスイッチングアンプにおいて、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度を検出する制御信号検出部を備え、前記デッドタイム制御部は前記制御信号検出部により制御されることを特徴とする。
【００３７】
この構成においては、音量、入力信号のレベルに加えて制御信号の”Ｈ”／”Ｌ”の切替る頻度に応じてもデッドタイムの大きさを決定できるため、さらに柔軟にデッドタイムの大きさを決定することが可能となる。
【００３８】
（８）請求項６または７の何れかに記載のデジタルスイッチングアンプにおいて、前記制御信号検出部において前記制御信号の”Ｈ”／”Ｌ”の切替る頻度が疎であると検出した場合にはデッドタイムを小さくし、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度が密であると検出した場合にはデッドタイムを大きくすることを特徴とする。
【００３９】
この構成においては、高速サンプリング周期で得られた制御信号によってブリッジ回路をスイッチングして音声再生を行う場合も、再生信号の歪みを抑えつつブリッジ回路に流れる貫通電流を抑制できる。
【００４０】
【発明の実施の形態】
本発明に係る実施例を、定電圧をスイッチングするものとして多値のデジタル信号を用いてもよいが、ここではデルタシグマ変調回路（以下、「ΔΣ変調」という）によって得られる１ビット信号を制御信号として定電圧をスイッチングすることにより音声再生を行うデジタルスイッチングアンプを例にとって説明する。
【００４１】
まず、図１を参照して基本的なΔΣ変調回路を説明する。
【００４２】
図１に示したΔΣ変調回路は、入力端子１１と積分器１２と量子化器１３と遅延器１４と差分器１５と帰還ループ１６とを備えて構成される。
【００４３】
ΔΣ変調回路は、入力端子１１に入力されたオーディオ信号等の入力信号Ｓ１１と、帰還ループ１６によって負帰還された帰還信号Ｓ１６とを差分器１５に入力してこれら二信号の差分信号Ｓ１５を求める。この差分信号Ｓ１５を積分器１２において積分して得られた積分信号Ｓ１２を、量子化器１３において所定のサンプリング周期ごとに、その積分値が０以上であるか否かに対応して、「１」または「０」の量子化出力信号Ｓ１３に変換して出力する。同時に、量子化器１３から出力された量子化出力信号Ｓ１３は遅延器１４に入力され、１サンプリング周期前の量子化出力信号を負帰還信号として、１ビット信号が「１」のときは＋１、「０」のときは−１の波高値（振幅）の信号を差分器１５に出力するとともに、上記負帰還信号Ｓ１６は、差分器１５において入力信号Ｓ１１から減算されることとなる。
【００４４】
次に本発明に係るデジタルスイッチングアンプの第１の実施例を図２に示す。オーディオ信号等の入力信号Ｓ２０は差分器２８によって負帰還された帰還信号Ｓ２７が減算され差分信号Ｓ２８として積分器・加算器群２１に入力される。積分器・加算器群２１は、積分器において差分信号を積分した後に、加算器において加算する操作を高次で行うことによりノイズシェーピングを行う。この積分器・加算器群２１から出力された値を量子化器２２で±１の１ビット信号に変換された後、スイッチング制御信号Ｓ２２として出力される。
【００４５】
出力された１ビット信号は、デッドタイム制御部２３にて所定のデッドタイムが付加されてドライバー回路に入力される。ドライバー回路２４は該１ビット信号に応じてスイッチング素子をＯＮ／ＯＦＦするように制御する。
【００４６】
スイッチング回路２５はパワーＭＯＳ ＦＥＴ等の高速スイッチングが可能な素子でブリッジ回路を構成しており、入力される１ビット信号を制御信号として図示しない電源から供給される定電圧をスイッチングすることにより前記１ビット信号に応じたパルス信号を出力する。そして、増幅された信号はローパスフィルタ（Ｌ．Ｐ．Ｆ）部２６で上記パルス信号の高周波域が除去されアナログ信号に変換される。その後、スピーカ２０に出力される。同時に、減衰部２７によってΔΣ変調回路が発振しない程度に減衰され、加算器２８を通して積分器・加算器群２１の入力部へと負帰還される。減衰部によるフィードバックは、電源に含まれる変動ノイズ、スイッチング時の誤差成分を実時間で補正するものである。
【００４７】
ここで、デッドタイム制御部は音量制御部２９と連動しており、音量制御部２９ではボリューム０（無音状態）からボリュームＭＡＸ（５０Ｗ相当再生）までを制御できるものとする。また、ブリッジ回路を構成するスイッチング素子を、定格を考慮して耐圧１００Ｖ相当のパワーＭＯＳ ＦＥＴを使用すると仮定する。スイッチング素子自体の特性にもよるが、ボリューム０からボリュームＭＡＸまでのデッドタイムを、変化幅１０〜１５ｎｓとなるように、音量制御部のボリューム位置制御に連動して、音量制御部２９で小音量再生とした時にはデッドタイムが小さくするように、また大音量再生とした時には、デッドタイムが大きくするように制御を行っている。
【００４８】
デッドタイム制御部２３の制御は、デッドタイムを小さくする場合は抵抗分を小さくし、デッドタイムを大きくする場合は抵抗分を大きくするようにしている。これも使用するドライバー回路，スイッチング素子によって設定値が変わるが、例えばボリューム０時の抵抗値に対して、ボリュームＭＡＸ時の抵抗値が１０〜１５％程度大きくなるように、音量制御部のボリューム位置制御に連動して、小音量再生とした時にはデッドタイムが小さくするように、また大音量再生とした時には、デッドタイムが大きくするように制御を行っている。
【００４９】
また、サンプリング周期よりも高速なクロックを利用してデッドタイム制御部２３の制御を行うこともできる。この場合、２〜３ステップ程度で段階的に５ｎｓずつ程度で変化させるとよい。
【００５０】
本発明に係るデジタルスイッチングアンプの第２の実施例を図３に示す。本実施例も基本的には第１の実施例と同様の構成であるが、本実施例では入力信号レベル監視部３９が積分器・加算器群３１に入力される入力信号Ｓ３０の入力レベルを監視しており、瞬間パワーの大きな入力信号が入力されたことを検知した時、デッドタイムが大きくなるようにデッドタイム制御部３３制御を行う。この場合、入力信号レベルを２〜３段階で検知し、各段階に合わせてデッドタイムを５ｎｓずつ程度で変化させるとよい。
【００５１】
デッドタイム制御部３３の制御は、上記と同様にデッドタイムを小さくする場合は抵抗分を小さくし、デッドタイムを大きくする場合は抵抗分を大きくするようにしている。また、サンプリング周期よりも高速なクロックを利用してデッドタイム制御部３３の制御を行うこともできる。
【００５２】
本発明に係るデジタルスイッチングアンプの第３の実施例を図４に示す。
【００５３】
本実施例も基本的には第１の実施例、第２の実施例と同様の構成であるが、本実施例ではデッドタイム制御部４３を制御するために音量制御部ではなく、量子化器４２から出力された１ビット信号の＋１／−１、即ち”Ｈ”／”Ｌ”の切替わる頻度を検出する制御信号検出部４９を備えている。
【００５４】
量子化器４２から出力された１ビット信号はデッドタイム制御部４３に入力されるのと並行して制御信号検出部４９にも入力され、該制御信号検出部４９は”Ｈ”／”Ｌ”の切替わる頻度を検出する。切替わり頻度が疎である場合、すなわち”Ｈ”／”Ｌ”の切替わりがあまり行われない信号状態の場合はデッドタイムが小さくなるようにデッドタイム制御部４３の制御を行う。逆に切替わり頻度が密である場合、すなわち”Ｈ”／”Ｌ”の切替わりが頻繁に行われる信号状態の場合はデッドタイムが大きくなるようにデッドタイム制御部４３の制御を行う。
【００５５】
例えば、サンプリング周期にほぼ近い周期（ＦＳ〜３ＦＳ程度）で切替わる頻度を検出し、切替わり頻度の多い状態が数百ｍｓ〜数ｓの間続いた場合、デッドタイムを大きくするようにする。
【００５６】
なお本実施例においては、±１ビット信号の２信号をともに制御信号検出部４９に入力しているが、±１ビット信号が位相反転の関係にあれば±１ビット信号のどちらか一方を入力して”Ｈ”／”Ｌ”の切替わる頻度を検出してもよい。
【００５７】
デッドタイム制御部４３の制御は、上記と同様にデッドタイムを小さくする場合は抵抗分を小さくし、デッドタイムを大きくする場合は抵抗分を大きくするようにしている。また、サンプリング周期よりも高速なクロックを利用してデッドタイム制御部４３の制御を行うこともできる。
【００５８】
また、上記３つの実施例において、各実施例を組み合わせてデッドタイム制御部の制御を行うこともできる。
【００５９】
【発明の効果】
以上のようにデッドタイムを柔軟に制御することで小音量再生時の再生信号の歪みを抑えつつ、大音量再生時のブリッジ回路に流れる貫通電流を抑制することができる。
【００６０】
また音声再生を行う際、オーディオ信号特有の瞬間的に入力されるパワーの大きな信号に対しても、ブリッジ回路に流れる貫通電流を抑制することができる。
【００６１】
また、高速なサンプリング周期で得られた制御信号によりブリッジ回路をスイッチングして音声再生を行う場合も、再生信号の歪みを抑えつブリッジ回路に流れる貫通電流を抑制することができる。
【図面の簡単な説明】
【図１】基本的なΔΣ変調回路のブロック図である。
【図２】本発明に係る第１の実施形態を説明するためのブロック図である。
【図３】本発明に係る第２の実施形態を説明するためのブロック図である。
【図４】本発明に係る第３の実施形態を説明するためのブロック図である。
【図５】ハーフブリッジ回路の説明図である。
【図６】フルブリッジ回路の説明図である。
【図７】スイッチング素子を制御する制御信号と、デッドタイムを設けた制御信号の波形図である。
【図８】デッドタイムを生成する回路のブロック図である。
【符号の説明】
１１ 入力端子
１２ 積分器
１３ 量子化器
１４ 遅延器
１５ 差分器
１６ 帰還ループ
Ｓ１１ 入力信号
Ｓ１２ 積分信号
Ｓ１３ 量子化出力信号
Ｓ１５ 差分信号
Ｓ１６ 帰還信号
２０、３０、４０ スピーカ
２１、３１、４１ 積分器・加算器群
２２、３２、４２ 量子化器
２３、３３、４３ デッドタイム制御部
２４、３４、４４ ドライバー回路
２５、３５、４５ スイッチング回路
２６、３６、４６ ローパスフィルター
２７、３７、４７ 減衰部
２８、３８、４８ 差分器
２９ 音量制御部
３９ 入力信号レベル監視部
４９ 制御信号検出部
Ｓ２０ 入力信号
Ｓ２２ 量子化出力信号
Ｓ２７ 帰還信号
Ｓ２８ 差分信号
Claims (8)
- 複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、音量を決定する音量制御部と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部とを備え、前記デッドタイム制御部は前記音量制御部により制御されることを特徴としたデジタルスイッチングアンプ。
- 前記音量制御部において小音量としたときには前記デッドタイムを小さくし、大音量としたときは前記デッドタイムを大きくすることを特徴とした請求項１に記載のデジタルスイッチングアンプ。
- 複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、入力される元信号のレベルを監視する監視部と、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部とを備え、前記デッドタイム制御部は前記監視部により制御されることを特徴としたデジタルスイッチングアンプ。
- 請求項１または２の何れかに記載のデジタルスイッチングアンプにおいて、入力される元信号のレベルを監視する監視部を備え、前期デッドタイム制御部を前記音量制御部および前記監視部により制御されることを特徴としたデジタルスイッチングアンプ。
- 前記監視部はパワーの大きな入力信号を検知した場合には、前記デッドタイムを大きくするように前記デッドタイム制御部を制御することを特徴とした請求項３または４の何れかに記載のデジタルスイッチングアンプ。
- 複数のスイッチング素子で構成されたブリッジ回路を備え、前記ブリッジ回路のスイッチング素子を制御することで定電圧をスイッチングし、電力増幅するデジタルスイッチングアンプにおいて、前記スイッチング素子を制御する制御信号に付加するデッドタイムを設定するデッドタイム制御部と、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度を検出する制御信号検出部とを備え、前記デッドタイム制御部は前記制御信号検出部により制御されることを特徴としたデジタルスイッチングアンプ。
- 請求項１から５の何れかに記載のデジタルスイッチングアンプにおいて、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度を検出する制御信号検出部を備え、前記デッドタイム制御部は前記制御信号検出部により制御されることを特徴としたデジタルスイッチングアンプ。
- 前記制御信号検出部において前記制御信号の”Ｈ”／”Ｌ”の切替る頻度が疎であると検出した場合にはデッドタイムを小さくし、前記制御信号の”Ｈ”／”Ｌ”の切替る頻度が密であると検出した場合にはデッドタイムを大きくすることを特徴とした請求項６または７の何れかに記載のデジタルスイッチングアンプ。
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