JP2004172692A - 電圧標準装置 - Google Patents
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Abstract
【課題】バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成されるプログラマブル電圧標準素子において端子数を減らして、出力電圧分解能の高い電圧標準装置を提供する。
【解決手段】電圧標準装置は、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有する電圧標準素子と、バイアス電流端子に対してそれぞれの区間ごとに独立した所定値のバイアス電流を印加するバイアス電流供給回路と、バイアス電流供給回路を制御して各区間のジョセフソン接合アレーに所定値のバイアス電流を印加すると共にマイクロ波の印加を制御する制御回路を備える。
【選択図】 図１
【解決手段】電圧標準装置は、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有する電圧標準素子と、バイアス電流端子に対してそれぞれの区間ごとに独立した所定値のバイアス電流を印加するバイアス電流供給回路と、バイアス電流供給回路を制御して各区間のジョセフソン接合アレーに所定値のバイアス電流を印加すると共にマイクロ波の印加を制御する制御回路を備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成される電圧標準素子を用いる電圧標準装置に関する。
【０００２】
【従来の技術】
ジョセフソン接合の多数個を直列接続したジョセフソン接合アレーを用いて、最大出力電圧の範囲内で任意の電圧を高速に出力する２進コード列によるジョセフソン接合を用いたプログラマブル電圧標準素子が開発されたことが、報告されている（非特許文献１）。
【非特許文献１】
Ｃ． Ａ． Ｈａｍｉｌｔｏｎ， Ｃ． Ｊ． Ｂｕｒｒｏｕｇｈｓ， ａｎｄ Ｒ． Ｊ． Ｋａｕｔｓ； “Ｊｏｓｅｐｈｓｏｎ Ｄ／Ａ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ Ｆｕｎｄａｍｅｎｔａｌ Ａｃｃｕｒａｃｙ” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ． Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔ， Ｖｏｌ． ４４， Ｎｏ． ２， ｐｐ． ２２３−２２５， Ａｐｒｉｌ １９９５．
【０００３】
図４は、従来のジョセフソン接合の多数個を直列接続したジョセフソン接合アレーによるプログラマブル電圧標準素子の構成を説明する図である。図４に示すように、原理的には、ジョセフソン接合がバイアス電流とマイクロ波の印加により一定電圧を発生するので、そのジョセフソン接合アレーの発生電圧のオンオフを制御することによって、プログラマブルに希望する電圧を発生させる。そのために、
（ａ）多数個の直列接続されたジョセフソン接合を２進数区切り（２の冪乗での区切り）による区間１，２，３，４、…に分けて、
（ｂ）区間ごとにバイアス電流を流すための複数の端子６を設け、
（ｃ）この端子６からそれぞれの区間ごとに独立した、正または零、あるいは、負または零の組み合わせのバイアス電流を印加して、
（ｄ）全区間について正のバイアス電流を印加したときの正の最大出力電圧値から、全区間について負のバイアス電流を印加したときの負の最大出力電圧値までの間の任意の出力電圧を、２進数で区切った最小の接合数のジョセフソン接合アレーの出力電圧を最小分解能として出力する。
なお、図４において、５はマイクロ波を印加するためのマイクロ波入力端子、７はマイクロ波の印加のためのマイクロ波終端抵抗、８は出力電圧を得るための出力電圧端子である。また、マイクロ波を印加するための交流回路と、バイアス電流を印加するための直流回路とを分離するためキャパシタンス、ローパスフィルタ等が設けられるが、ここでは図示されていない。
【０００４】
このプログラマブル電圧標準素子は、回路を構成するチップ内に多数個の直接接続したジョセフソン接合、電気信号配線、外部入出力用の端子など作成して、集積化してプログラマブル電圧標準素子が作成される。その場合に、集積化する回路を形成するチップ内で多くの面積を消費してしまう信号配線、端子などをできるだけ少なく押さえて、直列接続するジョセフソン接合を多数個を形成する必要がある。
【０００５】
プログラマブル電圧標準素子では、『ジョセフソン接合の両電極に周波数ｆのマイクロ波を加えると、一定の電圧Ｖ＝ｆ（ｈ／２ｅ）の間隔でステップ電流が現れる。ここで、ｈはプランク定数、ｅは単位電荷定数である』という性質を利用して一定電圧を発生させる。このため、標準電圧とする例えば１ボルトを発生させるためには、チップ内に集積するジョセフソン接合数は非常に多くなる。マイクロ波は、扱いやすさから例えばｆ＝１６ＧＨｚ前後の値を用いるとすると、ジョセフソン接合の１つあたりに発生する電圧は約３３μＶとなり、１ボルトの出力電圧を得るには、約３万個の接合を必要とする。具体的には、例えば、全体を８ビットの電圧分解能でプログラマブルに電圧を発生させるとして、最小ビットの電圧を発生させる接合単位を１２８個の接合で構成すると、ジョセフソン接合の全体の接合数は３２，７６８個となる。
【０００６】
図５は、２進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。既に開発されて、実用に供されている１ボルト電圧出力チップのプログラマブル電圧標準素子を例にして説明すると、図５に示すように、最小ビットの電圧を発生する区切りの区間は、ジョセフソン接合の接合数が１個ではなく、その区切り区間の接合数が１２８個となっており、最小の区切り区間では約４ｍＶを出力するように構成されたものとなっている。チップ内で面積を多く消費してしまう配線のための端子数は、マイクロ波を入力するための端子を含めて９本となっており、８ビット構成となっている。
【０００７】
プログラマブル電圧標準素子において、例えば、出力電圧の分解能を高めるためには、配線のための端子数を多く必要とするが、チップ内で多くの面積を消費してしまうので実用的ではない。このため、従来におけるプログラマブル電圧標準素子は、出力電圧の分解能が低いものとなっていた。
【０００８】
【発明が解決しようとする課題】
このため、例えば、１０ボルトの出力電圧を得る電圧標準素子を開発する場合には、多数のジョセフソン接合を直列接続する大規模なジョセフソン接合アレーを集積化して、チップ内に多くのジョセフソン接合を作成する。このため、チップ面積の多くをジョセフソン接合アレーのために割り当て、多くのチップ面積を消費する端子の数を少なく抑えることが必要である。このように、プログラマブル電圧標準素子を作成する場合に、端子の数を増やすことなく分解能を上げることができれば、実用化にあたって優位な点となる。
【０００９】
本発明は、上記のような課題を解決するためになされたものであり、本発明の目的は、バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成されるプログラマブル電圧標準素子において端子数を減らして、出力電圧分解能の高い電圧標準装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記のような目的を達成するため、本発明による電圧標準装置は、バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成される電圧標準素子を用いる電圧標準装置であって、前記ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有する電圧標準素子と、前記バイアス電流端子に対してそれぞれの区間ごとに独立した所定値のバイアス電流を印加するバイアス電流供給回路と、前記バイアス電流供給回路を制御して各区間のジョセフソン接合アレーに所定値のバイアス電流を印加すると共にマイクロ波の印加を制御する制御回路とを備えることを特徴とする。
【００１１】
また、本発明による電圧標準装置は、上記の構成に加えて、前記制御回路は２進コードを３進コードに変換するコード変換装置を備え、前記コード変換装置によって２進コードにより前記制御装置が制御されることを特徴とする。
【００１２】
このような特徴を有する本発明の電圧標準装置によれば、電圧を発生させるプログラマブル電圧標準素子は、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有する電圧標準素子とされ、バイアス電流供給回路が、バイアス電流端子に対してそれぞれの区間ごとに独立した所定値のバイアス電流を印加するものとされ、制御回路が、バイアス電流供給回路を制御して各区間のジョセフソン接合アレーに所定値のバイアス電流を印加すると共にマイクロ波の印加を制御するように構成される。これにより、制御回路の制御によって３進デジタルコードに対応してプログラムされた標準電圧を発生することができるものとなる。
【００１３】
従来の電圧標準装置に用いられるジョセフソン接合アレーによるプログラマブル電圧標準素子は、２進デジタルコードに対応しており、ジョセフソン接合によるデジタル・アナログ変換のための端子数が、２進デジタルコードで区切られた接合数のアレーの区切り区間の対応の数となっている。このため、電圧分解能については、その端子数と２進デジタルコードにより決まるものとなっている。これは、プログラマブル電圧標準素子に印加するバイアス電流が、正または零のみの２種類の組み合わせ、あるいは負または零のみの２種類の組み合わせによって印加される構成としているためである。
【００１４】
本発明による電圧標準装置では、ジョセフソン接合アレーによるプログラマブル電圧標準素子のバイアス電流端子から印加するバイアス電流を所定値とし、所定の三種類の組み合わせ（例えば、正、零および負など）により印加することにして、２進デジタルコードの代わりに３進デジタルコードを用いるようにする。このため、ジョセフソン接合アレーによるプログラマブル電圧標準素子としては、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとにバイアス電流端子を設けるものとしている。これにより、少ないバイアス電流端子にもかかわらず、高い電圧分解能が得られる。
【００１５】
また、２進デジタルコードによりプログラムされた標準電圧を発生させる場合に対応して、制御回路は、２進コードを３進コードに変換するコード変換装置を備えており、コード変換装置によって２進コードから３進コードに変換することにより、２進デジタルコードによりプログラムされた標準電圧を発生させることもできる。このように、デジタル・アナログ変換を行うチップ内の端子数を増やさずに出力電圧の分解能を上げることができるので、高い分解能を持つ電圧標準装置が提供できる。
【００１６】
【発明の実施の形態】
以下、本発明を実施する場合の形態について、図面を参照して説明する。図１は、本発明の一実施例にかかる電圧標準装置の主要部の構成を示すブロック図である。図１において、１００は制御回路、１０１はバイアス電流供給回路、１０２はジョセフソン接合アレーによるプログラマブル電圧標準素子、１０３はコード変換回路である。
【００１７】
電圧標準装置は、図１に示すように、ジョセフソン接合アレーによるプログラマブル電圧標準素子１０２，バイアス電流供給回路１０１、制御回路１００から構成される。プログラマブル電圧標準素子１０２は、後述するように、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有するように構成されたものである。バイアス電流供給回路１０１は、プログラマブル電圧標準素子１０２のバイアス電流端子に対して、それぞれの区間ごとに独立して、所定値のバイアス電流を印加する。これにより、それぞれの区間ごとに独立して３進コードに対応する所定の一定電圧を発生させる。このため、制御回路１００は、プログラマブル電圧標準素子１０２に印加するマイクロ波の印加を制御すると共に、バイアス電流供給回路１０１を制御して、３進コードに対応してそれぞれの区間ごとに独立してジョセフソン接合アレーに所定値のバイアス電流を印加するように制御する。また、制御回路１００は、コード変換回路１０３を含んでおり、コード変換装置１０３によって２進コードを３進コードに変換して、バイアス電流供給回路１０１のバイアス電流を制御する。
【００１８】
本実施例の電圧標準装置では、このように、３進コードに対応する所定の一定電圧を発生させるため、バイアス電流とマイクロ波の印加により制御されて一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成される電圧標準素子を用いるが、次に、このような電圧標準素子の構造について説明する。
【００１９】
図２は、３進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。図２を参照する。本発明の一実施例で用いるジョセフソン接合の多数個を直列接続したジョセフソン接合アレーによるプログラマブル電圧標準素子の構成は、図２に示すように、
（ａ）多数の直接接続したジョセフソン接合の接合アレーは、３進数（３の冪乗の数）の区切りで各区間１５，１６，…等に分け、
（ｂ）区間ごとにバイアス電流用のバイアス電流端子１８を設けて、
（ｃ）このバイアス電流端子１８からそれぞれの区間ごとに独立した所定値のバイアス電流を印加できるようにする。これにより、それぞれの区間ごとに流すバイアス電流に応じて３進コードに対応する一定電圧を発生させる。
（ｄ）このため、全区間に正のバイアス電流を印加したときの正の最大出力電圧値から、全区間に負のバイアス電流を印加したときの負の最大出力電圧値までの間の任意の出力電圧を、最小分解能として３進コードで区切った最小の接合数による接合アレーの電圧を出力することができる。また、図２において、１７はマイクロ波を印加するためのマイクロ波入力端子、１９はマイクロ波の印加のためのマイクロ波終端抵抗、２０は出力電圧を得るための出力電圧端子である。マイクロ波を印加するための交流回路と、バイアス電流を印加するための直流回路とを分離するためキャパシタンス、ローパスフィルタ等が設けられるが、ここでは図示されていない。
【００２０】
原理的には、前述したように、『ジョセフソン接合の両電極に周波数ｆのマイクロ波を加えると、一定の電圧Ｖ＝ｆ（ｈ／２ｅ）の間隔でステップ電流が現れる（ｈはプランク定数、ｅは単位電荷定数である）』という性質を利用して一定電圧を発生させる。つまり、ジョセフソン接合にマイクロ波を加えて、バイアス電流を制御することで、ステップ電流を変えて各区切り区間において「一定電圧Ｖｎ＝ｎＮｆ（ｈ／２ｅ）が発生する（ｎは整数，Ｎは接合数）」ことを利用するものである。ここでは、３進コードによるバイアス電流の制御により、ｎ＝０，ｎ＝１，ｎ＝−１の３値となる一定電圧Ｖｎ（Ｖ０，Ｖ１，Ｖ−１）を発生させるものである。これらの各区切り区間における一定電圧Ｖｎの組み合わせを足したもの電圧標準素子の出力電圧となる。
【００２１】
このように、本実施例にかかる電圧標準装置によれば、プログラマブル電圧標準素子の接合アレーの各区間を３進コードの数（３の冪乗の数）で区切った各区間とし、それぞれの区間で独立してバイアス電流を印加する構成とすることで、同じ分解能を保ちながら、バイアス電流印加のための端子数を減少させて大規模集積化できるようになる。また、従来と同じ端子数で構成した場合には、電圧分解能が格段に向上する。例えば、１０ビットによりデジタル・アナログ変換する構成とする場合を例として比較すると、図３に示すように、電圧分解能が格段に向上する。
【００２２】
図３は、本発明による３進コードに対応する接合アレーを有するデジタル・アナログ変換器の分解能と、従来の２進コード接合に対応するアレーを有するデジタル・アナログ変換器の分解能との比較のための図である。図３において、２１は２進コードによる最小ビットの出力電圧（分解能）であり、２２は３進コードによる最小ビットの出力電圧（分解能）である。
【００２３】
前述したように、約１ボルトの出力電圧を発生させるプログラマブル電圧標準素子は、３２７６８個のジョセフソン接合を用いて構成されるものとなるので、これを１０ビットの２進コードによるプログラマブル電圧標準素子として構成すると、区切りの区間は１０個の区間となり、各区間の接合数がそれぞれ３２個、６４個、１２８個、２５６個、５１２個、１０２４個、２０４８個、４０９６個、８１９２個、１６３８２個となる。これにより、全接合数３２７６８個、最小ビットの出力電圧すなわち分解能は、最小区間のジョセフソン接合が３２個分の約１ｍＶの出力電圧（２１；図３）となる。
【００２４】
また、本発明による約１ボルトの出力電圧を発生させるプログラマブル電圧標準素子では、３進コードに対応したプログラマブル電圧標準素子となるので、区切りの区間は１０個の区間となり、各区間の接合数がそれぞれ１個、３個、９個、２７個、８１個、２４３個、７２９個、２１８７個、６５６１個、１９６８３個となる。このような構成によると、全接合数２９５２４個、最小ビットの出力電圧すなわち分解能は、最小区間のジョセフソン接合が１個分の約３３μＶの出力電圧（２２；図３）となる。
【００２５】
以上、説明したように、本発明の電圧標準装置によれば、分解能を同じに保ったまま、デジタル・アナログ変換を行うチップ内の端子の数を減らすことができ、または端子数を増やさずにデジタル・アナログ変換器の出力電圧の分解能を上げることが可能となる。また、本発明の電圧標準装置によると、高い分解能を持つ高精度電圧の発生が可能となり、産業界への大きな寄与が期待できる。
【図面の簡単な説明】
【図１】本発明の一実施例にかかる電圧標準装置の主要部の構成を示すブロック図である。
【図２】３進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。
【図３】本発明による３進コードに対応する接合アレーを有するデジタル・アナログ変換器の分解能と、従来の２進コードに対応する接合アレーを有するデジタル・アナログ変換器の分解能との比較のための図である。
【図４】従来のジョセフソン接合の多数個を直列接続したジョセフソン接合アレーによるプログラマブル電圧標準素子の構成を説明する図である。
【図５】２進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。
【符号の説明】
１〜４ 区切り区間
５ マイクロ波入力端子
６ バイアス電流入力端子
７ マイクロ波終端抵抗
８ 出力電圧端子
９〜１０ 区切り区間
１１ マイクロ波入力端子
１２ バイアス電流入力端子
１３ マイクロ波終端抵抗
１４ 出力電圧端子
１５〜１６ 区切り区間
１７ マイクロ波入力端子
１８ バイアス電流入力端子
１９ マイクロ波終端抵抗
２０ 出力電圧端子
１００ 制御回路
１０１ バイアス電流供給回路
１０２ プログラマブル電圧標準素子
１０３ コード変換回路
【発明の属する技術分野】
この発明は、バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成される電圧標準素子を用いる電圧標準装置に関する。
【０００２】
【従来の技術】
ジョセフソン接合の多数個を直列接続したジョセフソン接合アレーを用いて、最大出力電圧の範囲内で任意の電圧を高速に出力する２進コード列によるジョセフソン接合を用いたプログラマブル電圧標準素子が開発されたことが、報告されている（非特許文献１）。
【非特許文献１】
Ｃ． Ａ． Ｈａｍｉｌｔｏｎ， Ｃ． Ｊ． Ｂｕｒｒｏｕｇｈｓ， ａｎｄ Ｒ． Ｊ． Ｋａｕｔｓ； “Ｊｏｓｅｐｈｓｏｎ Ｄ／Ａ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ Ｆｕｎｄａｍｅｎｔａｌ Ａｃｃｕｒａｃｙ” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ． Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔ， Ｖｏｌ． ４４， Ｎｏ． ２， ｐｐ． ２２３−２２５， Ａｐｒｉｌ １９９５．
【０００３】
図４は、従来のジョセフソン接合の多数個を直列接続したジョセフソン接合アレーによるプログラマブル電圧標準素子の構成を説明する図である。図４に示すように、原理的には、ジョセフソン接合がバイアス電流とマイクロ波の印加により一定電圧を発生するので、そのジョセフソン接合アレーの発生電圧のオンオフを制御することによって、プログラマブルに希望する電圧を発生させる。そのために、
（ａ）多数個の直列接続されたジョセフソン接合を２進数区切り（２の冪乗での区切り）による区間１，２，３，４、…に分けて、
（ｂ）区間ごとにバイアス電流を流すための複数の端子６を設け、
（ｃ）この端子６からそれぞれの区間ごとに独立した、正または零、あるいは、負または零の組み合わせのバイアス電流を印加して、
（ｄ）全区間について正のバイアス電流を印加したときの正の最大出力電圧値から、全区間について負のバイアス電流を印加したときの負の最大出力電圧値までの間の任意の出力電圧を、２進数で区切った最小の接合数のジョセフソン接合アレーの出力電圧を最小分解能として出力する。
なお、図４において、５はマイクロ波を印加するためのマイクロ波入力端子、７はマイクロ波の印加のためのマイクロ波終端抵抗、８は出力電圧を得るための出力電圧端子である。また、マイクロ波を印加するための交流回路と、バイアス電流を印加するための直流回路とを分離するためキャパシタンス、ローパスフィルタ等が設けられるが、ここでは図示されていない。
【０００４】
このプログラマブル電圧標準素子は、回路を構成するチップ内に多数個の直接接続したジョセフソン接合、電気信号配線、外部入出力用の端子など作成して、集積化してプログラマブル電圧標準素子が作成される。その場合に、集積化する回路を形成するチップ内で多くの面積を消費してしまう信号配線、端子などをできるだけ少なく押さえて、直列接続するジョセフソン接合を多数個を形成する必要がある。
【０００５】
プログラマブル電圧標準素子では、『ジョセフソン接合の両電極に周波数ｆのマイクロ波を加えると、一定の電圧Ｖ＝ｆ（ｈ／２ｅ）の間隔でステップ電流が現れる。ここで、ｈはプランク定数、ｅは単位電荷定数である』という性質を利用して一定電圧を発生させる。このため、標準電圧とする例えば１ボルトを発生させるためには、チップ内に集積するジョセフソン接合数は非常に多くなる。マイクロ波は、扱いやすさから例えばｆ＝１６ＧＨｚ前後の値を用いるとすると、ジョセフソン接合の１つあたりに発生する電圧は約３３μＶとなり、１ボルトの出力電圧を得るには、約３万個の接合を必要とする。具体的には、例えば、全体を８ビットの電圧分解能でプログラマブルに電圧を発生させるとして、最小ビットの電圧を発生させる接合単位を１２８個の接合で構成すると、ジョセフソン接合の全体の接合数は３２，７６８個となる。
【０００６】
図５は、２進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。既に開発されて、実用に供されている１ボルト電圧出力チップのプログラマブル電圧標準素子を例にして説明すると、図５に示すように、最小ビットの電圧を発生する区切りの区間は、ジョセフソン接合の接合数が１個ではなく、その区切り区間の接合数が１２８個となっており、最小の区切り区間では約４ｍＶを出力するように構成されたものとなっている。チップ内で面積を多く消費してしまう配線のための端子数は、マイクロ波を入力するための端子を含めて９本となっており、８ビット構成となっている。
【０００７】
プログラマブル電圧標準素子において、例えば、出力電圧の分解能を高めるためには、配線のための端子数を多く必要とするが、チップ内で多くの面積を消費してしまうので実用的ではない。このため、従来におけるプログラマブル電圧標準素子は、出力電圧の分解能が低いものとなっていた。
【０００８】
【発明が解決しようとする課題】
このため、例えば、１０ボルトの出力電圧を得る電圧標準素子を開発する場合には、多数のジョセフソン接合を直列接続する大規模なジョセフソン接合アレーを集積化して、チップ内に多くのジョセフソン接合を作成する。このため、チップ面積の多くをジョセフソン接合アレーのために割り当て、多くのチップ面積を消費する端子の数を少なく抑えることが必要である。このように、プログラマブル電圧標準素子を作成する場合に、端子の数を増やすことなく分解能を上げることができれば、実用化にあたって優位な点となる。
【０００９】
本発明は、上記のような課題を解決するためになされたものであり、本発明の目的は、バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成されるプログラマブル電圧標準素子において端子数を減らして、出力電圧分解能の高い電圧標準装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記のような目的を達成するため、本発明による電圧標準装置は、バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成される電圧標準素子を用いる電圧標準装置であって、前記ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有する電圧標準素子と、前記バイアス電流端子に対してそれぞれの区間ごとに独立した所定値のバイアス電流を印加するバイアス電流供給回路と、前記バイアス電流供給回路を制御して各区間のジョセフソン接合アレーに所定値のバイアス電流を印加すると共にマイクロ波の印加を制御する制御回路とを備えることを特徴とする。
【００１１】
また、本発明による電圧標準装置は、上記の構成に加えて、前記制御回路は２進コードを３進コードに変換するコード変換装置を備え、前記コード変換装置によって２進コードにより前記制御装置が制御されることを特徴とする。
【００１２】
このような特徴を有する本発明の電圧標準装置によれば、電圧を発生させるプログラマブル電圧標準素子は、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有する電圧標準素子とされ、バイアス電流供給回路が、バイアス電流端子に対してそれぞれの区間ごとに独立した所定値のバイアス電流を印加するものとされ、制御回路が、バイアス電流供給回路を制御して各区間のジョセフソン接合アレーに所定値のバイアス電流を印加すると共にマイクロ波の印加を制御するように構成される。これにより、制御回路の制御によって３進デジタルコードに対応してプログラムされた標準電圧を発生することができるものとなる。
【００１３】
従来の電圧標準装置に用いられるジョセフソン接合アレーによるプログラマブル電圧標準素子は、２進デジタルコードに対応しており、ジョセフソン接合によるデジタル・アナログ変換のための端子数が、２進デジタルコードで区切られた接合数のアレーの区切り区間の対応の数となっている。このため、電圧分解能については、その端子数と２進デジタルコードにより決まるものとなっている。これは、プログラマブル電圧標準素子に印加するバイアス電流が、正または零のみの２種類の組み合わせ、あるいは負または零のみの２種類の組み合わせによって印加される構成としているためである。
【００１４】
本発明による電圧標準装置では、ジョセフソン接合アレーによるプログラマブル電圧標準素子のバイアス電流端子から印加するバイアス電流を所定値とし、所定の三種類の組み合わせ（例えば、正、零および負など）により印加することにして、２進デジタルコードの代わりに３進デジタルコードを用いるようにする。このため、ジョセフソン接合アレーによるプログラマブル電圧標準素子としては、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとにバイアス電流端子を設けるものとしている。これにより、少ないバイアス電流端子にもかかわらず、高い電圧分解能が得られる。
【００１５】
また、２進デジタルコードによりプログラムされた標準電圧を発生させる場合に対応して、制御回路は、２進コードを３進コードに変換するコード変換装置を備えており、コード変換装置によって２進コードから３進コードに変換することにより、２進デジタルコードによりプログラムされた標準電圧を発生させることもできる。このように、デジタル・アナログ変換を行うチップ内の端子数を増やさずに出力電圧の分解能を上げることができるので、高い分解能を持つ電圧標準装置が提供できる。
【００１６】
【発明の実施の形態】
以下、本発明を実施する場合の形態について、図面を参照して説明する。図１は、本発明の一実施例にかかる電圧標準装置の主要部の構成を示すブロック図である。図１において、１００は制御回路、１０１はバイアス電流供給回路、１０２はジョセフソン接合アレーによるプログラマブル電圧標準素子、１０３はコード変換回路である。
【００１７】
電圧標準装置は、図１に示すように、ジョセフソン接合アレーによるプログラマブル電圧標準素子１０２，バイアス電流供給回路１０１、制御回路１００から構成される。プログラマブル電圧標準素子１０２は、後述するように、ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有するように構成されたものである。バイアス電流供給回路１０１は、プログラマブル電圧標準素子１０２のバイアス電流端子に対して、それぞれの区間ごとに独立して、所定値のバイアス電流を印加する。これにより、それぞれの区間ごとに独立して３進コードに対応する所定の一定電圧を発生させる。このため、制御回路１００は、プログラマブル電圧標準素子１０２に印加するマイクロ波の印加を制御すると共に、バイアス電流供給回路１０１を制御して、３進コードに対応してそれぞれの区間ごとに独立してジョセフソン接合アレーに所定値のバイアス電流を印加するように制御する。また、制御回路１００は、コード変換回路１０３を含んでおり、コード変換装置１０３によって２進コードを３進コードに変換して、バイアス電流供給回路１０１のバイアス電流を制御する。
【００１８】
本実施例の電圧標準装置では、このように、３進コードに対応する所定の一定電圧を発生させるため、バイアス電流とマイクロ波の印加により制御されて一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成される電圧標準素子を用いるが、次に、このような電圧標準素子の構造について説明する。
【００１９】
図２は、３進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。図２を参照する。本発明の一実施例で用いるジョセフソン接合の多数個を直列接続したジョセフソン接合アレーによるプログラマブル電圧標準素子の構成は、図２に示すように、
（ａ）多数の直接接続したジョセフソン接合の接合アレーは、３進数（３の冪乗の数）の区切りで各区間１５，１６，…等に分け、
（ｂ）区間ごとにバイアス電流用のバイアス電流端子１８を設けて、
（ｃ）このバイアス電流端子１８からそれぞれの区間ごとに独立した所定値のバイアス電流を印加できるようにする。これにより、それぞれの区間ごとに流すバイアス電流に応じて３進コードに対応する一定電圧を発生させる。
（ｄ）このため、全区間に正のバイアス電流を印加したときの正の最大出力電圧値から、全区間に負のバイアス電流を印加したときの負の最大出力電圧値までの間の任意の出力電圧を、最小分解能として３進コードで区切った最小の接合数による接合アレーの電圧を出力することができる。また、図２において、１７はマイクロ波を印加するためのマイクロ波入力端子、１９はマイクロ波の印加のためのマイクロ波終端抵抗、２０は出力電圧を得るための出力電圧端子である。マイクロ波を印加するための交流回路と、バイアス電流を印加するための直流回路とを分離するためキャパシタンス、ローパスフィルタ等が設けられるが、ここでは図示されていない。
【００２０】
原理的には、前述したように、『ジョセフソン接合の両電極に周波数ｆのマイクロ波を加えると、一定の電圧Ｖ＝ｆ（ｈ／２ｅ）の間隔でステップ電流が現れる（ｈはプランク定数、ｅは単位電荷定数である）』という性質を利用して一定電圧を発生させる。つまり、ジョセフソン接合にマイクロ波を加えて、バイアス電流を制御することで、ステップ電流を変えて各区切り区間において「一定電圧Ｖｎ＝ｎＮｆ（ｈ／２ｅ）が発生する（ｎは整数，Ｎは接合数）」ことを利用するものである。ここでは、３進コードによるバイアス電流の制御により、ｎ＝０，ｎ＝１，ｎ＝−１の３値となる一定電圧Ｖｎ（Ｖ０，Ｖ１，Ｖ−１）を発生させるものである。これらの各区切り区間における一定電圧Ｖｎの組み合わせを足したもの電圧標準素子の出力電圧となる。
【００２１】
このように、本実施例にかかる電圧標準装置によれば、プログラマブル電圧標準素子の接合アレーの各区間を３進コードの数（３の冪乗の数）で区切った各区間とし、それぞれの区間で独立してバイアス電流を印加する構成とすることで、同じ分解能を保ちながら、バイアス電流印加のための端子数を減少させて大規模集積化できるようになる。また、従来と同じ端子数で構成した場合には、電圧分解能が格段に向上する。例えば、１０ビットによりデジタル・アナログ変換する構成とする場合を例として比較すると、図３に示すように、電圧分解能が格段に向上する。
【００２２】
図３は、本発明による３進コードに対応する接合アレーを有するデジタル・アナログ変換器の分解能と、従来の２進コード接合に対応するアレーを有するデジタル・アナログ変換器の分解能との比較のための図である。図３において、２１は２進コードによる最小ビットの出力電圧（分解能）であり、２２は３進コードによる最小ビットの出力電圧（分解能）である。
【００２３】
前述したように、約１ボルトの出力電圧を発生させるプログラマブル電圧標準素子は、３２７６８個のジョセフソン接合を用いて構成されるものとなるので、これを１０ビットの２進コードによるプログラマブル電圧標準素子として構成すると、区切りの区間は１０個の区間となり、各区間の接合数がそれぞれ３２個、６４個、１２８個、２５６個、５１２個、１０２４個、２０４８個、４０９６個、８１９２個、１６３８２個となる。これにより、全接合数３２７６８個、最小ビットの出力電圧すなわち分解能は、最小区間のジョセフソン接合が３２個分の約１ｍＶの出力電圧（２１；図３）となる。
【００２４】
また、本発明による約１ボルトの出力電圧を発生させるプログラマブル電圧標準素子では、３進コードに対応したプログラマブル電圧標準素子となるので、区切りの区間は１０個の区間となり、各区間の接合数がそれぞれ１個、３個、９個、２７個、８１個、２４３個、７２９個、２１８７個、６５６１個、１９６８３個となる。このような構成によると、全接合数２９５２４個、最小ビットの出力電圧すなわち分解能は、最小区間のジョセフソン接合が１個分の約３３μＶの出力電圧（２２；図３）となる。
【００２５】
以上、説明したように、本発明の電圧標準装置によれば、分解能を同じに保ったまま、デジタル・アナログ変換を行うチップ内の端子の数を減らすことができ、または端子数を増やさずにデジタル・アナログ変換器の出力電圧の分解能を上げることが可能となる。また、本発明の電圧標準装置によると、高い分解能を持つ高精度電圧の発生が可能となり、産業界への大きな寄与が期待できる。
【図面の簡単な説明】
【図１】本発明の一実施例にかかる電圧標準装置の主要部の構成を示すブロック図である。
【図２】３進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。
【図３】本発明による３進コードに対応する接合アレーを有するデジタル・アナログ変換器の分解能と、従来の２進コードに対応する接合アレーを有するデジタル・アナログ変換器の分解能との比較のための図である。
【図４】従来のジョセフソン接合の多数個を直列接続したジョセフソン接合アレーによるプログラマブル電圧標準素子の構成を説明する図である。
【図５】２進コードによるジョセフソン接合アレーのプログラマブル電圧標準素子の構成を説明する図である。
【符号の説明】
１〜４ 区切り区間
５ マイクロ波入力端子
６ バイアス電流入力端子
７ マイクロ波終端抵抗
８ 出力電圧端子
９〜１０ 区切り区間
１１ マイクロ波入力端子
１２ バイアス電流入力端子
１３ マイクロ波終端抵抗
１４ 出力電圧端子
１５〜１６ 区切り区間
１７ マイクロ波入力端子
１８ バイアス電流入力端子
１９ マイクロ波終端抵抗
２０ 出力電圧端子
１００ 制御回路
１０１ バイアス電流供給回路
１０２ プログラマブル電圧標準素子
１０３ コード変換回路
Claims (2)
- バイアス電流とマイクロ波の印加により一定電圧を発生するジョセフソン接合の多数個を直列接続したジョセフソン接合アレーで構成される電圧標準素子を用いる電圧標準装置であって、
前記ジョセフソン接合アレーの直列接続のジョセフソン接合を３の冪乗個の個数で区切った区間ごとに設けたバイアス電流端子を有する電圧標準素子と、
前記バイアス電流端子に対してそれぞれの区間ごとに独立した所定値のバイアス電流を印加するバイアス電流供給回路と、
前記バイアス電流供給回路を制御して各区間のジョセフソン接合アレーに所定値のバイアス電流を印加すると共にマイクロ波の印加を制御する制御回路と
を備えることを特徴とする電圧標準装置。 - 請求項１に記載の電圧標準装置において、
前記制御回路は２進コードを３進コードに変換するコード変換装置を備え、
前記コード変換装置によって２進コードにより前記制御装置が制御される
ことを特徴とする電圧標準装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002333100A JP3834635B2 (ja) | 2002-11-18 | 2002-11-18 | 電圧標準装置 |
| EP03255341A EP1420263A3 (en) | 2002-11-18 | 2003-08-28 | Voltage standard apparatus |
| US10/714,920 US6949970B2 (en) | 2002-11-18 | 2003-11-18 | Voltage standard apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002333100A JP3834635B2 (ja) | 2002-11-18 | 2002-11-18 | 電圧標準装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004172692A true JP2004172692A (ja) | 2004-06-17 |
| JP3834635B2 JP3834635B2 (ja) | 2006-10-18 |
Family
ID=32171431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002333100A Expired - Lifetime JP3834635B2 (ja) | 2002-11-18 | 2002-11-18 | 電圧標準装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6949970B2 (ja) |
| EP (1) | EP1420263A3 (ja) |
| JP (1) | JP3834635B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100684934B1 (ko) | 2005-11-28 | 2007-02-22 | 한국표준과학연구원 | 다중 주파수의 마이크로파 구동을 이용하여 프로그램가능한 조셉슨 전압 표준장치 |
| JP2010226581A (ja) * | 2009-03-25 | 2010-10-07 | National Institute Of Advanced Industrial Science & Technology | 超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法 |
| JP2011211668A (ja) * | 2010-03-31 | 2011-10-20 | National Institute Of Advanced Industrial Science & Technology | 高精度任意波形信号発生装置 |
| CN105628992A (zh) * | 2015-12-25 | 2016-06-01 | 北京无线电计量测试研究所 | 一种量子超低频电压源 |
| CN112230039A (zh) * | 2020-09-23 | 2021-01-15 | 北京无线电计量测试研究所 | 一种用于实现观测量子化低频电压台阶宽度的方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
| CN106169912B (zh) * | 2016-06-28 | 2018-03-16 | 浙江中医药大学 | 脉冲波发生电路 |
| CN110673523B (zh) * | 2019-09-24 | 2020-11-13 | 中国计量科学研究院 | 一种平衡三进制与索引算法结合的约瑟夫森结阵驱动方法 |
| CN111913020A (zh) * | 2020-08-19 | 2020-11-10 | 北京无线电计量测试研究所 | 一种用于量子交流电压系统的低噪声偏置源及使用方法 |
| CN112763768B (zh) * | 2020-12-21 | 2022-06-24 | 北京无线电计量测试研究所 | 一种用于直流量子小电压的驱动方法、系统及控制器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4029162A1 (de) * | 1990-09-14 | 1992-03-19 | Grundig Emv | Ternaerer digital-analog-wandler |
| US5479131A (en) * | 1992-11-09 | 1995-12-26 | Hewlett-Packard Company | Squid array voltage standard |
| US5565866A (en) * | 1994-10-04 | 1996-10-15 | The United States Of America As Represented By The Secretary Of Commerce | Digital-to-analog converter with voltage defined by Josephson frequency voltage relation |
| DE19801658C1 (de) * | 1998-01-17 | 1999-02-11 | Bundesrep Deutschland | Verfahren zur Verkörperung einer physikalischen Referenzgröße und Einrichtung zur Bildung einer physikalischen Referenzgröße |
-
2002
- 2002-11-18 JP JP2002333100A patent/JP3834635B2/ja not_active Expired - Lifetime
-
2003
- 2003-08-28 EP EP03255341A patent/EP1420263A3/en not_active Withdrawn
- 2003-11-18 US US10/714,920 patent/US6949970B2/en not_active Expired - Fee Related
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| CN112230039A (zh) * | 2020-09-23 | 2021-01-15 | 北京无线电计量测试研究所 | 一种用于实现观测量子化低频电压台阶宽度的方法 |
| CN112230039B (zh) * | 2020-09-23 | 2024-03-29 | 北京无线电计量测试研究所 | 一种用于实现观测量子化低频电压台阶宽度的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6949970B2 (en) | 2005-09-27 |
| EP1420263A3 (en) | 2004-12-29 |
| US20040150462A1 (en) | 2004-08-05 |
| JP3834635B2 (ja) | 2006-10-18 |
| EP1420263A2 (en) | 2004-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3834635 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |