JP2004111698A - 積層セラミック電子部品 - Google Patents
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Abstract
【解決手段】複数の積層されたセラミック層2とセラミック層2間の特定の界面に沿って形成された内部電極層3とを有する積層体4を備える、積層セラミックコンデンサのような積層セラミック電子部品において、内部電極層3中に、その厚み方向に柱状に延びるガラス相8を断片的に分布させる。
【選択図】 図2
Description
【発明の属する技術分野】
この発明は、積層セラミック電子部品に関するもので、特に、積層セラミック電子部品に備える内部電極層の構造に関するものである。
【0002】
【従来の技術】
たとえば積層セラミックコンデンサのような積層セラミック電子部品は、基本的に、複数の積層されたセラミック層とセラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備える構造を有している。
【0003】
このような積層セラミック電子部品を製造するため、まず、積層体が作製される。積層体は、複数のセラミックグリーンシートを用意し、これらセラミックグリーンシートのうちの特定のものの上に、導電性ペーストを印刷等によって付与し、内部電極層となる導電性ペースト膜を形成した後、セラミックグリーンシートを積層し、次いで圧着することによって、積層体の生の状態のものを得、これを焼成することによって作製される。
【0004】
上述の導電性ペーストは、導電成分となる金属粉末に、有機バインダおよび有機溶剤からなる有機ビヒクルを加え、これらを混合することによって作製される。また、導電成分となる金属粉末としては、たとえば、Ag、Pd、Ag/Pd、NiまたはCu等からなる粉末が用いられる。
【0005】
上述した積層体を得るための焼成工程において、内部電極層となる導電性ペースト膜とセラミック層となるセラミックグリーンシートとでは、焼結開始温度が異なる、すなわち、導電性ペースト膜の焼結開始温度の方が低いことが通常である。そのため、焼成中に導電性ペースト膜とセラミックグリーンシートとの界面に熱ストレスがかかり、得られた積層体において、内部電極層とセラミック層との間で剥離(デラミネーション)が生じたり、クラックが生じたりすることがある。
【0006】
これらのデラミネーションやクラックといった構造欠陥を生じにくくするため、一般に、導電性ペースト中に、セラミックグリーンシートに含まれるセラミック粉末と同じか近い組成を有するセラミック粉末を含有させることによって、導電性ペーストの焼結開始温度をより高め、それによって、熱ストレスを緩和することが行なわれている(たとえば、特許文献1参照)。
【0007】
【特許文献1】
特開2001−110233号公報
【0008】
【発明が解決しようとする課題】
近年、積層セラミック電子部品に対して、小型化かつ高性能化の要求が高まり、特に積層セラミックコンデンサにあっては、小型化かつ大容量化の要求が高まっている。これらの要求を満たすためには、積層セラミック電子部品に備える積層体におけるセラミック層の厚みをできるだけ薄くするとともに、内部電極層の厚みをできるだけ薄くし、単位体積あたりのセラミック層および内部電極層の積層数を増大させることが必要である。
【0009】
特に、内部電極層の厚みを薄くするためには、導電性ペーストに含まれる金属粉末の各粒子の物理的サイズをできるだけ小さくすることが求められる。しかしながら、たとえば0.1μmといった小さい粒径を有する金属粉末は、表面エネルギーが高く、温度が上昇した際に、非常に変形かつ収縮しやすい傾向にある。したがって、このような粒径の小さい金属粉末を、内部電極層の形成のための導電性ペーストにおいて用いると、前述した焼成工程において、内部電極層とセラミック層との界面にかかる熱ストレスが大きくなり、デラミネーションやクラックのような構造欠陥を防止することが困難になる。
【0010】
そこで、この発明の目的は、セラミック層および内部電極層の薄層化が図られた場合であっても、上述のような構造欠陥を生じにくくすることができる、積層セラミック電子部品を提供しようとすることである。
【0011】
【課題を解決するための手段】
この発明は、複数の積層されたセラミック層とセラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備える、積層セラミック電子部品に向けられるものであって、上述した技術的課題を解決するため、内部電極層中に、その厚み方向に柱状に延びるガラス相が断片的に分布していることを特徴としている。
【0012】
上述したガラス相は、Siと、AlおよびZrのうちの少なくとも1種と、Oとを主成分とし、かつ、(Al+Zr):Siが、モル比で、0.005:1〜0.5:1であることが好ましい。
【0013】
【発明の実施の形態】
この発明は、複数の積層されたセラミック層とセラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備えるものであれば、積層セラミックコンデンサ以外のセラミック電子部品に対しても適用することができるが、以下には、この発明による効果が最も顕著に発揮される積層セラミックコンデンサについて主として説明する。
【0014】
図1は、この発明に係る積層セラミック電子部品の一例としての積層セラミックコンデンサ1を図解的に示す断面図である。
【0015】
積層セラミックコンデンサ1は、各々誘電体セラミックからなる複数の積層されたセラミック層2とセラミック層2間の特定の界面に沿って形成された内部電極層3とを有する積層体4を備えている。
【0016】
積層体4の両端部には、外部電極5がそれぞれ形成されている。上述した内部電極層3は、一方の外部電極5に電気的に接続されるものと他方の外部電極5に電気的に接続されるものとが積層方向に交互に配列されている。
【0017】
このような積層セラミックコンデンサ1の特徴的構成が図2に示されている。図2は、図1に示した積層体4の一部を拡大して示した断面図である。図2は、この発明に従って製造された実際の積層セラミックコンデンサ1を、内部電極層3に直交する方向の断面を見せるように研磨し、SIM(走査型イオンビーム顕微鏡)にて観察した像をトレースして作成したものである。
【0018】
図2を参照して、内部電極層3は、主として金属焼結体6から構成され、いくつかの空隙7も観察されるが、この内部電極層3中には、その厚み方向に柱状に延びる柱状ガラス相8が断片的に分布している。
【0019】
柱状ガラス相8は、積層体4を得るための焼成過程において形成されるものである。内部電極層3となる導電性ペーストに、ガラスの成分を含ませておくことにより、焼成途中において、ガラス質が内部電極層3の内部および内部電極層3とセラミック層2との界面部分に析出し、この析出したガラス質の一部によって、柱状ガラス相8が形成される。
【0020】
上述のように析出したガラス質は、内部電極層3の収縮を抑制し、内部電極層3とセラミック層2との界面における熱ストレスを軽減するとともに、この界面において、内部電極層3とセラミック層2とを互いに滑りやすくする。これらのことから、デラミネーションの原因となるストレスを緩和し、デラミネーションやクラックのような構造欠陥を生じにくくすることができる。
【0021】
なお、柱状ガラス相8を与えるガラス質は、前述のように、導電性ペーストに予め含まれていたガラスの成分によって生成される場合のほか、導電性ペーストに含まれる成分を主成分としながら、セラミック層2となるセラミックグリーンシート中の特定の成分との反応により生成される場合もある。
【0022】
ガラス質が、焼成後まで、内部電極層3とセラミック層2との界面部分に残る場合には、内部電極層3において玉化および/または電極切れが発生し、特に薄層の内部電極層3の形成が困難になるという不具合に遭遇することがある。また、積層セラミックコンデンサ1の特有の問題として、セラミック層2の厚みがたとえば1μm程度と薄くなるような場合には、上述した玉化や電極切れがそれほど問題とならない場合であっても、界面に層状に生成したガラスは、誘電率がセラミックより低いため、積層セラミックコンデンサ1によって取得できる静電容量の極端な低下を引き起こし、小型化かつ大容量化の実現をかえって困難にしてしまう。
【0023】
上述のような問題に遭遇しないようにするためには、柱状ガラス相8において、Siと、AlおよびZrのうちの少なくとも1種と、Oとを主成分とし、かつ、(Al+Zr):Siが、モル比で、0.005:1〜0.5:1となる組成のガラスが生成されるように、導電性ペースト中に含まれるガラス成分の組成を選んでおくことが好ましい。なお、導電性ペースト中に含まれるガラス成分の組成と焼結後の柱状ガラス相8が有する組成とは、必ずしも一致せず、たとえば、内部電極層3となる導電性ペースト膜の厚みによっても左右されることがわかっている。
【0024】
焼成後において上述のような特定的な組成のガラスが生成されるようにすると、内部電極層3において柱状ガラス相8が断片的に形成されやすい。この柱状ガラス相8は、焼成中において、内部電極層3とセラミック層2との界面でのストレスを低減して、デラミネーションやクラックのような構造欠陥を生じさせにくくし、また、玉化や電極切れ、さらには静電容量の低下を生じさせにくくすることができる。このようなことから、積層セラミックコンデンサ1において、小型化かつ大容量化を有利に図ることができる。また、柱状ガラス相8は、内部電極層3を介して隣り合う2つのセラミック層2間を強固に接合するようにも作用し、このことによっても、前述したデラミネーションやクラックのような構造欠陥を生じさせにくくすることができる。
【0025】
前述したように、(Al+Zr):Siが0.005:1〜0.5:1であることが好ましいが、この好ましい範囲よりAlおよび/またはZrの含有量が増えると、生成されたガラスは、内部電極層3とセラミック層2との界面部分に集まりやすくなり好ましくない。これは、Al2 O3 およびZrO2 の方が、SiO2 より、金属との濡れ性が良好であるためであると考えられる。これに対して、SiO2 は、Al2 O3 およびZrO2 に比べて、金属との濡れ性が悪く、したがって、SiO2 が多いほど、金属との接触面積をできるだけ小さくするように挙動し、その結果、柱状ガラス相8が形成されると考えられる。
【0026】
他方、Alおよび/またはZrが、前述した好ましい範囲より少ない場合には、柱状ガラス相8が形成されるものの、ガラスの軟化が比較的低温で生じ、内部電極層3となる導電性ペーストに含まれるNi粉末のような金属粉末の焼結を抑制する効果が十分に発揮できず、そのため、デラミネーションやクラックのような構造欠陥がかえって生じやすくなる。
【0027】
なお、上述の説明では、柱状ガラス相8を構成するガラスが、(Al2 O3 ,ZrO2 )−SiO2 系の場合について行なったが、これ以外に、たとえば、BaO−SiO2 系、MgO−SiO2 系、MnO−SiO2 系のガラスなど、SiO2 成分にアルカリ土類金属が溶解したものについても同様の挙動を示すことが確認されている。
【0028】
内部電極層3となる導電性ペーストに含まれる前述したSiやAlおよび/またはZrのような成分は、導電性ペーストを作製するために用意される金属粉末の表面に予め付着させておくことが望ましい。なぜなら、上述のような成分をガラスフリットなどの粉末の状態で添加した場合には、粉末の粒子が比較的大きいため、成分が導電性ペースト中に均一に分散し得ないため、その効果を十分に発揮し得ず、また、十分な効果を発揮させるためには、添加量を多くせざるを得ず、その結果、セラミック層2における誘電率やその温度特性などに悪影響を及ぼしてしまうことがあるからである。
【0029】
このようなことから、Si成分やAl/Zr成分は、たとえば、金属粉末にコーティングする方法や、液相還元法での共析反応を用いる方法などを適用して、金属粉末の表面に予め付着させておくようにされる。コーティング法としては、たとえば、金属アルコキシドを加水分解することによって得られたものを金属粉末の表面にコーティングする方法が適用可能である。
【0030】
導電性ペーストには、上述したSiおよびAl/Zr以外の元素の化合物、たとえば、アルカリ土類金属、希土類元素、Y、Mn、B等の化合物が含まれていてもよい。
【0031】
また、導電性ペーストに含まれる導電成分としては、特に限定されるものではないが、たとえば、Ag、Pd、Ag−Pd、Cu、Ni等を使用することができる。
【0032】
また、導電性ペーストに含まれるガラス成分の添加量は、内部電極層3を形成するための導電性ペースト中のNi等の導電成分の粒径および導電性ペースト膜の厚み、積層体4を得るための焼成温度および焼成雰囲気、ならびにセラミック層2に含まれるセラミック材料等に依存するが、粒径100nmのNi粉を用いた場合、通常、導電性ペーストに含まれる導電成分に対して、0.2重量%〜10重量%の範囲に選ばれることが好ましく、より好ましくは、0.5重量%〜4重量%の範囲に選ばれる。
【0033】
次に、この発明による効果を確認するために実施した実験例について説明する。
【0034】
1.実験例1
まず、導電性ペーストを次のように作製した。
【0035】
平均粒径100nmのNi粉末を用意し、これに、SiおよびAlの各アルコキシドを用いて、コーティングを施した。このとき、表1の「粉末コーティング組成」の欄に示されるように、SiおよびAlの組成比を異ならせたいくつかのコーティングを施したNi粉末を作製した。表1の「粉末コーティング組成」は、Ni粉末のコーティングに使用したアルコキシドの量を酸化物に換算した値であって、Ni粉末100モルに対するモル数で組成比が示されている。
【0036】
次に、コーティングされたNi粉末50重量%に対して、エチルセルロース系バインダとテルピネオールとを重量比10:90で混合して作製した有機ビヒクル40重量%とテルピネオール10重量%とを加えて、3本ロールミルにより入念に分散・混合処理を行なうことによって、導電性ペーストを得た。
【0037】
他方、SiO2 を1モル%程度含むチタン酸バリウム系のセラミック組成物の粉末に、ポリビニルブチラール系バインダおよびエタノール等の有機溶剤を加えて、ボールミルにより湿式混合し、セラミックスラリーを得た。次いで、このセラミックスラリーにドクターブレード法を適用することによって、厚み1.4μmのセラミックグリーンシートを成形した。
【0038】
次に、特定のセラミックグリーンシート上に、前述した導電性ペーストをスクリーン印刷し、それによって、焼成後の厚みで0.7μmの内部電極層となる導電性ペースト膜を形成した。
【0039】
次に、導電性ペースト膜を形成したセラミックグリーンシートを200枚積層するとともに、その上下に、導電性ペースト膜を形成していない適当枚数のセラミックグリーンシートを積層し、これらを圧着した後、所定のサイズにカットし、チップ状の生の積層体を得た。
【0040】
次に、生の積層体を、還元性雰囲気中において1150℃の温度で焼成し、焼結後の積層体を得た。
【0041】
次に、焼結後の100個の積層体を、樹脂で固め、研磨することによって、内部電極層に直交する方向の断面を露出させ、金属顕微鏡にて断面を観察し、クラックおよび/またはデラミネーションの発生の有無を調査した。その結果が、表1の「クラック/デラミネーション」の欄に示されていて、「○」がクラックおよび/またはデラミネーションが認められなかったことを示し、「×」がクラックおよび/またはデラミネーションが認められたことを示している。
【0042】
また、上述のように積層体を研磨することによって得られた研磨面をイオンビーム加工した後、SIM(走査型イオンビーム顕微鏡)にて観察し、ガラス相の生成の有無および生成態様を調査した。その結果、すべての試料についてガラス相の生成が確認されたが、生成態様については、表1の「ガラス相の生成態様」に示すとおりであった。
【0043】
また、ガラス相の組成を、SAM(走査型オージェ電子顕微鏡)にて半定量化した。その結果、ガラス相は、Ba−SiO2 −Al2 O3 を主成分とするものであり、AlとSiとのモル比は、表1の「ガラス相/Al:Si(モル比)」の欄に示すとおりとなった。
【0044】
また、前述した焼結後の100個の積層体に対して、Cuを含む導電性ペーストを塗布し、600℃の温度で焼き付けることによって、外部電極を形成し、積層セラミックコンデンサを完成させた。そして、この積層セラミックコンデンサの静電容量を測定した。その結果が表1の「静電容量」の欄に示されている。表1において、「○」は、静電容量の低下が設計値から5%以内にあることを示し、「×」は、5%を超える静電容量の低下があったことを示している。
【0045】
【表1】
【0046】
表1からわかるように、Al:Siが0.005:1〜0.5:1の範囲にある試料1−3ないし1−7によれば、ガラス相が柱状に生成され、静電容量の実質的な低下がなく、また、クラックおよび/デラミネーションが発生していない。
【0047】
これに対して、Al:Siが0.002:1である試料1−1および1−2では、ガラス相が柱状に生成され、かつ静電容量の実質的な低下がないが、クラックおよび/またはデラミネーションが発生している。
【0048】
また、Al:Siが1:1である試料1−8では、ガラス相が内部電極層とセラミック層との界面に生成され、静電容量が5%を超えて低下し、また、クラックおよび/またはデラミネーションが発生している。
【0049】
2.実験例2
上述した実験例1におけるAlのアルコキシドの代わりに、Zrのアルコキシドを用いたことを除いて、実験例1の場合と同様の条件で、表2に示すような 「粉末コーティング組成」を有する導電性ペーストを作製し、実験例1の場合と同様の方法によって、積層体および積層セラミックコンデンサを作製し、かつ同様に評価した。その結果が表2に示されている。なお、実験例2では、生成されたガラス相は、Ba−SiO2 −ZrO2 を主成分とするものであった。また、表2では、生成されたガラス相のZr:Siのモル比が示されている。
【0050】
【表2】
【0051】
表2からわかるように、Zr:Siが0.005:1〜0.5:1の範囲内にある試料2−2ないし2−4によれば、ガラス相が柱状に生成され、静電容量の実質的な低下がなく、また、クラックおよび/またはデラミネーションが発生しなかった。
【0052】
これに対して、Zr:Siが0.002:1である試料2−1では、ガラス相が柱状に生成され、かつ静電容量の実質的な低下がなかったが、クラックおよび/デラミネーションが発生した。
【0053】
また、Zr:Siが1:1である試料2−5では、ガラス相が内部電極層とセラミック層との界面に生成し、静電容量が5%を超えて低下し、クラックおよび/またはデラミネーションが発生した。
【0054】
3.実験例3
実験例1におけるAlのアルコキシドの代わりに、AlのアルコキシドとZrのアルコキシドとの双方を用いたことを除いて、実験例1の場合と同様の条件にて導電性ペーストを作製し、また、実験例1と同様の方法によって、積層体および積層セラミックコンデンサを作製し、同様に評価した。その結果が表3に示されている。なお、実験例3では、生成されたガラス相は、Ba−SiO2 −Al2 O3 −ZrO2 を主成分とするものであった。また、表3では、生成されたガラス相の組成として、(Al+Zr):Siのモル比が示されている。
【0055】
【表3】
【0056】
表3からわかるように、(Al+Zr):Siが0.005:1〜0.5:1の範囲内にある試料3−1および3−2では、ガラス相が柱状に生成され、静電容量の実質的な低下がなく、また、クラックおよび/デラミネーションも発生しなかった。
【0057】
4.実験例4
実験例4は、この発明の比較例を評価するために実施したものである。すなわち、導電性ペーストを作製するにあたって、実験例1の場合と同様の平均粒径100nmのNi粉末を用いたが、Siのアルコキシド等によるコーティングを施さず、その代わりに、実験例1で作製したセラミックグリーンシートに含まれるセラミック組成物をNiに対して10重量%含んだ導電性ペーストを用い、実験例1の場合と同様の方法によって、積層体および積層セラミックコンデンサを作製し、実験例1の場合と同様の評価を行なった。
【0058】
その結果、静電容量については、実質的な低下が認められなかったが、ガラス相の生成が認められず、また、クラックおよび/デラミネーションが発生していた。
【0059】
【発明の効果】
以上のように、この発明によれば、内部電極層中に、その厚み方向に柱状に延びるガラス相が断片的に分布しているので、内部電極層とセラミック層との間での熱ストレスを緩和し、デラミネーションやクラック等の構造欠陥を生じさせにくくすることができる。そのため、セラミック層および内部電極層の薄層化を有利に進めることが可能となり、特に、積層セラミックコンデンサの場合、その小型化かつ大容量化を有利に図ることができる。
【0060】
この発明において、上述したガラス相が、Siと、AlおよびZrのうちの少なくとも1種と、Oとを主成分とし、かつ、(Al+Zr):Siが、モル比で、0.005:1〜0.5:1であるとき、前述した柱状のガラス相がより確実に生成されることができるとともに、内部電極層とセラミック層との界面部分にガラス相が生成されることをより確実に防止することができる。そのため、積層セラミックコンデンサの場合には、取得静電容量の極端な低下を引き起こすことを防止することができる。
【図面の簡単な説明】
【図1】この発明の一実施形態による積層セラミックコンデンサ1を図解的に示す断面図である。
【図2】図1に示した積層体4の一部を拡大して示す断面図である。
【符号の説明】
1 積層セラミックコンデンサ
2 セラミック層
3 内部電極層
4 積層体
6 金属焼結体
8 柱状ガラス相
Claims (2)
- 複数の積層されたセラミック層と前記セラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備える、積層セラミック電子部品であって、
前記内部電極層中に、その厚み方向に柱状に延びるガラス相が断片的に分布している、積層セラミック電子部品。 - 前記ガラス相は、Siと、AlおよびZrのうちの少なくとも1種と、Oとを主成分とし、かつ、(Al+Zr):Siが、モル比で、0.005:1〜0.5:1である、請求項1に記載の積層セラミック電子部品。
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