JP2004110203A - Ｐｃｉシステム及びプリンタ装置 - Google Patents
Ｐｃｉシステム及びプリンタ装置 Download PDFInfo
- Publication number
- JP2004110203A JP2004110203A JP2002269237A JP2002269237A JP2004110203A JP 2004110203 A JP2004110203 A JP 2004110203A JP 2002269237 A JP2002269237 A JP 2002269237A JP 2002269237 A JP2002269237 A JP 2002269237A JP 2004110203 A JP2004110203 A JP 2004110203A
- Authority
- JP
- Japan
- Prior art keywords
- pci
- bus
- power supply
- control
- motherboard
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Power Sources (AREA)
Abstract
【課題】制御対象システムへのイニシャル処理およびエンド処理の時間に依存せず命令できることで制御を容易にし、消費電力を抑えるようにする。
【解決手段】ホスト用ＣＰＵから入力された電源制御信号５０３は、内部の遅延回路部５０１に入力され、遅延回路部５０１の不揮発メモリ５０１ａに内部ローカルバスから予め設定した任意時間だけ遅らせた後、制御信号５０４の状態を変化させて次段の電源制御回路部５０２に入力される。この制御信号５０４の状態の変化とは、信号レベルのｈｉｇｈとｌｏｗの変化などであり、電源制御回路部５０２は、入力された制御信号５０４の状態変化により、制御電源５０５をＯＮ／ＯＦＦさせ、各デバイスの電源を制御する。上記の遅らせる時間の設定は、ＲＯＭに予め記憶されたプログラムに書き込まれた遅延時間によるものであり、起動時にＣＰＵの制御により不揮発メモリ５０１ａに書き込まれる。
【選択図】 図５
【解決手段】ホスト用ＣＰＵから入力された電源制御信号５０３は、内部の遅延回路部５０１に入力され、遅延回路部５０１の不揮発メモリ５０１ａに内部ローカルバスから予め設定した任意時間だけ遅らせた後、制御信号５０４の状態を変化させて次段の電源制御回路部５０２に入力される。この制御信号５０４の状態の変化とは、信号レベルのｈｉｇｈとｌｏｗの変化などであり、電源制御回路部５０２は、入力された制御信号５０４の状態変化により、制御電源５０５をＯＮ／ＯＦＦさせ、各デバイスの電源を制御する。上記の遅らせる時間の設定は、ＲＯＭに予め記憶されたプログラムに書き込まれた遅延時間によるものであり、起動時にＣＰＵの制御により不揮発メモリ５０１ａに書き込まれる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、拡張ボードなどをＰＣＩコネクタを介して接続させ、その接続されたＰＣＩコネクタの電源をＰＣマザーボードから制御するＰＣＩシステム及びプリンタ装置に関する。
【０００２】
【従来の技術】
従来より、高速バスの１つとしてＰＣＩバス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｂｕｓ ）がある。
このＰＣＩバスを用いたＰＣＩシステムでは、ＰＣＩコネクタによりＰＣマザーボードに拡張ボードなどを接続して通信を行うと共に、ＰＣマザーボードからその拡張ボードなどへ電源を供給する。
【０００３】
こうしたＰＣＩシステムを用いたものに、本出願人により先に出願された特開平９−３４６１０号公報（特許文献１）がある。
このものは、ＰＣＩシステムの拡張ボード間において、別ルートで内部ローカルバスを有することにより、ＰＣＩバス変換ＬＳＩによるデータの変換処理を省くものである。
【０００４】
【特許文献１】
特開平９−３４６１０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のＰＣＩバスでは、ＰＣマザーボードから接続された拡張ボードなどを制御したり電源を供給したりするに当たって、その接続された拡張ボードなど（制御対象システム）でのイニシャライズ処理やエンド処理の時間には、信号により制御することができず、電源をＯＦＦにすることも正常な処理には問題がある。
このため、ＰＣマザーボードから信号により制御したり電源をＯＮ／ＯＦＦしたりするには、上記したイニシャライズ処理やエンド処理の時間を計算しながら命令を保留する必要があり、その時間の電力を余分に消費してしまっていた。
【０００６】
また、特開平９−３４６１０号公報は、データの変換処理を省くことによりデータ転送処理の効率化を図るものであり、その目的において好適なものではあるが、上記した課題の解決まで考慮されたものではない。
【０００７】
本発明はこのような状況に鑑みてなされたもので、以下の目的を有する。
第１の目的は、供給電源のＯＮ／ＯＦＦタイミングを遅延させることにより、制御対象システムへのイニシャル処理およびエンド処理の時間に依存せず命令できることで制御を容易にしたＰＣＩシステム及びプリンタ装置を提供することである。
【０００８】
第２の目的は、ＰＣマザーボード以外の複数の拡張ボード電源のＯＮ／ＯＦＦタイミングを遅延させることにより、制御対象システムへのイニシャル処理およびエンド処理の時間に依存せず命令でき、消費電力を抑え省エネを実現できるＰＣＩシステム及びプリンタ装置を提供することである。
【０００９】
第３の目的は、ＰＣマザーボード上のホストＣＰＵ以外の電源のＯＮ／ＯＦＦタイミングを遅延させることにより、制御対象システムへのイニシャル処理およびエンド処理の時間に依存せず命令でき、消費電力を抑え省エネを実現できるＰＣＩシステム及びプリンタ装置を提供することである。
【００１０】
【課題を解決するための手段】
かかる目的を達成するために、本発明は以下の特徴を有する。
請求項１記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に供給電源のＯＮ／ＯＦＦタイミングを制御する制御信号を設け、該制御信号を予め設定された任意の時間だけ遅延させる遅延手段を備えたことを特徴とする。
【００１１】
請求項２記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすることを特徴とする。
【００１２】
請求項３記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１３】
請求項４記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすると共に、ＰＣマザーボード上のホストＣＰＵから、ＰＣＩバスおよびＰＣマザーボード上のその他システムにおける供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１４】
請求項５記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすることを特徴とする。
【００１５】
請求項６記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１６】
請求項７記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすると共に、ＰＣマザーボード上のホストＣＰＵから、ＰＣＩバスおよびＰＣマザーボード上のその他システムにおける供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１７】
請求項８記載の発明は、プリンタ機能を有するプリンタモジュール部が、請求項１から７の何れか１項に記載のＰＣＩシステムのＰＣＩバスに接続されて構成されたことを特徴とする。
【００１８】
【発明の実施の形態】
次に、本発明に係るＰＣＩシステム及びプリンタ装置を図面を用いて詳細に説明する。
以下に、省エネのための電源制御を可能としたＰＣＩシステム及びプリンタ装置の実施形態について説明する。
【００１９】
図１は、本発明の実施形態としてのプリンタ装置１０２の外観図を示している。
本実施形態のプリンタ装置１０２は、単体でプリンタ機能を有することに加えて、図示の如く、スキャナ１０１と組み合わせることにより、スキャナ１０１で読み取った画像データ（ＶＩＤＥＯデータ）をプリンタ装置１０２で出力することが可能である。換言すれば、プリンタ装置１０２とスキャナ１０１の構成によってコピー機能を実現できる構成である。なお、１０３はプリンタ装置１０２およびスキャナ１０１を載置するためのテーブルを示す。
【００２０】
次に、本発明の実施形態の基本構成について説明する。
図２は、プリンタ装置にＰＣＩバス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｂｕｓ ）を用いたＰＣＩシステムを適用した場合の概略構成図を示す。
この図２に示すように、本実施形態としてのプリンタ装置は、プリンタエンジン３０１を制御してプリンタ機能を実現するプリンタモジュール部としてのプリンタコントローラボード３０２と、プリンタ装置側からスキャナ３０３を制御してスキャナ機能を実現するスキャナモジュール部としてのスキャナコントローラボード３０４と、プリンタコントローラボード３０２およびスキャナコントローラボード３０４を制御して、コピー機能、ファクシミリ機能等を実現するためのＰＣマザーボード３０５とを備えて構成される。
【００２１】
ここで、ＰＣマザーボード３０５には、ホスト用ＣＰＵや、メモリがホストバス（内部ローカルバス）に接続されており、汎用のＰＣＩバスにはデータ量の大きいデバイス（ＨＤＤなど）や、例えばビデオデバイス等の高速Ｉ／Ｏ（Ｉｎｐｕｔ−ｏｕｔｐｕｔ）などデータを高速に転送する必要のあるデバイス等が接続されている。また、ＰＣＩバスとホストバスとをＰＣＩホストブリッジ（バス・ブリッジ回路）を介して接続することにより、ＰＣマザーボード３０５全体の制御をホスト用ＣＰＵで行えるようにしている。
【００２２】
更に、拡張ボードであるプリンタコントローラボード３０２およびスキャナコントローラボード３０４は、それぞれＰＣＩブリッジ（バス・ブリッジ回路）を含むＰＣＩバス変換ＬＳＩ３０２ａ又は３０４ａが搭載されており、それぞれのボードのコネクタ３０６とＰＣマザーボード３０５側のＰＣＩコネクタ３０７とを接続することにより、ＰＣＩバス変換ＬＳＩ３０２ａ又は３０４ａを介してボード３０２、３０４の内部ローカルバスとＰＣマザーボード３０５のＰＣＩバスとが接続される構成である。
こうして、プリンタコントローラボード３０２とスキャナコントローラボード３０４とが、ＰＣマザーボード３０５のＰＣＩバスに接続されることで、ＰＣＩコネクタ３０７を備えたＰＣマザーボード３０５がＰＣＩシステムとして動作する。
【００２３】
図３は、図２に示したプリンタ装置における拡張ボードの取り付け例を示し、具体的には、ＰＣマザーボード３０５側のＰＣＩコネクタ３０７（４０７）に、拡張ボードであるプリンタコントローラボード３０２（４０２）およびスキャナコントローラボード３０４（４０４）のコネクタ３０６（４０６）を挿入することにより、容易にシステムの拡張を行うことができる。
【００２４】
次に、本発明の第１の実施形態としてのプリンタ装置について、図４、図５を参照して詳細に説明する。
【００２５】
図４は、本実施形態の要部となる制御系のハード構成を示し、プリンタ装置１０２はプリンタエンジン１０２ａを制御してプリンタ機能を実現するプリンタモジュール部の制御基板としてのプリンタコントローラボード２０１と、プリンタ装置１０２側からスキャナ１０１を制御してスキャナ機能を実現するスキャナモジュール部の制御基板としてのスキャナコントローラボード２０２と、プリンタ装置１０２の多機能化のための種々の制御を行うＰＣマザーボード２０３とから構成される。なお、図４において２０４〜２０７はそれぞれプリンタコントローラボード２０１またはスキャナコントローラボード２０２をＰＣマザーボード２０３に接続するためのコネクタを示す。
【００２６】
また、プリンタコントローラボード２０１は、プリンタエンジン１０２ａとの間でデータのやり取りを行うためのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ）２０１ａと、プリンタ装置１０２のプリンタ機能の制御を行うためのＣＰＵ２０１ｂ、メモリ２０１ｃおよびＩ／Ｏ２０１ｄと、ＲＩＳＣバスからなる内部ローカルバス２０１ｅと、内部ローカルバス２０１ｅを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０１ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０１ａ〜２０１ｆの電源を制御する電源制御用ＬＳＩ（電源制御ＬＳＩ）２０１ｈとを備えている。また、図示を省略するが、必要に応じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）や電話回線と接続するためのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）等のインターフェース、ＨＤＤ等の拡張メモリが設けられているものとし、同様に電源制御用ＬＳＩ２０１ｈにより電源が制御される。
【００２７】
スキャナコントローラボード２０２は、スキャナ１０１との間でデータのやり取りを行うためのＡＳＩＣ２０２ａと、プリンタ装置１０２側からスキャナ機能を実現するためのＩ／Ｏ２０２ｂと、ＲＩＳＣバスからなる内部ローカルバス２０２ｃと、内部ローカルバス２０２ｃを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０２ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０２ａ〜２０２ｃ，２０２ｆの電源を制御する電源制御用ＬＳＩ２０２ｈとを備えている。また、図示は省略するが、必要に応じてＣＰＵやＨＤＤ等の拡張メモリを設けることができ、同様に電源制御用ＬＳＩ２０２ｈにより電源が制御される。
【００２８】
ＰＣマザーボード２０３は、汎用のＰＣＩバス２０３ａとホストバスである内部ローカルバス２０３ｂと、ＰＣＩバス２０３ａと内部ローカルバス２０３ｂとを接続するＰＣＩホストブリッジ２０３ｃと、内部ローカルバス２０３ｂに接続されたホスト用ＣＰＵ２０３ｄ、メモリ２０３ｅと、ＰＣＩバス２０３ａに接続されたＨＤＤ２０３ｆと、Ｉ／Ｏ２０３ｇと、ホスト用ＣＰＵ２０３ｄからの制御によって、上記２０３ａ〜２０３ｃ，２０３ｅ〜２０３ｇの電源を制御する電源制御用ＬＳＩ２０３ｈを備えている。
【００２９】
図５は、図４の説明において上述した電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈの内部ブロック図であり、内部は不揮発メモリ５０１ａを保有した遅延回路部５０１と電源制御回路部５０２とに分けられる。ホスト用ＣＰＵ２０３ｄから入力された電源制御信号５０３は、内部の遅延回路部５０１に入力され、遅延回路部５０１の不揮発メモリ５０１ａに内部ローカルバスから予め設定した任意時間だけ遅らせた後、制御信号５０４の状態を変化させて次段の電源制御回路部５０２に入力される。
この制御信号５０４の状態の変化とは、例えば信号レベルのｈｉｇｈとｌｏｗの変化（切り替え）などであり、電源制御回路部５０２は、入力された制御信号５０４の状態変化により、制御電源５０５をＯＮ／ＯＦＦさせることで、各デバイスの電源を制御する。この制御電源５０５のＯＮ／ＯＦＦは、例えば上記した制御信号５０４の状態変化が信号レベルのｈｉｇｈとｌｏｗである場合、何れか一方の場合にＯＮとされ、他方に切り替わるとＯＦＦにされるよう制御されることとしてよい。
【００３０】
上記の遅延回路部５０１は、この制御信号５０４の状態変化を上述したように予め設定した任意時間だけ遅らせることで、制御電源５０５のＯＮ／ＯＦＦ切り替えをその予め設定した任意時間だけ遅らせる。図４に示すメモリ２０３ｅはＲＯＭとＲＡＭとを備えたものであり、この遅らせる時間の設定は、メモリ２０３ｅのＲＯＭに予め記憶されたプログラムに書き込まれた遅延時間によるものである。このメモリ２０３ｅに格納されている遅延時間のデータが、本実施形態としてのＰＣＩシステムの起動時に、ＣＰＵ２０３ｄの制御により電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈそれぞれの不揮発メモリ５０１ａに書き込まれることとなる。この書き込みでは、電源制御用ＬＳＩ２０１ｈ，２０２ｈに対してはＰＣＩバス２０３ａとＰＣＩコネクタ２０５とを介して上記した遅延時間のデータが送信され、電源制御用ＬＳＩ２０３ｈに対しては内部ローカルバス２０１ｅを介して上記した遅延時間のデータが送信される。
【００３１】
次に、本発明の第１の実施形態としてのプリンタ装置の動作について、図４を参照して詳細に説明する。
【００３２】
第１の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をコネクタ２０４〜２０７を介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、予め設定された遅延時間後にＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、予め設定された遅延時間後にＯＮすることで、上記デバイスの初期化動作が実行され通常状態に戻る。
【００３３】
第２の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をＰＣマザーボード２０３の電源制御用ＬＳＩ２０３ｈ、コネクタ２０４〜２０７を介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈにより、予め設定された遅延時間後によりＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈにより、予め設定された遅延時間後にＯＮすることで、上記デバイスの初期化動作が実行され通常状態に戻る。
【００３４】
次に、本発明の第２の実施形態としてのプリンタ装置について、図６、図７を参照して詳細に説明する。
この第２の実施形態は、供給電源のＯＮ／ＯＦＦタイミングを制御する制御信号を予め設定された任意の時間だけ遅延させる遅延手段を、第１の実施形態における電源制御用ＬＳＩに替えて、遅延制御ＬＳＩとしたものであり、図１から図３を用いて上述した外観や基本構成については、第１の実施形態と同様である。
【００３５】
図６は、本実施形態の要部となる制御系のハード構成を示し、プリンタ装置１０２はプリンタエンジン１０２ａを制御してプリンタ機能を実現するプリンタモジュール部の制御基板としてのプリンタコントローラボード２０１と、プリンタ装置１０２側からスキャナ１０１を制御してスキャナ機能を実現するスキャナモジュール部の制御基板としてのスキャナコントローラボード２０２と、プリンタ装置１０２の多機能化のための種々の制御を行うＰＣマザーボード２０３とから構成される。なお、図６において２０４〜２０７はそれぞれプリンタコントローラボード２０１またはスキャナコントローラボード２０２をＰＣマザーボード２０３に接続するためのコネクタを示す。
【００３６】
また、プリンタコントローラボード２０１は、プリンタエンジン１０２ａとの間でデータのやり取りを行うためのＡＳＩＣ２０１ａと、プリンタ装置１０２のプリンタ機能の制御を行うためのＣＰＵ２０１ｂ、メモリ２０１ｃおよびＩ／Ｏ２０１ｄと、ＲＩＳＣバスからなる内部ローカルバス２０１ｅと、内部ローカルバス２０１ｅを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０１ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０１ａ〜２０１ｆの電源を制御する遅延制御用ＬＳＩ（遅延制御ＬＳＩ）２０１ｋと電源制御用ＬＳＩ２０１ｈとを備えている。また、図示を省略するが、必要に応じてＬＡＮや電話回線と接続するためのＮＩＣ等のインターフェース、ＨＤＤ等の拡張メモリが設けられているものとし、同様に遅延制御用ＬＳＩ２０１ｋと電源制御用ＬＳＩ２０１ｈにより電源が制御される。
【００３７】
スキャナコントローラボード２０２は、スキャナ１０１との間でデータのやり取りを行うためのＡＳＩＣ２０２ａと、プリンタ装置１０２側からスキャナ機能を実現するためのＩ／Ｏ２０２ｂと、ＲＩＳＣバスからなる内部ローカルバス２０２ｃと、内部ローカルバス２０２ｃを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０２ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０２ａ〜２０２ｃ，２０２ｆの電源を制御する遅延制御用ＬＳＩ２０２ｋと電源制御用ＬＳＩ２０２ｈとを備えている。また、図示は省略するが、必要に応じてＣＰＵやＨＤＤ等の拡張メモリを設けることができ、同様に遅延制御用ＬＳＩ２０２ｋと電源制御用ＬＳＩ２０２ｈにより電源が制御される。
【００３８】
ＰＣマザーボード２０３は、汎用のＰＣＩバス２０３ａとホストバスである内部ローカルバス２０３ｂと、ＰＣＩバス２０３ａと内部ローカルバス２０３ｂとを接続するＰＣＩホストブリッジ２０３ｃと、内部ローカルバス２０３ｂに接続されたホスト用ＣＰＵ２０３ｄ、メモリ２０３ｅと、ＰＣＩバス２０３ａに接続されたＨＤＤ２０３ｆと、Ｉ／Ｏ２０３ｇと、ホスト用ＣＰＵ２０３ｄからの制御によって、上記２０３ａ〜２０３ｃ，２０３ｅ〜２０３ｇの電源を制御する遅延制御用ＬＳＩ２０３ｋと電源制御用ＬＳＩ２０３ｈを備えている。
【００３９】
図７は、図６の説明において上述した遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）と電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）との内部ブロック図であり、遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）の内部は不揮発メモリ５０１ａ（５０２ａ，５０３ａ）を保有している。ホスト用ＣＰＵ２０３ｄからの電源制御信号が遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）に入力され、この遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）が内部ローカルバスから不揮発メモリ５０１ａ（５０２ａ，５０３ａ）に予め設定した任意時間だけ制御信号の変化を遅らせた後、次段の電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）へ出力する。
この制御信号の変化とは、例えば信号レベルのｈｉｇｈとｌｏｗの変化（切り替え）などであり、電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）は、入力された制御信号の状態変化により、出力する制御電源をＯＮ／ＯＦＦさせることで、各デバイスの電源を制御する。
この出力される制御電源のＯＮ／ＯＦＦは、例えば上記した遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）が出力する制御信号の状態変化が信号レベルのｈｉｇｈとｌｏｗである場合、何れか一方の場合にＯＮとされ、他方に切り替わるとＯＦＦにされるよう制御されることとしてよい。
【００４０】
上記の遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）は、出力する制御信号の状態変化を上述したように予め設定した任意時間だけ遅らせることで、各デバイスの電源となる制御電源のＯＮ／ＯＦＦ切り替えをその予め設定した任意時間だけ遅らせる。図６に示すメモリ２０３ｅはＲＯＭとＲＡＭとを備えたものであり、この遅らせる時間の設定は、メモリ２０３ｅのＲＯＭに予め記憶されたプログラムに書き込まれた遅延時間によるものである。このメモリ２０３ｅに格納されている遅延時間のデータが、本実施形態としてのＰＣＩシステムの起動時に、ＣＰＵ２０３ｄの制御により遅延制御用ＬＳＩ２０１ｋ，２０２ｋ，２０３ｋそれぞれの不揮発メモリ５０１ａ，５０２ａ，５０３ａに書き込まれることとなる。この書き込みでは、遅延制御用ＬＳＩ２０１ｋ，２０２ｋに対してはＰＣＩバス２０３ａとＰＣＩコネクタ２０５とを介して上記した遅延時間のデータが送信され、遅延制御用ＬＳＩ２０３ｋに対しては内部ローカルバス２０１ｅを介して上記した遅延時間のデータが送信される。
【００４１】
次に、本発明の第２の実施形態としてのプリンタ装置の動作について、図６を参照して詳細に説明する。
【００４２】
第１の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をコネクタ２０４〜２０７、および遅延制御用ＬＳＩ２０１ｋ，２０２ｋを介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、ＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、ＯＮすることで上記デバイスの初期化動作が実行され通常状態に戻る。
【００４３】
第２の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をＰＣマザーボード２０３の電源制御用ＬＳＩ２０３ｈ、コネクタ２０４〜２０７、および遅延制御用ＬＳＩ２０１ｋ，２０２ｋを介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋ，２０３ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈによりＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋ，２０３ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈにより、ＯＮすることで、上記デバイスの初期化動作が実行され通常状態に戻る。
【００４４】
【発明の効果】
以上のように、本発明によれば、供給電源のＯＮ／ＯＦＦタイミングを予め設定された任意の時間だけ遅延させることができる。
このことにより、制御対象システム（拡張ボード）へのイニシャル処理およびエンド処理の時間に依存せず命令でき、ＰＣマザーボードからの制御を容易にすることができる。
【００４５】
また、ＰＣマザーボード以外の複数の拡張ボード電源のＯＮ／ＯＦＦタイミングを予め設定された任意の時間だけ遅延させることができる。
このことにより、制御対象システム（拡張ボード）へのイニシャル処理およびエンド処理の時間に依存せずＰＣマザーボードから命令でき、消費電力を抑え省エネを実現することができる。
【００４６】
また、ＰＣマザーボード上のホストＣＰＵ以外の電源のＯＮ／ＯＦＦタイミングを予め設定された任意の時間だけ遅延させることができる。
このことにより、制御対象システム（拡張ボード）へのイニシャル処理およびエンド処理の時間に依存せずＰＣマザーボードから命令でき、消費電力を抑え省エネを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態としてのプリンタ装置及びスキャナをテーブルに載置した状態の外観を例示する斜視図である。
【図２】該プリンタ装置にＰＣＩバスを用いたＰＣＩシステムを適用した場合の概略構成図である。
【図３】該ＰＣＩシステムにおける拡張ボードの取り付け例を示す斜視図である。
【図４】本発明の第１の実施形態の要部となる制御系のハード構成を例示するブロック図である。
【図５】第１の実施形態における電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈの内部構成を例示するブロック図である。
【図６】本発明の第２の実施形態の要部となる制御系のハード構成を例示するブロック図である。
【図７】第２の実施形態における遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）と電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）との内部構成を例示するブロック図である。
【符号の説明】
１０１、３０３ スキャナ
１０２ プリンタ装置
１０２ａ、３０１ プリンターエンジン
１０３ テーブル
２０１、３０２、４０２ プリンタコントローラボード
２０２、３０４、４０４ スキャナコントローラボード
２０３、３０５、４０５ ＰＣマザーボード
２０４、２０６、３０６、４０６ コネクタ（オス型ＰＣＩコネクタ）
２０５、２０７、３０７、４０７ ＰＣＩコネクタ
２０１ｆ、３０２ａ、３０４ａ ＰＣＩバス変換ＬＳＩ
２０１ｈ、２０２ｈ、２０３ｈ 電源制御ＬＳＩ
２０１ｋ、２０２ｋ、２０３ｋ 遅延制御ＬＳＩ
２０１ｂ、２０３ｄ ＣＰＵ
２０１ｄ、２０２ｂ、２０３ｇ Ｉ／Ｏ（Ｉｎｐｕｔ−ｏｕｔｐｕｔ）
２０１ｃ、２０３ｅ メモリ
２０１ｅ、２０２ｃ、２０３ｂ 内部ローカルバス
２０３ａ ＰＣＩバス
２０３ｃ ＰＣＩホストブリッジ
５０１ 遅延回路部
５０１ａ 不揮発性メモリ
５０２ 電源制御回路部
５０３ 電源制御信号
５０４ 制御信号
５０５ 制御電源
【発明の属する技術分野】
本発明は、拡張ボードなどをＰＣＩコネクタを介して接続させ、その接続されたＰＣＩコネクタの電源をＰＣマザーボードから制御するＰＣＩシステム及びプリンタ装置に関する。
【０００２】
【従来の技術】
従来より、高速バスの１つとしてＰＣＩバス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｂｕｓ ）がある。
このＰＣＩバスを用いたＰＣＩシステムでは、ＰＣＩコネクタによりＰＣマザーボードに拡張ボードなどを接続して通信を行うと共に、ＰＣマザーボードからその拡張ボードなどへ電源を供給する。
【０００３】
こうしたＰＣＩシステムを用いたものに、本出願人により先に出願された特開平９−３４６１０号公報（特許文献１）がある。
このものは、ＰＣＩシステムの拡張ボード間において、別ルートで内部ローカルバスを有することにより、ＰＣＩバス変換ＬＳＩによるデータの変換処理を省くものである。
【０００４】
【特許文献１】
特開平９−３４６１０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のＰＣＩバスでは、ＰＣマザーボードから接続された拡張ボードなどを制御したり電源を供給したりするに当たって、その接続された拡張ボードなど（制御対象システム）でのイニシャライズ処理やエンド処理の時間には、信号により制御することができず、電源をＯＦＦにすることも正常な処理には問題がある。
このため、ＰＣマザーボードから信号により制御したり電源をＯＮ／ＯＦＦしたりするには、上記したイニシャライズ処理やエンド処理の時間を計算しながら命令を保留する必要があり、その時間の電力を余分に消費してしまっていた。
【０００６】
また、特開平９−３４６１０号公報は、データの変換処理を省くことによりデータ転送処理の効率化を図るものであり、その目的において好適なものではあるが、上記した課題の解決まで考慮されたものではない。
【０００７】
本発明はこのような状況に鑑みてなされたもので、以下の目的を有する。
第１の目的は、供給電源のＯＮ／ＯＦＦタイミングを遅延させることにより、制御対象システムへのイニシャル処理およびエンド処理の時間に依存せず命令できることで制御を容易にしたＰＣＩシステム及びプリンタ装置を提供することである。
【０００８】
第２の目的は、ＰＣマザーボード以外の複数の拡張ボード電源のＯＮ／ＯＦＦタイミングを遅延させることにより、制御対象システムへのイニシャル処理およびエンド処理の時間に依存せず命令でき、消費電力を抑え省エネを実現できるＰＣＩシステム及びプリンタ装置を提供することである。
【０００９】
第３の目的は、ＰＣマザーボード上のホストＣＰＵ以外の電源のＯＮ／ＯＦＦタイミングを遅延させることにより、制御対象システムへのイニシャル処理およびエンド処理の時間に依存せず命令でき、消費電力を抑え省エネを実現できるＰＣＩシステム及びプリンタ装置を提供することである。
【００１０】
【課題を解決するための手段】
かかる目的を達成するために、本発明は以下の特徴を有する。
請求項１記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に供給電源のＯＮ／ＯＦＦタイミングを制御する制御信号を設け、該制御信号を予め設定された任意の時間だけ遅延させる遅延手段を備えたことを特徴とする。
【００１１】
請求項２記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすることを特徴とする。
【００１２】
請求項３記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１３】
請求項４記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすると共に、ＰＣマザーボード上のホストＣＰＵから、ＰＣＩバスおよびＰＣマザーボード上のその他システムにおける供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１４】
請求項５記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすることを特徴とする。
【００１５】
請求項６記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１６】
請求項７記載の発明は、ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすると共に、ＰＣマザーボード上のホストＣＰＵから、ＰＣＩバスおよびＰＣマザーボード上のその他システムにおける供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とする。
【００１７】
請求項８記載の発明は、プリンタ機能を有するプリンタモジュール部が、請求項１から７の何れか１項に記載のＰＣＩシステムのＰＣＩバスに接続されて構成されたことを特徴とする。
【００１８】
【発明の実施の形態】
次に、本発明に係るＰＣＩシステム及びプリンタ装置を図面を用いて詳細に説明する。
以下に、省エネのための電源制御を可能としたＰＣＩシステム及びプリンタ装置の実施形態について説明する。
【００１９】
図１は、本発明の実施形態としてのプリンタ装置１０２の外観図を示している。
本実施形態のプリンタ装置１０２は、単体でプリンタ機能を有することに加えて、図示の如く、スキャナ１０１と組み合わせることにより、スキャナ１０１で読み取った画像データ（ＶＩＤＥＯデータ）をプリンタ装置１０２で出力することが可能である。換言すれば、プリンタ装置１０２とスキャナ１０１の構成によってコピー機能を実現できる構成である。なお、１０３はプリンタ装置１０２およびスキャナ１０１を載置するためのテーブルを示す。
【００２０】
次に、本発明の実施形態の基本構成について説明する。
図２は、プリンタ装置にＰＣＩバス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｂｕｓ ）を用いたＰＣＩシステムを適用した場合の概略構成図を示す。
この図２に示すように、本実施形態としてのプリンタ装置は、プリンタエンジン３０１を制御してプリンタ機能を実現するプリンタモジュール部としてのプリンタコントローラボード３０２と、プリンタ装置側からスキャナ３０３を制御してスキャナ機能を実現するスキャナモジュール部としてのスキャナコントローラボード３０４と、プリンタコントローラボード３０２およびスキャナコントローラボード３０４を制御して、コピー機能、ファクシミリ機能等を実現するためのＰＣマザーボード３０５とを備えて構成される。
【００２１】
ここで、ＰＣマザーボード３０５には、ホスト用ＣＰＵや、メモリがホストバス（内部ローカルバス）に接続されており、汎用のＰＣＩバスにはデータ量の大きいデバイス（ＨＤＤなど）や、例えばビデオデバイス等の高速Ｉ／Ｏ（Ｉｎｐｕｔ−ｏｕｔｐｕｔ）などデータを高速に転送する必要のあるデバイス等が接続されている。また、ＰＣＩバスとホストバスとをＰＣＩホストブリッジ（バス・ブリッジ回路）を介して接続することにより、ＰＣマザーボード３０５全体の制御をホスト用ＣＰＵで行えるようにしている。
【００２２】
更に、拡張ボードであるプリンタコントローラボード３０２およびスキャナコントローラボード３０４は、それぞれＰＣＩブリッジ（バス・ブリッジ回路）を含むＰＣＩバス変換ＬＳＩ３０２ａ又は３０４ａが搭載されており、それぞれのボードのコネクタ３０６とＰＣマザーボード３０５側のＰＣＩコネクタ３０７とを接続することにより、ＰＣＩバス変換ＬＳＩ３０２ａ又は３０４ａを介してボード３０２、３０４の内部ローカルバスとＰＣマザーボード３０５のＰＣＩバスとが接続される構成である。
こうして、プリンタコントローラボード３０２とスキャナコントローラボード３０４とが、ＰＣマザーボード３０５のＰＣＩバスに接続されることで、ＰＣＩコネクタ３０７を備えたＰＣマザーボード３０５がＰＣＩシステムとして動作する。
【００２３】
図３は、図２に示したプリンタ装置における拡張ボードの取り付け例を示し、具体的には、ＰＣマザーボード３０５側のＰＣＩコネクタ３０７（４０７）に、拡張ボードであるプリンタコントローラボード３０２（４０２）およびスキャナコントローラボード３０４（４０４）のコネクタ３０６（４０６）を挿入することにより、容易にシステムの拡張を行うことができる。
【００２４】
次に、本発明の第１の実施形態としてのプリンタ装置について、図４、図５を参照して詳細に説明する。
【００２５】
図４は、本実施形態の要部となる制御系のハード構成を示し、プリンタ装置１０２はプリンタエンジン１０２ａを制御してプリンタ機能を実現するプリンタモジュール部の制御基板としてのプリンタコントローラボード２０１と、プリンタ装置１０２側からスキャナ１０１を制御してスキャナ機能を実現するスキャナモジュール部の制御基板としてのスキャナコントローラボード２０２と、プリンタ装置１０２の多機能化のための種々の制御を行うＰＣマザーボード２０３とから構成される。なお、図４において２０４〜２０７はそれぞれプリンタコントローラボード２０１またはスキャナコントローラボード２０２をＰＣマザーボード２０３に接続するためのコネクタを示す。
【００２６】
また、プリンタコントローラボード２０１は、プリンタエンジン１０２ａとの間でデータのやり取りを行うためのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ）２０１ａと、プリンタ装置１０２のプリンタ機能の制御を行うためのＣＰＵ２０１ｂ、メモリ２０１ｃおよびＩ／Ｏ２０１ｄと、ＲＩＳＣバスからなる内部ローカルバス２０１ｅと、内部ローカルバス２０１ｅを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０１ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０１ａ〜２０１ｆの電源を制御する電源制御用ＬＳＩ（電源制御ＬＳＩ）２０１ｈとを備えている。また、図示を省略するが、必要に応じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）や電話回線と接続するためのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）等のインターフェース、ＨＤＤ等の拡張メモリが設けられているものとし、同様に電源制御用ＬＳＩ２０１ｈにより電源が制御される。
【００２７】
スキャナコントローラボード２０２は、スキャナ１０１との間でデータのやり取りを行うためのＡＳＩＣ２０２ａと、プリンタ装置１０２側からスキャナ機能を実現するためのＩ／Ｏ２０２ｂと、ＲＩＳＣバスからなる内部ローカルバス２０２ｃと、内部ローカルバス２０２ｃを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０２ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０２ａ〜２０２ｃ，２０２ｆの電源を制御する電源制御用ＬＳＩ２０２ｈとを備えている。また、図示は省略するが、必要に応じてＣＰＵやＨＤＤ等の拡張メモリを設けることができ、同様に電源制御用ＬＳＩ２０２ｈにより電源が制御される。
【００２８】
ＰＣマザーボード２０３は、汎用のＰＣＩバス２０３ａとホストバスである内部ローカルバス２０３ｂと、ＰＣＩバス２０３ａと内部ローカルバス２０３ｂとを接続するＰＣＩホストブリッジ２０３ｃと、内部ローカルバス２０３ｂに接続されたホスト用ＣＰＵ２０３ｄ、メモリ２０３ｅと、ＰＣＩバス２０３ａに接続されたＨＤＤ２０３ｆと、Ｉ／Ｏ２０３ｇと、ホスト用ＣＰＵ２０３ｄからの制御によって、上記２０３ａ〜２０３ｃ，２０３ｅ〜２０３ｇの電源を制御する電源制御用ＬＳＩ２０３ｈを備えている。
【００２９】
図５は、図４の説明において上述した電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈの内部ブロック図であり、内部は不揮発メモリ５０１ａを保有した遅延回路部５０１と電源制御回路部５０２とに分けられる。ホスト用ＣＰＵ２０３ｄから入力された電源制御信号５０３は、内部の遅延回路部５０１に入力され、遅延回路部５０１の不揮発メモリ５０１ａに内部ローカルバスから予め設定した任意時間だけ遅らせた後、制御信号５０４の状態を変化させて次段の電源制御回路部５０２に入力される。
この制御信号５０４の状態の変化とは、例えば信号レベルのｈｉｇｈとｌｏｗの変化（切り替え）などであり、電源制御回路部５０２は、入力された制御信号５０４の状態変化により、制御電源５０５をＯＮ／ＯＦＦさせることで、各デバイスの電源を制御する。この制御電源５０５のＯＮ／ＯＦＦは、例えば上記した制御信号５０４の状態変化が信号レベルのｈｉｇｈとｌｏｗである場合、何れか一方の場合にＯＮとされ、他方に切り替わるとＯＦＦにされるよう制御されることとしてよい。
【００３０】
上記の遅延回路部５０１は、この制御信号５０４の状態変化を上述したように予め設定した任意時間だけ遅らせることで、制御電源５０５のＯＮ／ＯＦＦ切り替えをその予め設定した任意時間だけ遅らせる。図４に示すメモリ２０３ｅはＲＯＭとＲＡＭとを備えたものであり、この遅らせる時間の設定は、メモリ２０３ｅのＲＯＭに予め記憶されたプログラムに書き込まれた遅延時間によるものである。このメモリ２０３ｅに格納されている遅延時間のデータが、本実施形態としてのＰＣＩシステムの起動時に、ＣＰＵ２０３ｄの制御により電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈそれぞれの不揮発メモリ５０１ａに書き込まれることとなる。この書き込みでは、電源制御用ＬＳＩ２０１ｈ，２０２ｈに対してはＰＣＩバス２０３ａとＰＣＩコネクタ２０５とを介して上記した遅延時間のデータが送信され、電源制御用ＬＳＩ２０３ｈに対しては内部ローカルバス２０１ｅを介して上記した遅延時間のデータが送信される。
【００３１】
次に、本発明の第１の実施形態としてのプリンタ装置の動作について、図４を参照して詳細に説明する。
【００３２】
第１の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をコネクタ２０４〜２０７を介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、予め設定された遅延時間後にＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、予め設定された遅延時間後にＯＮすることで、上記デバイスの初期化動作が実行され通常状態に戻る。
【００３３】
第２の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をＰＣマザーボード２０３の電源制御用ＬＳＩ２０３ｈ、コネクタ２０４〜２０７を介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈにより、予め設定された遅延時間後によりＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈにより、予め設定された遅延時間後にＯＮすることで、上記デバイスの初期化動作が実行され通常状態に戻る。
【００３４】
次に、本発明の第２の実施形態としてのプリンタ装置について、図６、図７を参照して詳細に説明する。
この第２の実施形態は、供給電源のＯＮ／ＯＦＦタイミングを制御する制御信号を予め設定された任意の時間だけ遅延させる遅延手段を、第１の実施形態における電源制御用ＬＳＩに替えて、遅延制御ＬＳＩとしたものであり、図１から図３を用いて上述した外観や基本構成については、第１の実施形態と同様である。
【００３５】
図６は、本実施形態の要部となる制御系のハード構成を示し、プリンタ装置１０２はプリンタエンジン１０２ａを制御してプリンタ機能を実現するプリンタモジュール部の制御基板としてのプリンタコントローラボード２０１と、プリンタ装置１０２側からスキャナ１０１を制御してスキャナ機能を実現するスキャナモジュール部の制御基板としてのスキャナコントローラボード２０２と、プリンタ装置１０２の多機能化のための種々の制御を行うＰＣマザーボード２０３とから構成される。なお、図６において２０４〜２０７はそれぞれプリンタコントローラボード２０１またはスキャナコントローラボード２０２をＰＣマザーボード２０３に接続するためのコネクタを示す。
【００３６】
また、プリンタコントローラボード２０１は、プリンタエンジン１０２ａとの間でデータのやり取りを行うためのＡＳＩＣ２０１ａと、プリンタ装置１０２のプリンタ機能の制御を行うためのＣＰＵ２０１ｂ、メモリ２０１ｃおよびＩ／Ｏ２０１ｄと、ＲＩＳＣバスからなる内部ローカルバス２０１ｅと、内部ローカルバス２０１ｅを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０１ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０１ａ〜２０１ｆの電源を制御する遅延制御用ＬＳＩ（遅延制御ＬＳＩ）２０１ｋと電源制御用ＬＳＩ２０１ｈとを備えている。また、図示を省略するが、必要に応じてＬＡＮや電話回線と接続するためのＮＩＣ等のインターフェース、ＨＤＤ等の拡張メモリが設けられているものとし、同様に遅延制御用ＬＳＩ２０１ｋと電源制御用ＬＳＩ２０１ｈにより電源が制御される。
【００３７】
スキャナコントローラボード２０２は、スキャナ１０１との間でデータのやり取りを行うためのＡＳＩＣ２０２ａと、プリンタ装置１０２側からスキャナ機能を実現するためのＩ／Ｏ２０２ｂと、ＲＩＳＣバスからなる内部ローカルバス２０２ｃと、内部ローカルバス２０２ｃを後述するＰＣＩバス２０３ａに接続するためのＰＣＩバス変換ＬＳＩ２０２ｆと、後述するＰＣマザーボード２０３上のホスト用ＣＰＵ２０３ｄからの制御によって、上記２０２ａ〜２０２ｃ，２０２ｆの電源を制御する遅延制御用ＬＳＩ２０２ｋと電源制御用ＬＳＩ２０２ｈとを備えている。また、図示は省略するが、必要に応じてＣＰＵやＨＤＤ等の拡張メモリを設けることができ、同様に遅延制御用ＬＳＩ２０２ｋと電源制御用ＬＳＩ２０２ｈにより電源が制御される。
【００３８】
ＰＣマザーボード２０３は、汎用のＰＣＩバス２０３ａとホストバスである内部ローカルバス２０３ｂと、ＰＣＩバス２０３ａと内部ローカルバス２０３ｂとを接続するＰＣＩホストブリッジ２０３ｃと、内部ローカルバス２０３ｂに接続されたホスト用ＣＰＵ２０３ｄ、メモリ２０３ｅと、ＰＣＩバス２０３ａに接続されたＨＤＤ２０３ｆと、Ｉ／Ｏ２０３ｇと、ホスト用ＣＰＵ２０３ｄからの制御によって、上記２０３ａ〜２０３ｃ，２０３ｅ〜２０３ｇの電源を制御する遅延制御用ＬＳＩ２０３ｋと電源制御用ＬＳＩ２０３ｈを備えている。
【００３９】
図７は、図６の説明において上述した遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）と電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）との内部ブロック図であり、遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）の内部は不揮発メモリ５０１ａ（５０２ａ，５０３ａ）を保有している。ホスト用ＣＰＵ２０３ｄからの電源制御信号が遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）に入力され、この遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）が内部ローカルバスから不揮発メモリ５０１ａ（５０２ａ，５０３ａ）に予め設定した任意時間だけ制御信号の変化を遅らせた後、次段の電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）へ出力する。
この制御信号の変化とは、例えば信号レベルのｈｉｇｈとｌｏｗの変化（切り替え）などであり、電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）は、入力された制御信号の状態変化により、出力する制御電源をＯＮ／ＯＦＦさせることで、各デバイスの電源を制御する。
この出力される制御電源のＯＮ／ＯＦＦは、例えば上記した遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）が出力する制御信号の状態変化が信号レベルのｈｉｇｈとｌｏｗである場合、何れか一方の場合にＯＮとされ、他方に切り替わるとＯＦＦにされるよう制御されることとしてよい。
【００４０】
上記の遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）は、出力する制御信号の状態変化を上述したように予め設定した任意時間だけ遅らせることで、各デバイスの電源となる制御電源のＯＮ／ＯＦＦ切り替えをその予め設定した任意時間だけ遅らせる。図６に示すメモリ２０３ｅはＲＯＭとＲＡＭとを備えたものであり、この遅らせる時間の設定は、メモリ２０３ｅのＲＯＭに予め記憶されたプログラムに書き込まれた遅延時間によるものである。このメモリ２０３ｅに格納されている遅延時間のデータが、本実施形態としてのＰＣＩシステムの起動時に、ＣＰＵ２０３ｄの制御により遅延制御用ＬＳＩ２０１ｋ，２０２ｋ，２０３ｋそれぞれの不揮発メモリ５０１ａ，５０２ａ，５０３ａに書き込まれることとなる。この書き込みでは、遅延制御用ＬＳＩ２０１ｋ，２０２ｋに対してはＰＣＩバス２０３ａとＰＣＩコネクタ２０５とを介して上記した遅延時間のデータが送信され、遅延制御用ＬＳＩ２０３ｋに対しては内部ローカルバス２０１ｅを介して上記した遅延時間のデータが送信される。
【００４１】
次に、本発明の第２の実施形態としてのプリンタ装置の動作について、図６を参照して詳細に説明する。
【００４２】
第１の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をコネクタ２０４〜２０７、および遅延制御用ＬＳＩ２０１ｋ，２０２ｋを介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、ＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバスの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈにより、ＯＮすることで上記デバイスの初期化動作が実行され通常状態に戻る。
【００４３】
第２の動作として、ホスト用ＣＰＵ２０３ｄより、制御信号線をＰＣマザーボード２０３の電源制御用ＬＳＩ２０３ｈ、コネクタ２０４〜２０７、および遅延制御用ＬＳＩ２０１ｋ，２０２ｋを介し、電源制御用ＬＳＩ２０１ｈ，２０２ｈに接続、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋ，２０３ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈによりＯＦＦすることで消費電力を抑える。また、ホスト用ＣＰＵ２０３ｄからの制御により、プリンタコントローラボード２０１の２０１ａ〜２０１ｆのデバイス、内部ローカルバス、スキャナコントローラボード２０２の２０２ａ〜２０２ｃ，２０２ｆのデバイス、内部ローカルバス、ＰＣマザーボード２０３の２０３ｂ〜２０３ｃ，２０３ｅ〜２０３ｇのデバイス、内部ローカルバス、及び、ＰＣＩバス２０３ａの電源を、ホスト用ＣＰＵ２０３ｄから制御命令を受けた遅延制御用ＬＳＩ２０１ｋ，２０２ｋ，２０３ｋにより、予め設定された任意時間だけ遅延させた後、信号の状態を変化させ出力し、電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈにより、ＯＮすることで、上記デバイスの初期化動作が実行され通常状態に戻る。
【００４４】
【発明の効果】
以上のように、本発明によれば、供給電源のＯＮ／ＯＦＦタイミングを予め設定された任意の時間だけ遅延させることができる。
このことにより、制御対象システム（拡張ボード）へのイニシャル処理およびエンド処理の時間に依存せず命令でき、ＰＣマザーボードからの制御を容易にすることができる。
【００４５】
また、ＰＣマザーボード以外の複数の拡張ボード電源のＯＮ／ＯＦＦタイミングを予め設定された任意の時間だけ遅延させることができる。
このことにより、制御対象システム（拡張ボード）へのイニシャル処理およびエンド処理の時間に依存せずＰＣマザーボードから命令でき、消費電力を抑え省エネを実現することができる。
【００４６】
また、ＰＣマザーボード上のホストＣＰＵ以外の電源のＯＮ／ＯＦＦタイミングを予め設定された任意の時間だけ遅延させることができる。
このことにより、制御対象システム（拡張ボード）へのイニシャル処理およびエンド処理の時間に依存せずＰＣマザーボードから命令でき、消費電力を抑え省エネを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態としてのプリンタ装置及びスキャナをテーブルに載置した状態の外観を例示する斜視図である。
【図２】該プリンタ装置にＰＣＩバスを用いたＰＣＩシステムを適用した場合の概略構成図である。
【図３】該ＰＣＩシステムにおける拡張ボードの取り付け例を示す斜視図である。
【図４】本発明の第１の実施形態の要部となる制御系のハード構成を例示するブロック図である。
【図５】第１の実施形態における電源制御用ＬＳＩ２０１ｈ，２０２ｈ，２０３ｈの内部構成を例示するブロック図である。
【図６】本発明の第２の実施形態の要部となる制御系のハード構成を例示するブロック図である。
【図７】第２の実施形態における遅延制御用ＬＳＩ２０１ｋ（２０２ｋ，２０３ｋ）と電源制御用ＬＳＩ２０１ｈ（２０２ｈ，２０３ｈ）との内部構成を例示するブロック図である。
【符号の説明】
１０１、３０３ スキャナ
１０２ プリンタ装置
１０２ａ、３０１ プリンターエンジン
１０３ テーブル
２０１、３０２、４０２ プリンタコントローラボード
２０２、３０４、４０４ スキャナコントローラボード
２０３、３０５、４０５ ＰＣマザーボード
２０４、２０６、３０６、４０６ コネクタ（オス型ＰＣＩコネクタ）
２０５、２０７、３０７、４０７ ＰＣＩコネクタ
２０１ｆ、３０２ａ、３０４ａ ＰＣＩバス変換ＬＳＩ
２０１ｈ、２０２ｈ、２０３ｈ 電源制御ＬＳＩ
２０１ｋ、２０２ｋ、２０３ｋ 遅延制御ＬＳＩ
２０１ｂ、２０３ｄ ＣＰＵ
２０１ｄ、２０２ｂ、２０３ｇ Ｉ／Ｏ（Ｉｎｐｕｔ−ｏｕｔｐｕｔ）
２０１ｃ、２０３ｅ メモリ
２０１ｅ、２０２ｃ、２０３ｂ 内部ローカルバス
２０３ａ ＰＣＩバス
２０３ｃ ＰＣＩホストブリッジ
５０１ 遅延回路部
５０１ａ 不揮発性メモリ
５０２ 電源制御回路部
５０３ 電源制御信号
５０４ 制御信号
５０５ 制御電源
Claims (8)
- ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、
前記ＰＣＩバスによる信号とは別に供給電源のＯＮ／ＯＦＦタイミングを制御する制御信号を設け、該制御信号を予め設定された任意の時間だけ遅延させる遅延手段を備えたことを特徴とするＰＣＩシステム。 - ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、
前記ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすることを特徴とするＰＣＩシステム。 - ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、
前記ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とするＰＣＩシステム。 - ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、
前記ＰＣＩバスによる信号とは別に制御信号を設け、内部に遅延回路を有した電源制御ＬＳＩを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすると共に、ＰＣマザーボード上のホストＣＰＵから、ＰＣＩバスおよびＰＣマザーボード上のその他システムにおける供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とするＰＣＩシステム。 - ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、
前記ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすることを特徴とするＰＣＩシステム。 - ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、
前記ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とするＰＣＩシステム。 - ホストＣＰＵ、Ｉ／Ｏ、メモリ、ホストバス、ＰＣＩホストブリッジおよびＰＣＩバスが配置されたＰＣマザーボードに、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードを接続することが可能なＰＣＩシステムであって、
前記ＰＣＩバスによる信号とは別に制御信号を設け、遅延回路が構成されたＬＳＩと電源制御ＬＳＩとを介し、Ｉ／Ｏおよび内部ローカルバスが配設された複数の拡張ボードの供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能とすると共に、ＰＣマザーボード上のホストＣＰＵから、ＰＣＩバスおよびＰＣマザーボード上のその他システムにおける供給電源のＯＮ／ＯＦＦタイミングを任意の時間だけ遅延可能にし、電源制御を行うことを特徴とするＰＣＩシステム。 - プリンタ機能を有するプリンタモジュール部が、請求項１から７の何れか１項に記載のＰＣＩシステムの前記ＰＣＩバスに接続されて構成されたことを特徴とするプリンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002269237A JP2004110203A (ja) | 2002-09-13 | 2002-09-13 | Ｐｃｉシステム及びプリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002269237A JP2004110203A (ja) | 2002-09-13 | 2002-09-13 | Ｐｃｉシステム及びプリンタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004110203A true JP2004110203A (ja) | 2004-04-08 |
Family
ID=32267220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002269237A Pending JP2004110203A (ja) | 2002-09-13 | 2002-09-13 | Ｐｃｉシステム及びプリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004110203A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018259A (ja) * | 2005-07-07 | 2007-01-25 | Ricoh Co Ltd | Ｐｃｉシステム |
| JP2007034580A (ja) * | 2005-07-26 | 2007-02-08 | Ricoh Co Ltd | Ｐｃｉシステム |
| WO2010011378A1 (en) * | 2008-07-25 | 2010-01-28 | Freescale Semiconductor Inc. | System and method for power management |
-
2002
- 2002-09-13 JP JP2002269237A patent/JP2004110203A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018259A (ja) * | 2005-07-07 | 2007-01-25 | Ricoh Co Ltd | Ｐｃｉシステム |
| JP2007034580A (ja) * | 2005-07-26 | 2007-02-08 | Ricoh Co Ltd | Ｐｃｉシステム |
| WO2010011378A1 (en) * | 2008-07-25 | 2010-01-28 | Freescale Semiconductor Inc. | System and method for power management |
| CN102099762A (zh) * | 2008-07-25 | 2011-06-15 | 飞思卡尔半导体公司 | 用于功率管理的系统和方法 |
| US8112645B2 (en) | 2008-07-25 | 2012-02-07 | Freescale Semiconductor, Inc. | System and method for power management |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110785327B (zh) | 车辆控制装置 | |
| JP2008139932A (ja) | Ｎｉｃを備えたシステム機器および同システム機器の省電力制御方法 | |
| US7149906B2 (en) | Communication device | |
| US20090083559A1 (en) | Electronic device and method of controlling power thereof | |
| JP2004110203A (ja) | Ｐｃｉシステム及びプリンタ装置 | |
| CN107068177B (zh) | 控制存储器的控制设备及其控制方法 | |
| US7203857B2 (en) | On-demand clock switching | |
| JP2005092648A (ja) | Ｐｃｉシステム及びプリンタ装置 | |
| JP2003345466A (ja) | Ｐｃｉシステム | |
| JP2005190015A (ja) | Ｐｃｉシステム | |
| JP2005092647A (ja) | Ｐｃｉシステム及びプリンタ装置 | |
| JP4692122B2 (ja) | インタフェース装置及びこれを備える印刷装置 | |
| JP2005234989A (ja) | Ｐｃｉシステム | |
| JP2005038091A (ja) | Ｐｃｉシステム | |
| US7136956B2 (en) | Semiconductor device | |
| JPH0934609A (ja) | Ｐｃｉシステムの拡張方法，ｐｃｉバス接続用拡張ボードおよびそれを用いたプリンター装置 | |
| JP6642990B2 (ja) | 通信装置、制御方法、および、プログラム | |
| JP4479295B2 (ja) | インターフェイス回路および画像形成装置 | |
| JP2007034580A (ja) | Ｐｃｉシステム | |
| JP2006252326A (ja) | Ｐｃｉシステム | |
| US7315906B2 (en) | Integrated circuit device having network connection for image data processing operation for obtaining and loading a driving program for external device | |
| JP2007172182A (ja) | 電源制御装置および画像形成装置 | |
| JP2007018259A (ja) | Ｐｃｉシステム | |
| US8671251B2 (en) | Information processing apparatus that executes response process to received information, control method therefor, and storage medium storing control program therefor | |
| JP2002108806A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080304 |