JP2004104321A - 自動利得制御回路 - Google Patents

Abstract

【課題】ビット誤り率が少なくなるようにＡＧＣアンプの利得を制御するＡＧＣ回路、または２つのＡＧＣアンプを別個に制御するＡＧＣ回路を提供する。
【解決手段】ＡＧＣＯＵＴＡは、ＡＧＣアンプ（Ａ）を制御し、ＡＧＣＯＵＴＢは、ＡＧＣアンプ（Ｂ）を制御する。入力信号のパワーと（可変調整量ＳＷＥＥＰ＋パワー参照値ＡＧＣＲ）の差分値が算出される。ＡＧＣＡＲＡＩＬ＞ＡＧＣＡＴＯＢになると、ＡＧＣＡＲＡＩＬ＝ＡＧＣＡＴＯＢに固定され、差分値に基づきＡＧＣＢＲＡＩＬが調整される。ＡＧＣＢＲＡＩＬ＜ＡＧＣＢＴＯＡになると、ＡＧＣＢＲＡＩＬ＝ＡＧＣＢＴＯＡに固定され、差分値に基づきＡＧＣＡＲＡＩＬが調整される。制御回路２０１は、ビット誤り率を取得し、ビット誤り率が最小となるＳＷＥＥＰの値を特定し、ＳＷＥＥＰの値を特定した値に固定する。
【選択図】　　　　図７

Description

【０００１】
【発明の属する技術分野】
本発明は、自動利得制御回路に関し、特に、２つの自動利得制御アンプを含む受信機の利得を制御する自動利得制御回路に関する。
【０００２】
【従来の技術】
デジタル復調を行なう受信機などは、自動利得制御アンプ（以下、ＡＧＣアンプと記す。）とＡＧＣアンプの利得を制御する自動利得制御回路（以下、ＡＧＣ回路と記す。）を備えている。
【０００３】
図２３は、このような受信機の構成を示す。この受信機は、アンテナ１２３と、チューナ１０１と、バンドパスフィルタ１０２と、ＡＧＣアンプ（Ａ）１２０と、周波数変換器１０３と、発振器１０４と、Ａ／Ｄコンバータ１０５と、復調回路５１４と、誤り訂正回路１９９とを含む。
【０００４】
アンテナ１２３は、地上波、衛星波、またはケーブルなどの伝送路より伝わってきた高周波の無線周波数（ＲＦ）信号を受信する。チューナ１０１は、ＡＧＣアンプ（Ｂ）１３０を含み、ＡＧＣアンプ（Ｂ）１３０は、アンテナ１２３より出力される無線周波数（ＲＦ）信号を増幅する。また、チューナ１０１は、増幅された無線周波数（ＲＦ）信号から希望するチャネルの信号を選択し、その信号を３０ＭＨｚ〜５０ＭＨｚの中間周波数（ＩＦ）信号に変換する。
【０００５】
バンドパスフィルタ１０２は、中間周波数（ＩＦ）の成分のみを通過させる。ＡＧＣアンプ（Ａ）１２０は、中間周波数（ＩＦ）信号を増幅する。発振器１０４は、一定の周波数信号を出力する。周波数変換器１０３は、発振器１０４より出力される一定の周波数信号と、ＡＧＣアンプ（Ｂ）１３０で増幅された中間周波数（ＩＦ）信号とを混合して、ベースバンド信号を出力する。
【０００６】
Ａ／Ｄコンバータ１０５は、アナログのベースバンド信号をデジタルのベースバンド信号に変換して復調回路５１４に送る。Ａ／Ｄコンバータ１０５は、その変換精度を一定に保つために、入力振幅が一定となることが要求される。
【０００７】
誤り訂正回路１９９は、順方向誤り訂正方式（以下、ＦＥＣと略す。）によって、ビット列の誤りを訂正する。誤り訂正回路１９９は、Ａ／Ｄコンバータ１０５の入力振幅が一定となったときに、誤り訂正の動作を開始する。
【０００８】
復調回路５１４は、乗算器１１５と、乗算器１１６と、ＬＰＦ１０６と、ＬＰＦ１０７と、デロデータ１０８と、デコーダ１０９と、ＮＣＯ１１１と、ループフィルタ１１２と、位相比較器１１３と、ＡＧＧ回路９９と、制御回路９８とを含む。
【０００９】
乗算器１１５は、ベースバンド信号を固定周波数の局部発振器から出力された正弦波の波形をもつ信号を乗算することで、入力信号のＩ軸成分のシンボルを抽出する。乗算器１１６は、ベースバンド信号を固定周波数の局部発振器から出力された余弦波の波形をもつ信号を乗算することで、入力信号のＱ軸成分のシンボルを抽出する。
【００１０】
ＬＰＦ１０６およびＬＰＦ１０７とは、同一周波数特性のローパスフィルタで、スペクトル整形する。位相比較器１１３は、入力されたシンボルについて理想的なシンボルを予測し、これらのシンボルの間の位相誤差を検出する。
【００１１】
ループフィルタ１１２は、検出された位相誤差を平滑化して、ＮＣＯ１１１に送る。ＮＣＯ１１１は、数値制御発振器であり、入力された平滑化された位相誤差に比例する周波数をもつ正弦波の信号と余弦波の信号をデロデータ１０８に送る。デロデータ１０８は、複素乗算器であり、ＮＣＯ１１１から送られた正弦波の信号と余弦波の信号を受けて、シンボルの位相ずれおよび周波数ずれを調節する。デコーダ１０９は、シンボル情報をビット列に変換する。
【００１２】
ＡＧＣ回路９９は、Ａ／Ｄコンバータ１０５の入力振幅が一定となるように、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得を制御する制御信号ＡＧＣＯＵＴを送る。
【００１３】
図２４は、ＡＧＣ回路９９の構成を示す。同図を参照して、ＡＧＣ回路９９は、二乗和演算回路３と、平方根演算回路４と、加算器６と、乗算器５７と、加算器５８と、ＡＮＤ回路５９と、Ｄ型フリップフロップ６０と、デジタル／アナログ変換器（ＤＡＣ）６１と、制御回路９８とを含む。
【００１４】
制御回路９８は、ユーザによる設定入力に基づいて、ＡＧＣＲとＡＧＣＧの値を設定する。ＡＧＣＲは、変調方式ごとに規定される入力信号の理想的なパワー値である。ＡＧＣＧは、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０に送る制御信号ＡＧＣＯＵＴの大きさの絶対値を調整するための値である。制御回路９８は、電源投入後、リセット実行のためリセット信号ＲＳＴ＝「０」とし、その後、リセット解除のためリセット信号ＲＳＴ＝「１」とする。
【００１５】
二乗和演算回路３は、ＬＰＦ１０６およびＬＰＦ１０７から出力されるＡＧＣＩＮ（Ｉ軸およびＱ軸のシンボル情報）の二乗和を計算する。平方根演算回路４は、ＡＧＣＩＮの二乗和の平方根、つまり、入力信号のパワーＰを算出する。加算器６は、入力信号のパワーＰと（ＡＧＣＲ）との減算を行って、（Ｐ−ＡＧＣＲ）を出力する。乗算器５７は、（Ｐ−ＡＧＣＲ）とＡＧＣＧとの乗算を行って、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧ｝を出力する。
【００１６】
加算器５８と、ＡＮＤ回路５９と、Ｄ型フリップフロップ６０とは、ループフィルタを形成する。このループフィルタは、ＲＳＴ＝「０」のときには、「０」を出力し、ＲＳＴ＝「１」のときには、乗算器５７の出力、すなわち、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧ｝の値を平均化して出力する。
【００１７】
デジタル／アナログ変換器（ＤＡＣ）６１は、ループフィルタの出力信号をアナログ値に変換した制御信号ＡＧＣＯＵＴをＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０へ出力する。
【００１８】
ループフィルタの出力信号が最小値「０」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最大値「ＭＡＸＧＡＩＮＡ」となり、ＡＧＣアンプ（Ｂ）１３０の利得は、最大値「ＭＡＸＧＡＩＮＢ」となる。ループフィルタの出力信号が最大値「１」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最小値「ＭＩＮＧＡＩＮＡ」となり、ＡＧＣアンプ（Ｂ）１３０の利得は、最小値「ＭＩＮＧＡＩＮＢ」となる。
【００１９】
以上のように、ＡＧＣ回路によって、入力信号のパワーＰと、変調方式ごとに規定される入力信号の理想的なパワー値ＡＧＣＲとの差分（Ｐ−ＡＧＣＲ）が小さくなるように、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得が制御される。これによって、Ａ／Ｄコンバータ１０５の入力振幅を一定にすることができる。
【００２０】
【発明が解決しようとする課題】
しかしながら、伝送路内で入力信号の反射信号の重畳や、スペリアスなどの不要輻射などによって、入力信号には多量のノイズが含まれている。したがって、上述のＡＧＣ回路において、算出した入力信号のパワーの値はそれほど信頼できるものではない。そのようなパワー値に基づいて、ＡＧＣアンプの利得が制御されるると、復調回路から出力されるビット列のビット誤り率が極端に悪くなる。
【００２１】
また、２つのＡＧＣアンプは、それぞれ固有の特性をもつ。たとえば、ＲＦ信号を増幅するＡＧＣアンプ（Ｂ）１３０は、受信した入力信号のレベルが低い場合でも入力信号を後段での処理が可能な大きさに増幅するため、できるだけ最大利得付近で使用するほうがよいなどの特性がある。
【００２２】
しかしながら、上述のＡＧＣ回路では、ループフィルタの出力信号が最小値のときに２つのＡＧＣアンプの利得はともに最大値となるように制御され、ループフィルタの出力信号が最大値のときに、２つのＡＧＣアンプの利得はともに最小値となるように制御され、２つのＡＧＣアンプをそれぞれ別個に制御することができない。
【００２３】
それゆえ、この発明の目的は、ビット誤り率が少なくなるようにＡＧＣアンプの利得を制御するＡＧＣ回路を提供することである。
【００２４】
また、この発明の他の目的は、２つのＡＧＣアンプを別個に制御するＡＧＣ回路を提供することである。
【００２５】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる自動利得制御回路は、ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、所定の範囲内で可変調整される調整信号の値と、受信機に入力される入力信号のパワーの参照値とを加算し、加算結果と受信機に入力される入力信号のパワーとの差分値を算出する演算回路と、前記差分値に基づいて、前記第１自動利得制御アンプの利得および前記第２自動利得制御アンプの利得を制御する制御信号の値を調整する制御信号調整回路とを備える。
【００２６】
好ましくは、前記自動利得制御回路は、前記調整信号の値を可変調整する回路と、受信機に入力される入力信号の復調後のビット誤り率を取得する回路と、前記調整信号の値と、その調整信号の値により前記第１自動利得制御アンプおよび前記第２自動利得制御アンプの利得が制御された結果変化したビット誤り率とを対応させて記憶する回路と、前記記憶した対応の中で、ビット誤り率が最小となる調整信号の値を特定し、前記演算回路に入力する調整信号の値を前記特定した値に固定する回路とを含む制御回路を備える。
【００２７】
好ましくは、前記制御信号調整回路は、第１自動利得制御アンプの利得を制御する第１の制御信号の値を調整し、第２自動利得制御アンプの利得を制御する第２の制御信号の値を調整するものであって、前記第１の制御信号または前記第２の制御信号のいずれか一方の値を固定し、他方の値を調整する。
【００２８】
また、この発明に係わる自動利得制御回路は、ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、第１自動利得制御アンプまたは第２自動利得制御アンプのいずれかの自動利得制御アンプの利得を制御する第１の制御信号の値と、他方の自動利得制御アンプの利得を制御する第２の制御信号の値とを調整する制御信号調整回路と、前記制御信号調整回路により前記第１の制御信号で制御される自動利得アンプの利得が減少する方向に前記第１の制御信号の値が調整された結果、前記第１の制御信号の値が第１制御値を越えたときには、前記第２の制御信号の値の調整を指示し、前記制御信号調整回路により前記第２の制御信号で制御される自動利得アンプの利得が増加する方向に前記第２の制御信号の値が調整された結果、前記第２の制御信号の値が第２制御値を越えたときには、前記第１の制御信号の値の調整を指示する調整指示回路とを含み、前記制御信号調整回路は、前記第２の制御信号の値の調整を指示されたときには、前記第１の制御信号の値を前記第１制御値に固定するとともに、前記第２の制御信号の値を調整し、前記第１の制御信号の値の調整を指示されたときには、前記第２の制御信号の値を前記第２制御値に固定するとともに、前記第１の制御信号の値を調整する。
【００２９】
好ましくは、前記第１制御値は、前記第１の制御信号で制御される自動利得制御アンプの利得が最小利得に近く、かつ利得特性が安定した値となるような値とし、前記第２制御値は、前記第２の制御信号で制御される自動利得制御アンプが最大利得に近く、かつ利得特性が安定した値となるような値とする。
【００３０】
好ましくは、前記制御信号調整回路は、第１の制御信号によって前記第１自動利得制御アンプの利得を制御し、第２の制御信号によって前記第２自動利得制御アンプの利得を制御する。
【００３１】
好ましくは、前記制御信号調整回路は、リセット信号によりリセットが指示されたときには、前記第１の制御信号の値を前記第１自動利得制御アンプの利得が最大値に近く、かつ利得特性が安定した値となるような値とする。
【００３２】
好ましくは、前記調整指示回路は、リセット信号によりリセットが指示されたときには、前記第１の制御信号の値を調整するように指示する。
【００３３】
好ましくは、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少し、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を前記制御信号調整回路に指示する指示信号を生成する指示信号生成回路と、前記第１制御値から前記第１の制御信号の値を減算する第１の演算回路と、前記第２制御値から前記第２の制御信号の値を減算する第２の演算回路と、前記指示信号をラッチするＤ型フリップフロップとを含み、前記指示信号生成回路は、前記第１の演算回路の演算結果が０または正の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を指示する指示信号をラッチしているときには、前記第１の制御信号の調整を指示する指示信号を生成し、前記第１の演算回路の演算結果が負の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を指示する指示信号をラッチしているときには、前記第２の制御信号の調整を指示する指示信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が０または負の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を指示する指示信号をラッチしているときには、前記第２の制御信号の調整を指示する指示信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が正の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を指示する指示信号をラッチしているときには、前記第１の制御信号の調整を指示する指示信号を生成し、前記制御信号調整回路は、前記指示信号に基づき、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を行なう。
【００３４】
好ましくは、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少し、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第１の制御信号の値の調整を促すか、または前記第２の制御信号の値の調整を促すかを示す判定信号を生成する判定信号生成回路と、前記判定信号生成回路が、前記第１の制御信号の値の調整を促す判定信号を所定回数以上連続して生成した場合に、前記第１の制御信号の値の調整を指示する指示信号を生成し、前記判定信号生成回路が、前記第２の制御信号の値の調整を促す判定信号を所定回数以上連続して生成した場合に、前記第２の制御信号の値の調整を指示する指示信号を生成する指示信号生成回路と、前記第１制御値から前記第１の制御信号の値を減算する第１の演算回路と、前記第２制御値から前記第２の制御信号の値を演算する第２の演算回路と、前記判定信号をラッチするＤ型フリップフロップとを含み、前記判定信号生成回路は、前記第１の演算回路の演算結果が０または正の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を促す判定信号をラッチしているときには、前記第１の制御信号の調整を促す判定信号を生成し、前記第１の演算回路の演算結果が負の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を促す判定信号をラッチしているときには、前記第２の制御信号の調整を促す判定信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が０または負の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を促す判定信号をラッチしているときには、前記第２の制御信号の調整を促す判定信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が正の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を促す判定信号をラッチしているときには、前記第１の制御信号の調整を促す判定信号を生成し、前記制御信号調整回路は、前記指示信号に基づき、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を行なう。
【００３５】
また、この発明に係わる自動利得制御回路は、ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、第１自動利得制御アンプまたは第２自動利得制御アンプのいずれかの自動利得制御アンプの利得を制御する第１の制御信号の値と、他方の自動利得制御アンプの利得を制御する第２の制御信号の値とを調整する制御信号調整回路と、前記制御信号調整回路により前記第１の制御信号で制御される自動利得アンプの利得が減少する方向に前記第１の制御信号の値が調整された結果、前記第１の制御信号の値が第１制御値を越えたときには、前記第２の制御信号の値の調整を指示し、前記制御信号調整回路により前記第２の制御信号で制御される自動利得アンプの利得が増加する方向に前記第２の制御信号の値が調整された結果、前記第２の制御信号の値が第２制御値を越えたときには、前記第１の制御信号の値の調整を指示する調整指示回路とを含み、前記制御信号調整回路は、前記第２の制御信号の値の調整を指示されたときには、前記第１の制御信号の値を前記第１制御値よりも前記第１の制御信号で制御される自動利得アンプの利得が大きくなる第３制御値に固定するとともに、前記第２の制御信号の値を調整し、前記第１の制御信号の値の調整を指示されたときには、前記第２の制御信号の値を前記第２制御値よりも前記第２の制御信号で制御される自動利得アンプの利得が小さくなる第４制御値に固定するとともに、前記第１の制御信号の値を調整する。
【００３６】
好ましくは、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第３制御値と第１のオフセット値とを加算する演算回路と、加算結果が前記第１の制御信号の最大値を越えているか否かを判定する回路と、最大値を越えていないときには、前記加算結果を前記第１制御値とし、最大値を越えたときには、前記第３制御値を前記第１制御値とするセレクタを含む。
【００３７】
好ましくは、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第３制御値と第１のオフセット値とを加算する演算回路と、加算結果が前記第１の制御信号の最大値を越えているか否かを判定する回路と、最大値を越えていないときには、前記加算結果を前記第１の制御値とし、最大値を越えているときには、前記最大値を前記第１制御値とするセレクタを含む。
【００３８】
好ましくは、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第４制御値から第２のオフセット値を減算する演算回路と、減算結果が前記第２の制御信号の最小値未満か否かを判定する回路と、最小値未満でないときには、前記減算結果を前記第２制御値とし、最小値未満のときには、前記第４制御値を前記第２制御値とするセレクタを含む。
【００３９】
好ましくは、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第４制御値から第２のオフセット値を減算する演算回路と、減算結果が前記第２の制御信号の最小値未満か否かを判定する回路と、最小値未満でないときには、前記減算結果を前記第２制御値とし、最小値未満のときには、前記最小値を前記第２制御値とするセレクタを含む。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００４１】
＜第１の実施形態＞
本実施の形態は、ビット誤り率に基づいて、利得を調整することのできるＡＧＣに関する。
【００４２】
（構成）
図１は、本実施の形態に関する受信機の構成を示す。本実施の形態に係わる受信機は、アンテナ１２３と、チューナ１０１と、バンドパスフィルタ１０２と、ＡＧＣアンプ（Ａ）１２０と、周波数変換器１０３と、発振器１０４と、Ａ／Ｄコンバータ１０５と、復調回路１１４と、誤り訂正回路１９８と、ＢＥＲ算出回路１２１とを含む。
【００４３】
アンテナ１２３は、地上波、衛星波、またはケーブルなどの伝送路より伝わってきた高周波の無線周波数（ＲＦ）信号を受信する。チューナ１０１は、ＡＧＣアンプ（Ｂ）１３０を含み、ＡＧＣアンプ（Ｂ）１３０は、アンテナ１２３より出力される無線周波数（ＲＦ）信号を増幅する。また、チューナ１０１は、増幅された無線周波数（ＲＦ）信号から希望するチャネルの信号を選択し、その信号を３０ＭＨｚ〜５０ＭＨｚの中間周波数（ＩＦ）信号に変換する。
【００４４】
バンドパスフィルタ１０２は、中間周波数（ＩＦ）の成分のみを通過させる。ＡＧＣアンプ（Ａ）１２０は、中間周波数（ＩＦ）信号を増幅する。発振器１０４は、一定の周波数信号を出力する。周波数変換器１０３は、発振器１０４より出力される一定の周波数信号と、ＡＧＣアンプ（Ｂ）１３０で増幅された中間周波数（ＩＦ）信号とを混合して、ベースバンド信号を出力する。
【００４５】
Ａ／Ｄコンバータ１０５は、アナログのベースバンド信号をデジタルのベースバンド信号に変換して復調回路１１４に送る。
【００４６】
誤り訂正回路１９８は、順方向誤り訂正方式（以下、ＦＥＣと略す。）によって、ビット列の誤りを訂正するとともに、伝送ビット数と誤りビット数とからなる誤り情報をＢＥＲ算出回路１２１に伝える。誤り訂正回路１９８は、Ａ／Ｄコンバータ１０５の入力振幅が一定となったときに、誤り訂正の動作を開始する。また、誤り訂正回路１９８は、誤り訂正の動作を開始したときには、所定の演算を施し、誤り訂正が可能な状態かどうかを調べ、誤り訂正が可能な状態となったとき（この状態をＦＥＣが収束したときという。）、ＢＥＲ算出部１２１と制御回路１２２にその旨を通知する。
【００４７】
ＢＥＲ算出部１２１は、誤り訂正回路１９８においてＦＥＣが収束後、誤り訂正回路１９８からの誤り情報を受けて、誤りビット数／伝送ビット数を計算することで、ＢＥＲ（ビット誤り率）を得て、制御回路１２２に出力する。
【００４８】
復調回路１１４は、乗算器１１５と、乗算器１１６と、ＬＰＦ１０６、ＬＰＦ１０７と、デロデータ１０８と、デコーダ１０９と、ＮＣＯ１１１と、ループフィルタ１１２と、位相比較器１１３と、ＡＧＧ回路１１０と、制御回路１２２とを含む。ＡＧＣ回路１１０と制御回路１２２以外の構成要素は、図２３に示す従来の復調回路と同様なので、説明は省略する。
【００４９】
ＡＧＧ回路１１０は、ＬＰＦ１０６およびＬＰＦ１０７からの出力を受ける。ＡＧＣ回路１１０は、Ａ／Ｄコンバータ１０５の入力振幅が一定となるように、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０に、それらの利得を制御する制御信号ＡＧＣＯＵＴを送る。
【００５０】
図２は、ＡＧＣ回路の構成を示す。同図を参照して、ＡＧＣ回路１１０は、ＡＮＤ回路１と、セレクタ２と、二乗和演算回路３と、平方根演算回路４と、加算器５と、加算器６と、乗算器５７と、加算器５８と、ＡＮＤ回路５９と、Ｄ型フリップフロップ６０と、デジタル／アナログ変換器（ＤＡＣ）６１と、制御回路１２２とを含む。
【００５１】
制御回路１２２は、ユーザによる設定入力に基づいて、ＡＧＣＲとＡＧＣＧの値を設定する。ＡＧＣＲは、変調方式ごとに規定される入力信号の理想的なパワー値である。ＡＧＣＧは、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０に送る制御信号ＡＧＣＯＵＴ（後述する）の大きさの絶対値を調整するための値である。
【００５２】
また、制御回路１２２は、リセット信号ＲＳＴ、スイープイネーブル信号ＳＷＥＥＰＥＮ、およびスイープ信号ＳＷＥＥＰの値を制御する。
【００５３】
制御回路１２２は、電源投入後、リセット実行のためリセット信号ＲＳＴ＝「０」とし、その後、リセット解除のためリセット信号ＲＳＴ＝「１」とする。
【００５４】
制御回路１２２は、誤り訂正回路１９８においてＦＥＣが収束後、スイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」とする。
【００５５】
制御回路１２２は、誤り訂正回路１９８においてＦＥＣが収束後、スイープ信号ＳＷＥＥＰの値を定められた範囲内の下限から上限まで、徐々に増加させる。スイープ信号ＳＷＥＥＰは、可変調整される調整信号である。スイープ信号ＳＷＥＥＰの値が変化することによって、ＡＧＣ回路１１０から出力される制御信号ＡＧＣＯＵＴが変化し、それによって、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得が変化する。そして、このＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得の変化が、ビット誤り率（ＢＥＲ）の変化をもたらす。制御回路１２２は、設定したスイープ信号ＳＷＥＥＰの値と、そのスイープ信号ＳＷＥＥＰの値によって得られるＢＥＲとを対応させて記憶する。制御回路１２２は、スイープ信号ＳＷＥＥＰの値が定められた範囲内の上限に達したら、記憶しているＢＥＲの中で、最も小さな値のＢＥＲを検索し、そのＢＥＲに対応するＳＷＥＥＰの値を特定する。制御回路１２２は、その特定したスイープ信号ＳＷＥＥＰの値をＡＧＣ回路１１０に入力するスイープ信号ＳＷＥＥＰの値として固定する。
【００５６】
ＡＮＤ回路１は、リセット信号ＲＳＴ＝「１」かつスイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」のときに、「１」を出力し、それ以外のときに、「０」を出力する。
【００５７】
セレクタ２は、ＡＮＤ回路の出力が「１」であれば、スイープ信号ＳＷＥＥＰの値「ＳＷＥＥＰ」を出力し、ＡＮＤ回路の出力が「０」であれば、「０」を出力する。
【００５８】
二乗和演算回路３は、ＡＧＣＩＮ（Ｉ軸およびＱ軸のシンボル情報）の二乗和を計算する。平方根演算回路４は、ＡＧＣＩＮの二乗和の平方根、つまり、入力信号のパワーＰを算出する。
【００５９】
加算器５は、「ＡＧＣＲ」と、「０」または「ＳＥＥＥＰ」との加算を行なって、（ＡＣＣＲ）または（ＡＧＣＲ＋ＳＷＥＥＰ）を出力する。
【００６０】
加算器６は、入力信号のパワーＰと（ＡＧＣＲ）または（ＡＧＣＲ＋ＳＷＥＥＰ）との減算を行って、（Ｐ−ＡＧＣＲ）または｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝を出力する。
【００６１】
乗算器５７は、（Ｐ−ＡＧＣＲ）または｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧとの乗算を行って、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧ｝を出力する。
【００６２】
加算器５８と、ＡＮＤ回路５９と、Ｄ型フリップフロップ６０とは、ループフィルタを形成する。このループフィルタは、ＲＳＴ＝「０」のときには、「０」を出力し、ＲＳＴ＝「１」のときには、乗算器５７の出力、すなわち、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧ｝の値を平均化して出力する。
【００６３】
デジタル／アナログ変換器（ＤＡＣ）６１は、ループフィルタの出力信号をアナログ値に変換した制御信号ＡＧＣＯＵＴをＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０へ出力する。図３（ａ）は、ループフィルタの出力信号とＡＧＣアンプ（Ａ）１２０の利得との関係を示し、図３（ｂ）は、ループフィルタの出力信号とＡＧＣアンプ（Ｂ）１３０の利得との関係を示す。同図に示すように、ループフィルタの出力信号が最小値「０」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最大値「ＭＡＸＧＡＩＮＡ」となり、ＡＧＣアンプ（Ｂ）１３０の利得は、最大値「ＭＡＸＧＡＩＮＢ」となる。ループフィルタの出力信号が最大値「１」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最小値「ＭＩＮＧＡＩＮＡ」となり、ＡＧＣアンプ（Ｂ）１３０の利得は、最小値「ＭＩＮＧＡＩＮＢ」となる。
【００６４】
（動作）
図４は、ＡＧＣ処理手順を示すフローチャートである。また、図５は、ループフィルタの出力信号と、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得と、Ａ／Ｄコンバータの入力振幅と、スイープ信号ＳＷＥＥＰの値と、ＢＥＲの時間変化を示す図である。これらの図を参照して、ＡＧＣの動作を説明する。
【００６５】
電源投入後、制御回路１２２によって、リセット信号ＲＳＴ＝「０」となり、リセットが実行される。これにより、セレクタ２の選択信号は、「０」となる（ステップＳ８０１）。
【００６６】
加算器５８と、ＡＮＤ回路５９と、Ｄ型フリップフロップ６０とからなるループフィルタは、ＲＳＴ＝「０」より、「０」を出力する（図５の（１）に示す。）。デジタル／アナログ変換器（ＤＡＣ）６１は、ループフィルタの出力信号「０」をアナログ値に変換したＡＧＣＯＵＴをＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０へ出力する（ステップＳ８０２）。
【００６７】
ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴにより、利得がループフィルタの出力信号「０」に対応する値、つまり最大値「ＭＡＸＧＡＩＮ」となるように調整される（図５の（２）に示す。）（ステップＳ８０３）。
【００６８】
次に、制御回路１２２によって、リセット信号ＲＳＴ＝「１」となり、リセットが解除されるが、スイープイネーブル信号ＳＷＥＥＰＥＮ＝０なので、セレクタ２の選択信号は、「０」である（ステップＳ８０４）。
【００６９】
加算器５は、「０」とＡＧＣＲを加算し、ＡＧＣＲを出力する。二乗和演算回路３は、ＡＧＣＩＮ（Ｉ軸およびＱ軸のシンボル情報）の二乗和を計算する。平方根演算回路４は、算出された二乗和の平方根、つまり、入力信号のパワーＰを算出する。加算器６は、入力信号のパワーＰとＡＧＣＲとの減算を行って、（Ｐ−ＡＧＣＲ）を出力する。乗算器５７は、（Ｐ−ＡＧＣＲ）とＡＧＣＧとの乗算を行って、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧ｝を出力する。加算器５８と、ＡＮＤ回路５９と、Ｄ型フリップフロップ６０とからなるループフィルタは、ＲＳＴ＝「１」より、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧ｝の値を平均化して出力する。ここでは、ループフィルタの出力信号の値は増加するものとする（図５の（３）に示す。）。デジタル／アナログ変換器（ＤＡＣ）６１は、ループフィルタの出力信号である平均化された｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧ｝の値をアナログ値に変換した制御信号ＡＧＣＯＵＴをＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０へ出力する（ステップＳ８０５）。
【００７０】
ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴにより、ループフィルタの出力信号の値の増加に対応して、利得が「ＭＡＸＧＡＩＮ」から減少する方向に調整される（図５の（４）に示す。）（ステップＳ８０６）。
【００７１】
ステップＳ８０５およびＳ８０６の処理が繰返された結果、Ａ／Ｄコンバータ１０５の入力振幅が一定となる（図５の（５）に示す。）（ステップＳ８０７）。
【００７２】
Ａ／Ｄコンバータ１０５の入力振幅が一定となると、誤り訂正回路１９８が誤り訂正の動作を開始する。誤り訂正回路１９８は、ＦＥＣが収束して、ＢＥＲが測定できる段階になると、ＢＥＲ算出部１２１と制御回路１２２にその旨を通知する（ステップＳ８０８）。
【００７３】
制御回路１２２は、ＢＥＲが測定できる段階になると、スイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」とし、スイープ信号ＳＷＥＥＰの値を定められた範囲内の下限に設定する（図５の（６）に示す。）。
【００７４】
スイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」より、セレクタ２の選択信号は、スイープ信号ＳＷＥＥＰの値「ＳＷＥＥＰ」となる。加算器５は、「ＳＷＥＥＰ」と「ＡＧＣＲ」とを加算し、（ＳＷＥＥＰ＋ＡＧＣＲ）を出力する。加算器６は、入力信号のパワーＰと（ＳＷＥＥＰ＋ＡＧＣＲ）との減算を行って、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝を出力する。乗算器５７は、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧとの乗算を行って、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧを出力する。加算器５８と、ＡＮＤ回路５９と、Ｄ型フリップフロップ６０とからなるループフィルタは、ＲＳＴ＝「１」より、｛Ｐ−（ＡＧＣＲ＋ＳＷＥＥＰ）｝×ＡＧＣＧの値を平均化して出力する。ここでは、ループフィルタの出力信号の値は減少するものとする（図５の（７）に示す。）。デジタル／アナログ変換器（ＤＡＣ）６１は、ループフィルタの出力信号である平均化された｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧの値をアナログ値に変換した制御信号ＡＧＣＯＵＴをＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０に出力する（ステップＳ８１０）。
【００７５】
ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴにより、ループフィルタの出力信号の値の減少に対応して、利得が増加する方向に調整される（図５の（８）に示す。）（ステップＳ８１１）。
【００７６】
ＡＧＧアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得変化により、Ａ／Ｄコンバータ１０５の入力振幅が変化し、それによって変化したビット誤り率（ＢＥＲ）がＢＥＲ算出部１２１によって、算出される。そして、制御回路１２２は、設定したスイープ信号ＳＷＥＥＰの値と、それによって得られたＢＥＲの値を対応させて記憶する（ステップＳ８１２）。
【００７７】
制御回路１２２は、スイープ信号ＳＷＥＥＰの値を定められた範囲内で徐々に増加させて、ステップＳ８１０〜Ｓ８１２の処理を繰返し、スイープ信号ＳＷＥＥＰの値が定められた範囲内の上限に達したら、ステップＳ８１０〜Ｓ８１２の処理を終了する（ステップＳ８１３）。
【００７８】
制御回路１２２は、記憶しているＢＥＲの中で、最も小さな値のＢＥＲを検索し（図５の（９）に示す。）、そのＢＥＲに対応するＳＷＥＥＰの値を特定する（図５の（１０）に示す。）。制御回路１２２は、その特定したスイープ信号ＳＷＥＥＰの値をＡＧＣ回路１１０に入力するスイープ信号ＳＷＥＥＰの値として固定する（図５の（１１）に示す。）（ステップＳ８１４）。
【００７９】
以上のように、本実施の形態に係わる自動利得制御回路では、スイープ信号ＳＷＥＥＰの値を変化させることで、ビット誤り率が最小となるようにＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得を調整することができる。
【００８０】
（変形例）
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も当然ながら包含する。
【００８１】
（１）ループフィルタの出力値とＡＧＣアンプの利得との関係
本実施の形態では、ループフィルタの出力値が増加すると、ＡＧＣアンプの利得が減少するものとしたが、これに限定するものではない。ループフィルタの出力値が増加すると、ＡＧＣアンプの利得が増加するものとしてもよい。以下の実施形態についても同様である。
【００８２】
（２）制御回路、ＢＥＲ算出部
本実施の形態では、ＡＧＣ回路が制御回路を含むものとしたが、ＡＧＣ回路外に制御回路を設けるものとしてもよい。また、本実施の形態では、ＢＥＲ算出部をＡＧＣ回路外に設けたが、ＡＧＣ回路内に設けてもよい。これは、以下の実施形態についても同様である。
【００８３】
（３）ＳＷＥＥＰ信号の調整
本実施の形態では、制御回路１２２は、スイープ信号ＳＷＥＥＰの値を定められた範囲内の下限から上限まで、徐々に増加するように設定し、設定したスイープ信号ＳＷＥＥＰの値と、そのスイープ信号ＳＷＥＥＰの値によって得られるＢＥＲとを対応させて記憶する。そして、制御回路１２２は、最も小さな値のＢＥＲを検索し、そのＢＥＲに対応するＳＷＥＥＰの値を特定するものとしたが、これに限定するものではなく、次のように、ユーザ操作に関わらしめるものであってもよい。つまり、ユーザが、スイープ信号ＳＷＥＥＰの値を任意の値に設定し、そのスイープ信号ＳＷＥＥＰの値によって得られるＢＥＲを表示する。ユーザは、スイープ信号ＳＷＥＥＰの値を変化させ、それによって得られたＢＥＲの値を見ながら、ＢＥＲが小さくなるようなＳＷＥＥＰの値を特定する。そして、ユーザは、その特定したスイープ信号ＳＷＥＥＰの値をＡＧＣ回路１１０に入力するスイープ信号ＳＷＥＥＰの値として固定する。
【００８４】
＜第２の実施形態＞
本実施の形態は、２つのＡＧＣアンプそれぞれを別個に制御するための制御信号を生成するＡＧＣに関する。
【００８５】
（構成）
図６は、本実施の形態に係わる受信機の構成を示す。同図の受信機が、図１に示す第１の実施形態に係わる受信機と相違する点は、ＡＧＣ回路が、ＡＧＣアンプ（Ａ）１２０とＡＧＣアンプ（Ｂ）１３０に、それぞれ別個の制御信号を出力している点である。
【００８６】
図７は、ＡＧＣ回路の構成を示す。ＡＧＣ回路２００は、ＡＧＣアンプ（Ａ）１２０に制御信号ＡＧＣＯＵＴＡを出力し、ＡＧＣアンプ（Ｂ）１３０に制御信号ＡＧＣＯＵＴＢを出力する。ＡＧＣ回路２００は、ＡＧＣアンプ（Ａ）１２０の利得を制御する制御信号ＡＧＣＯＵＴＡの生成に関与する部分であるＡレール回路２０３と、ＡＧＣアンプ（Ｂ）１３０の利得を制御する制御信号ＡＧＣＯＵＴＢの生成に関与する部分であるＢレール回路２０４と、両方の制御信号の生成に関与する部分である両レール共通回路２０２と、いずれの制御信号の値を調整するかを選択する部分であるレール選択回路２１０と、制御回路２０１とから構成される。
【００８７】
制御回路２０１は、第１の実施形態の制御回路１２２と概ね共通するが、制御回路２０１は、さらに、ユーザによる設定入力に基づいて、ＡＧＣＧＡ、ＡＧＣＧＢ、ＡＧＣＡＴＯＢ、ＡＧＣＢＴＯＡの設定を行なう。ＡＧＣＧＡは、ＡＧＣアンプ（Ａ）１２０に送る制御信号ＡＧＣＯＵＴＡの大きさの絶対値を調整するための値である。ＡＧＣＧＢは、ＡＧＣアンプ（Ｂ）１３０に送る制御信号ＡＧＣＯＵＴＢの大きさの絶対値を調整するための値である。
【００８８】
ＡＧＣＡＴＯＢは、制御信号ＡＧＣＯＵＴＡの値の調整から制御信号ＡＧＣＯＵＴＢの値の調整に切り替えるポイントを表わす。ＡＧＣＢＴＯＡは、制御信号ＡＧＣＯＵＴＢの値の調整から、制御信号ＡＧＣＯＵＴＡの値の調整に切り替えるポイントを表わす。ＡＧＣＡＴＯＢおよびＡＧＣＢＴＯＡについて、詳しくは後述する。なお、制御信号ＡＧＣＯＵＴＡの値の調整を行なうときには、Ａレール回路を選択するといい、制御信号ＡＧＣＯＵＴＢの値の調整を行なうときには、Ｂレール回路を選択するという。
【００８９】
両レール共通回路２０２は、ＡＮＤ回路１と、セレクタ２と、二乗和演算回路３と、平方根演算回路４と、加算器５と、乗算器６とを含む。これらの各構成要素は、それぞれ、第１の実施形態の構成要素と同一である。
【００９０】
Ａレール回路２０３は、乗算器７と、加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１と、デジタル／アナログ変換器（ＤＡＣ）１７と、インバータ１６とを含む。
【００９１】
乗算器７は、加算器６が出力する（Ｐ−ＡＧＣＲ）または｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧＡとの乗算を行って、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＡ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧＡ｝を出力する。
【００９２】
加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１とは、ループフィルタを形成する。このループフィルタは、リセット信号ＲＳＴ＝「０」のときには「０」を出力し、レール選択信号ＳＥＬＯＵＴ＝「１」のときには「ＡＧＣＡＴＯＢ」を出力し、リセット信号ＲＳＴ＝「１」かつレール選択信号ＳＥＬＯＵＴ＝「０」のときには乗算器７の出力、すなわち、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＡ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧＡ｝の値を平均化して出力する。このループフィルタの出力信号をＡＧＣＡＲＡＩＬと記す。ここで、リセット信号ＲＳＴは、リセットが実行されるときに「１」となり、リセットが解除されるときに「０」となる。レール選択信号ＳＥＬＯＵＴは、Ａレール回路が選択されるときに「０」となり、Ｂレール回路が選択されるときに「１」となる。
【００９３】
デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力信号ＡＧＣＡＲＡＩＬをアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【００９４】
図８（ａ）は、ループフィルタの出力信号ＡＧＣＡＲＡＩＬとＡＧＣアンプ（Ａ）１２０の利得との関係を示す。同図に示すように、ループフィルタの出力信号ＡＧＣＡＲＡＩＬが最小値「０」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最大値「ＭＡＸＧＡＩＮＡ」となり、ループフィルタの出力信号ＡＧＣＡＲＡＩＬが最大値「１」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最小値「ＭＩＮＧＡＩＮＡ」となる。また、ループフィルタの出力信号ＡＧＣＡＲＡＩＬがレール回路の選択切り替えポイントである「ＡＧＣＡＴＯＢ」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、「ＴＯＢＧＡＩＮ」となる。「ＴＯＢＧＡＩＮ」は、「ＭＩＮＧＡＩＮＡ」に近く、かつ、ひずみが少なく、ノイズが乗りにくいといった利得特性（すなわち、安定した利得特性）を有する値とする。ここで、ひずみが多いとは、たとえば、ＡＧＣアンプの入出力間の関係が飽和により非直線性を示していることをいう。
【００９５】
Ｂレール回路２０４は、乗算器１２と、加算器１３と、セレクタ１４と、Ｄ型フリップフロップ１５と、デジタルアナログ変換器（ＤＡＣ）１８とを含む。
【００９６】
乗算器１２は、加算器６が出力する（Ｐ−ＡＧＣＲ）または｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧＢとの乗算を行って、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＢ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧＢ｝を出力する。
【００９７】
加算器１３と、セレクタ１４と、Ｄ型フリップフロップ１５とは、ループフィルタを形成する。このループフィルタは、レール選択信号ＳＥＬＯＵＴ＝「０」のときには「ＡＧＣＢＴＯＡ」を出力し、レール選択信号ＳＥＬＯＵＴ＝「１」のときには乗算器１２の出力、すなわち、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＢ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧＢ｝の値を平均化して出力する。このループフィルタの出力信号をＡＧＣＢＲＡＩＬと記す。
【００９８】
ここで、レール選択信号ＳＥＬＯＵＴは、Ａレール回路が選択されるときに「０」となり、Ｂレール回路が選択されるときに「１」となる。
【００９９】
デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力信号ＡＧＣＢＲＡＩＬをアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０１００】
図８（ｂ）は、ループフィルタの出力信号ＡＧＣＢＲＡＩＬとＡＧＣアンプ（Ｂ）１３０の利得との関係を示す。同図に示すように、ループフィルタの出力信号ＡＧＣＢＲＡＩＬが最小値「０」のときに、ＡＧＣアンプ（Ｂ）１３０の利得は、最大値「ＭＡＸＧＡＩＮＢ」となり、ループフィルタの出力信号ＡＧＣＢＲＡＩＬが最大値「１」のときに、ＡＧＣアンプ（Ｂ）１３０の利得は、最小値「ＭＩＮＧＡＩＮＢ」となる。また、ループフィルタの出力信号ＡＧＣＢＲＡＩＬがレール回路の選択切り替えポイントである「ＡＧＣＢＴＯＡ」のときに、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＡＧＡＩＮ」となる。「ＴＯＡＧＡＩＮ」は、「ＭＡＸＧＡＩＮＢ」に近く、かつ、ひずみが少なく、ノイズが乗りにくいといった利得特性（すなわち、安定した利得特性）を有する値とする。
【０１０１】
図９は、レール選択回路２１０の構成を示す。レール選択回路２１０は、加算器１９と、加算器２０と、加算器２１と、制御方向判定回路２２と、Ｄ型フリップフロップ２３と、制御方向決定回路２４とを含む。
【０１０２】
加算器１９は、ＡＧＣＡＴＯＢと、Ａレール回路のループフィルタの出力信号ＡＧＣＡＲＡＩＬとの減算を行なって、（ＡＧＣＡＴＯＢ−ＡＧＣＡＲＡＩＬ）を出力する。
【０１０３】
加算器２１は、ＡＧＣＢＴＯＡと、Ｂレール回路のループフィルタの出力信号ＡＧＣＢＲＡＩＬとの減算を行なって、（ＡＧＣＢＴＯＡ−ＡＧＣＢＲＡＩＬ）を出力する。
【０１０４】
加算器２０は、（ＡＧＣＢＴＯＡ−ＡＧＣＢＲＡＩＬ）とＸとの減算を行なって、（ＡＧＣＢＴＯＡ−ＡＧＣＢＲＡＩＬ−Ｘ）を出力する。Ｘの値は、最下位ビット（以下、ＬＳＢ）のビット値のみが１である値、つまり、最小の正の値である。この加算器２０は、ＡＧＣＢＲＡＩＬ＝ＡＧＣＢＴＯＡのときに、負の値を出力するために設けられている。
【０１０５】
加算器１９、２０および２１は、２の補数形式で演算を行なう。したがって、演算結果が０または正の値の場合には、最上位ビット（以下、ＭＳＢ）のビット値は０となり、演算結果が負の値の場合には、ＭＳＢのビット値は１となる。
【０１０６】
制御方向判定回路２２は、Ａ、Ｂ、およびＣが入力され、判定信号Ｙを出力する。入力Ａは、加算器２０の出力のＭＳＢである。入力Ｂは、加算器２１の出力のＭＳＢである。入力Ｃは、Ｄ型フリップフロップの出力、すなわち、１サイクル前の判定信号Ｙである。判定信号Ｙが「０」のときには、制御方向決定回路２４にＡレール回路の選択を促し、判定信号Ｙが「１」のときには、制御方向決定回路２４にＢレール回路の選択を促す。
【０１０７】
図１０は、入力（Ａ、Ｂ、Ｃ）と出力Ｙとの関係を示す入出力対応表である。同図に示すように、（Ａ、Ｂ、Ｃ）＝（０、１、０）は、ＡＧＣＡＲＡＩＬ≦ＡＧＣＡＴＯＢ、ＡＧＣＢＲＡＩＬ＞（ＡＧＣＢＴＯＡ−Ｘ）（すなわち、ＡＧＣＢＲＡＩＬ≧ＡＧＣＢＴＯＡ）、１サイクル前にＡレール回路の選択を促す判定信号Ｙが出力されていたという状態を示す。この状態は、Ａレール回路では、ＡＧＣＡＲＡＩＬは「ＡＧＣＡＴＯＢ」を越えておらず、Ｂレール回路では、ＡＧＣＢＲＡＩＬは「ＡＧＣＢＴＯＡ」に固定されている状態を示している。したがって、ＡＧＧアンプ（Ａ）の利得を調整するため、Ａレール回路の選択を指示するように判定信号Ｙを「０」とする。
【０１０８】
（Ａ、Ｂ、Ｃ）＝（１、１、０）は、ＡＧＣＡＲＡＩＬ＞ＡＧＣＡＴＯＢ、ＡＧＣＢＲＡＩＬ＞（ＡＧＣＢＴＯＡ−Ｘ）（すなわち、ＡＧＣＢＲＡＩＬ≧ＡＧＣＢＴＯＡ）、１サイクル前にＡレール回路の選択を促す判定信号Ｙが出力されていたという状態を示す。この状態は、Ａレール回路では、ＡＧＣＡＲＡＩＬは「ＡＧＣＡＴＯＢ」を越えており、Ｂレール回路では、ＡＧＣＢＲＡＩＬは「ＡＧＣＢＴＯＡ」に固定されている状態を示している。したがって、ＡＧＧアンプ（Ｂ）の利得を調整するため、Ｂレール回路の選択を指示するように判定信号Ｙを「１」とする。
【０１０９】
（Ａ、Ｂ、Ｃ）＝（０、１、１）は、ＡＧＣＡＲＡＩＬ≦ＡＧＣＡＴＯＢ、ＡＧＣＢＲＡＩＬ＞（ＡＧＣＢＴＯＡ−Ｘ）（すなわち、ＡＧＣＢＲＡＩＬ≧ＡＧＣＢＴＯＡ）、１サイクル前にＢレール回路の選択を促す判定信号Ｙが出力されていたという状態を示す。この状態は、Ａレール回路では、ＡＧＣＡＲＡＩＬは「ＡＧＣＡＴＯＢ」に固定され、Ｂレール回路では、ＡＧＣＢＲＡＩＬは、「ＡＧＣＢＴＯＡ」を越えていない状態を示している。したがって、ＡＧＣアンプ（Ｂ）１３０の利得を調整するため、Ｂレール回路の選択を指示するように判定信号Ｙを「１」とする。
【０１１０】
（Ａ、Ｂ、Ｃ）＝（０、０、１）は、ＡＧＣＡＲＡＩＬ≦ＡＧＣＡＴＯＢ、ＡＧＣＢＲＡＩＬ≦（ＡＧＣＢＴＯＡ−Ｘ）（すなわち、ＡＧＣＢＲＡＩＬ＜ＡＧＣＢＴＯＡ）、１サイクル前にＢレール回路の選択を促す判定信号Ｙが出力されていたという状態を示す。この状態は、Ａレール回路では、ＡＧＣＡＲＡＩＬは「ＡＧＣＡＴＯＢ」に固定され、Ｂレール回路では、ＡＧＣＢＲＡＩＬは「ＡＧＣＢＴＯＡ」を越えている状態を示している、したがって、ＡＧＣアンプ（Ａ）１２０の利得を調整するため、Ａレール回路の選択を指示するように判定信号Ｙを「０」とする。
【０１１１】
制御方向決定回路２４は、Ａ、Ｂ、およびＣが入力され、レール選択信号ＳＥＬＯＵＴを出力する。入力Ａは、制御方向判定回路２２から出力される判定信号Ｙである。入力Ｂは、Ｄ型フリップフロップの出力値、すなわち、１サイクル前の判定信号Ｙである。入力Ｃは、リセット信号ＲＳＴである。
【０１１２】
レール選択信号ＳＥＬＯＵＴが「０」のときには、Ａレール回路が選択される。つまり、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値が｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＡ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧＡ｝に基づき調整される。Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、「ＡＧＣＢＴＯＡ」に固定される。
【０１１３】
レール選択信号ＳＥＬＯＵＴが「１」のときには、Ｂレール回路が選択される。つまり、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、「ＡＧＣＡＴＯＢ」に固定される。Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＢ｝または｛（Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ））×ＡＧＣＧＢ｝に基づき調整される。
【０１１４】
図１１は、入力（Ａ、Ｂ、Ｃ）と出力ＳＥＬＯＵＴとの関係を示す入出力対応表である。同図に示すように、Ｃ＝「０」は、リセットが実行された状態を示す。この状態では、Ａレール回路の選択を指示するようにレール選択信号ＳＥＬＯＵＴは「０」となる。
【０１１５】
（Ａ、Ｂ、Ｃ）＝（０、１、１）は、判定信号Ｙは、Ａレール回路の選択を促すが、１サイクル前の判定信号Ｙは、Ｂレール回路の選択を促していたという状態を示す。この状態は、Ｂレール回路からＡレール回路への切り替えポイントに至ったことを示しているが、Ａレール回路とＢレール回路の切り替えがノイズの混入などによって頻繁に起こり、全体の利得が不安定になるのを避けるため、判定信号Ｙの値が安定するまで待つことにし、１サイクル前の判定信号にしたがって、Ｂレール回路の選択を指示するようにレール選択信号は「１」となる。
【０１１６】
（Ａ、Ｂ、Ｃ）＝（１、０、１）は、判定信号Ｙは、Ｂレール回路の選択を促すが、１サイクル前の判定信号Ｙは、Ａレール回路の選択を促していたという状態を示す。この状態は、Ａレール回路からＢレール回路への切り替えポイントに至ったことを示しているが、Ａレール回路とＢレール回路の切り替えがノイズの混入などによって頻繁に起こり、全体の利得が不安定になるのを避けるため、判定信号Ｙの値が安定するまで待つことにし、１サイクル前の判定信号にしたがって、Ａレール回路の選択を指示するようにレール選択信号は「０」となる。
【０１１７】
（Ａ、Ｂ、Ｃ）＝（０＋、０、１）は、Ａレール回路の選択を促す判定信号ＹがＮサイクル以上に渡って連続して入力されている状態を示す。この状態は、Ｂレール回路からＡレール回路への切り替えポイントに至り、かつ判定信号Ｙの値が十分に安定しているので、判定信号Ｙにしたがって、Ａレール回路の選択を指示するようにレール選択信号は「０」となる。
【０１１８】
（Ａ、Ｂ、Ｃ）＝（０−、０、１）は、Ａレール回路の選択を促す判定信号ＹがＸサイクル（＜Ｎサイクル）連続して入力されている状態を示す。この状態は、Ｂレール回路からＡレール回路への切り替えポイントに至ったことを示しているが、Ａレール回路とＢレール回路の切り替えがノイズの混入などによって頻繁に起こり、全体の利得が不安定になるのを避けるため、判定信号Ｙの値がＮサイクル以上連続して同一の値になるまで待つことにし、Ｘサイクル前の判定信号Ｙにしたがって、Ｂレール回路の選択を指示するようにレール選択信号は「１」となる。
【０１１９】
（Ａ、Ｂ、Ｃ）＝（１＋、１、１）は、Ｂレール回路の選択を促す判定信号ＹがＮサイクル以上に渡って連続して入力されている状態を示す。この状態は、Ａレール回路からＢレール回路への切り替えポイントに至り、かつ判定信号Ｙの値が十分に安定しているので、判定信号Ｙにしたがって、Ｂレール回路の選択を指示するようにレール選択信号は「１」となる。
【０１２０】
（Ａ、Ｂ、Ｃ）＝（１−、１、１）は、Ｂレール回路の選択を促す判定信号ＹがＸサイクル（＜Ｎサイクル）連続して入力されている状態を示す。この状態は、Ａレール回路からＢレール回路への切り替えポイントに至ったことを示しているが、Ａレール回路とＢレール回路の切り替えがノイズの混入などによって頻繁に起こり、全体の利得が不安定になるのを避けるため、判定信号Ｙの値がＮサイクル以上連続して同一の値になるまで待つことにし、Ｘサイクル前の判定信号Ｙにしたがって、Ａレール回路の選択を指示するようにレール選択信号は「０」となる。
【０１２１】
（利得調整）
図７に示すＡＧＣ回路２００によって、全体の利得がどのように変化するかについて説明する。図１２（ａ）は、全体の利得が減少する過程を示す。
【０１２２】
はじめにリセットが実行された状態とする。この状態では、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「０」となる。また、Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」となる。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は、「ＭＡＸＧＡＩＮＡ」となる。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＧＡＩＮ」となる。その結果、全体の利得は、（ＭＡＸＧＡＩＮＡ＋ＴＯＧＡＩＮ）となる。
【０１２３】
この状態では、Ａレール回路を選択される。そして、Ａレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも大きいと、ループフィルタの出力信号ＡＧＣＡＲＡＩＬは増加する。また、Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に固定される。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は減少する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＧＡＩＮ」を維持する。その結果、全体の利得は、減少する。
【０１２４】
ループフィルタの出力信号ＡＧＣＡＲＡＩＬがさらに増加して、「ＡＧＣＡＴＯＢ」を越えた値になると、Ｂレール回路が選択される。そして、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「ＡＧＣＡＴＯＢ」に固定される。また、Ｂレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも大きいと、ループフィルタの出力信号ＡＧＣＢＲＡＩＬは、増加する。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は、「ＴＯＢＧＡＩＮ」を維持する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、減少する。その結果、全体の利得は、減少する。
【０１２５】
図１２（ｂ）は、全体の利得が増加する過程を示す。はじめに、Ｂレール回路が選択されている状態とする。この状態では、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「ＡＧＣＡＴＯＢ」に固定される。また、Ｂレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも小さいと、ループフィルタの出力信号ＡＧＣＢＲＡＩＬは減少する。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は「ＴＯＢＧＡＩＮ」を維持する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、増加する。その結果、全体の利得は、増加する。
【０１２６】
ループフィルタの出力信号ＡＧＣＢＲＡＩＬがさらに減少して、「ＡＧＣＢＴＯＡ」未満の値になると、Ａレール回路が選択される。Ａレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも小さいと、ループフィルタの出力信号ＡＧＣＡＲＡＩＬは、減少する。また、Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に固定される。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は、増加する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＡＧＡＩＮ」を維持する。その結果、全体の利得は、増加する。
【０１２７】
上述のようなＡＧＣ回路の利得調整の特徴について以下に説明する。
（１）ＡＧＣアンプ（Ａ）１２０とＡＧＣアンプ（Ｂ）１３０とは、別個のループフィルタの出力信号ＡＧＣＡＲＡＩＬとＡＧＣＢＲＡＩＬにより制御される（実際には、これらのループフィルタの出力信号をアナログ値に変換したＡＧＣＯＵＴＡとＡＧＣＯＵＴＢにより制御される。）。これにより、ＡＧＣアンプ（Ａ）１２０とＡＧＣアンプ（Ｂ）１３０を別個に制御することができる。
【０１２８】
（２）ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値が変化するときは、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は一定であり、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値が変化するときは、ループフィルタの出力信号ＡＧＣＡＲＡＩＬは一定となる。これにより、ＡＧＣアンプ（Ａ）１２０とＡＧＣアンプ（Ｂ）１３０の両方を同時に利得変化させない。したがって、利得の制御が複雑化するのをさけることができる。
【０１２９】
（３）利得を下げるときには、まず、ＡＧＣアンプ（Ａ）１２０を優先して調整し、利得を上げるときには、まず、ＡＧＣアンプ（Ｂ）１３０を優先して調整する。これにより、全体の利得がＲＦ信号を増幅するＡＧＣアンプ（Ｂ）１３０の方に優先して割り振られる。したがって、受信機に入力される入力信号が微弱な場合でも、チューナは、後段の処理に支障のない大きさのＩＦ信号を出力することができる。
【０１３０】
（４）ＡＧＣアンプでは、制御信号に対する利得の関係は、いわゆるヒステリシス特性となる。すなわち、利得が増加するときの、制御信号の値に対する利得の値と、利得を減少させるときの、制御信号の値に対する利得の値が異なる。
【０１３１】
ＡＧＣアンプ（Ａ）１２０では、利得を減少させるときは、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、「ＡＧＣＡＴＯＢ」の値よりも大きく「１」以下の値を終了点として増加し、利得を増加させるときには、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、「ＡＧＣＡＴＯＢ」の値を開始点として減少する。つまり、利得を減少させるときのループフィルタの出力信号ＡＧＣＡＲＡＩＬの値の終了点が、利得を増加させるときのループフィルタの出力信号ＡＧＣＡＲＡＩＬの値の開始点よりも大きい。ＡＧＣアンプ（Ａ）１２０がヒステリシス特性を有することによって、このようにループフィルタの出力信号（これがアナログ値に変換された制御信号）の開始点と終了点の相違するときの方が一致するときよりも、利得を減少させるときのＡＧＣアンプ（Ａ）１２０の終了利得と、利得を増加させるときのＡＧＣアンプ（Ａ）１２０の開始利得をより近い値にすることができる。
【０１３２】
同様に、ＡＧＣアンプ（Ｂ）１３０では、利得を増加させるときには、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、「０」以上「ＡＧＣＢＴＯＡ」未満の値を終了点として減少し、利得を減少させるときには、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、「ＡＧＣＢＴＯＡ」の値を開始点として増加する。つまり、利得を増加させるときのループフィルタの出力信号ＡＧＣＢＲＡＩＬの値の終了点が、利得を減少させるときのループフィルタの出力信号ＡＧＣＢＲＡＩＬの値の開始点よりも小さい。ＡＧＣアンプ（Ｂ）１３０がヒステリシス特性を有することによって、このようにループフィルタの出力信号（つまり、制御信号）の開始点と終了点の相違するときの方が一致するときよりも、利得を増加させるときのＡＧＣアンプ（Ｂ）１３０の終了利得と、利得を減少させるときのＡＧＣアンプ（Ｂ）１３０の開始利得をより近い値にすることができる。
【０１３３】
以上のように、各ＡＧＣアンプの利得を下げるときと利得を上げるときとで、開始利得と終了利得が近似した値となることによって、安定した制御が可能となる。
【０１３４】
（動作）
図１３は、ＡＧＣ制御の処理手順を示すフローチャートである。また、図１４は、ＡＧＣＡＲＡＩＬと、ＡＧＣＢＲＡＩＬと、ＡＧＣアンプ（Ａ）１２０の利得と、ＡＧＣアンプ（Ｂ）１３０の利得と、Ａ／Ｄコンバータの入力振幅と、スイープ信号ＳＷＥＥＰの値と、ＢＥＲの時間変化を示す図である。これらの図を参照して、ＡＧＣの動作を説明する。
【０１３５】
まず、電源投入後、制御回路２０１によって、リセット信号ＲＳＴ＝「０」となり、リセットが実行される。これにより、セレクタ２の選択信号は、「０」となる。また、レール選択回路２１０の制御方向決定回路２４が出力するレール選択信号ＳＥＬＯＵＴ＝「０」となる（ステップＳ９０１）。
【０１３６】
Ａレール回路では、加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１とで構成されるループフィルタは、ＲＳＴ＝「０」およびＳＥＬＯＵＴ＝「０」より、ＡＧＣＡＲＡＩＬ＝「０」を出力する（図１４の（１）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ＡＧＣＡＲＡＩＬ＝「０」をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０１３７】
一方、Ｂレール回路では、加算器１３と、セレクタ１４と、Ｄ型フリップフロップ１５とで構成されるループフィルタは、ＳＥＬＯＵＴ＝「０」より、ＡＧＣＡＲＡＩＬ＝「ＡＧＣＢＴＯＡ」を出力する（図１４の（２）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０１３８】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡにより、利得がＡＧＣＡＲＡＩＬ＝「０」に対応する値、つまり、「ＭＡＸＧＡＩＮＡ」となるように調整される（図１４の（３）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、利得がＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に対応する値、つまり、「ＴＯＡＧＡＩＮ」となるように調整される（図１４の（４）に示す。）（ステップＳ９０２）。
【０１３９】
レール選択回路２１０には、ＡＧＣＡＲＡＩＬ＝「０」およびＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」が入力される。
【０１４０】
加算器１９は、（ＡＧＣＡＴＯＢ−ＡＧＣＡＲＡＩＬ）の値を計算し、正の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ａとして制御方向判定回路２２に出力する。
【０１４１】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ｂとして制御方向判定回路２２に出力する。
【０１４２】
また、制御方向判定回路２２の入力Ｃは、デフォルトの値「０」である。
制御方向判定回路２２は、Ａ＝「０」、Ｂ＝「１」、およびＣ＝「０」に対応する制御方向を図１０に示す入出力対応表より検索し、Ａレール回路の選択を促す判定信号Ｙ＝「０」を出力する。
【０１４３】
制御方向決定回路２４は、リセット信号ＲＳＴ＝「０」よりＣ＝「０」となり、Ｃ＝「０」に対応する出力を図１１に示す入出力対応表より検索し、Ａレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「０」を出力する（ステップＳ９０３）。
【０１４４】
次に、制御回路２０１によって、リセット信号ＲＳＴ＝「１」となり、リセットが解除されるが、スイープイネーブル信号ＳＷＥＥＰＥＮ＝「０」なので、セレクタ２の選択信号は、「０」である（ステップＳ９０４）。
【０１４５】
加算器５は、「０」と「ＡＧＣＲ」を加算し、「ＡＧＣＲ」を出力する。二乗和演算回路３は、「ＡＧＣＩＮ」（Ｉ軸およびＱ軸のシンボル情報）の二乗和を計算する。平方根演算回路４は、算出された二乗和の平方根、つまり、入力信号のパワーＰを算出する。加算器６は、入力信号のパワー「Ｐ」と「ＡＧＣＲ」との減算を行なう。
【０１４６】
Ａレール回路では、乗算器７は、（Ｐ−ＡＧＣＲ）とＡＧＣＧＡとの乗算を行なう。ＲＳＴ＝「１」およびＳＥＬＯＵＴ＝「０」より、加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１とで構成されるループフィルタは、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＡ｝の値を平均化して出力する。ここで、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、増加するものとする（図１４の（５）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値である平均化された｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＡ｝の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０１４７】
Ｂレール回路では、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「０」より、セレクタ１４は、「ＡＧＣＢＴＯＡ」の選択を維持する。これにより、ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」を維持する（図１４の（６）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である「ＡＧＣＢＴＯＡ」の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０１４８】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡにより、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値の増加に対応して、利得が減少する方向に調整される（図１４の（７）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、利得がＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に対応する値、つまり、「ＴＯＡＧＡＩＮ」を維持する（図１４の（８）に示す。）（ステップＳ９０５）。
【０１４９】
上述のステップＳ９０５の処理が繰返され、ＡＧＣアンプ（Ａ）１２０の利得は、徐々に減少していく。そして、ＡＧＣＡＲＡＩＬの値が「ＡＧＣＡＴＯＢ」を越えると（図１４の（９）に示す。）（ステップＳ９０６）、以下の処理が行なわれる。
【０１５０】
加算器１９は、（ＡＧＣＡＴＯＢ−ＡＧＣＡＲＡＩＬ）の値を計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ａとして制御方向判定回路２２に出力する。
【０１５１】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ｂとして制御方向判定回路２２に出力する。
【０１５２】
また、制御方向判定回路２２は、前回のサイクルでＡレール回路の選択を促す判定信号Ｙ＝「０」を出力したので、入力Ｃとして「０」が入力される。
【０１５３】
制御方向判定回路２２は、Ａ＝「１」、Ｂ＝「１」、およびＣ＝「０」に対応する制御方向を図１０に示す入出力対応表より検索し、Ｂレール回路の選択を促す判定信号Ｙ＝「１」を出力する。判定信号Ｙ＝「１」は、制御方向決定回路２４に入力Ａとして入力される。
【０１５４】
また、制御方向決定回路２４では、Ｄ型フリップフロップ２３に保持されている前回のサイクルでのＡレール回路の選択を促す判定信号Ｙ＝「０」が入力Ｂとして入力される。
【０１５５】
制御方向決定回路２４は、Ａ＝「１」、Ｂ＝「０」に対応する制御方向を図１１に示す入出力対応表より検索し、Ａレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「０」を出力する（ステップＳ９０７）。
【０１５６】
そして、ステップＳ９０５〜Ｓ９０７がＮサイクル繰返され、制御方向判定回路２２は、Ｙ＝「１」をＮサイクルに渡り連続して出力すると（ステップＳ９０８）、制御方向決定回路２４は、Ｎサイクルに渡り、連続して入力Ａ＝「１」が入力される。その結果、制御方向決定回路２４は、図１１に示す入出力対応表より、制御方向を変更し、Ｂレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「１」を出力する（ステップＳ９０９）。
【０１５７】
加算器５と、二乗和演算回路３と、平方根演算回路４と、加算器６とは、入力信号のパワーＰとＡＧＣＲとの減算を行なう。
【０１５８】
Ａレール回路では、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１０は、「ＡＧＣＡＴＯＢ」を選択する。これにより、ＡＧＣＡＲＡＩＬの値は、「ＡＧＣＡＴＯＢ」となる（図１４の（１０）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値「ＡＧＣＡＴＯＢ」の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０１５９】
一方、Ｂレール回路では、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１４は、加算器１３の出力を選択する。これにより、ＡＧＣＢＲＡＩＬの値は、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＢ｝の値が平均化された値となる。ここで、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、増加するものとする（図１４の（１１）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である平均化された｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＢ｝の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０１６０】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡによって、利得がループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「ＡＧＣＡＴＯＢ」に対応する値、つまり「ＴＯＢＧＡＩＮ」の値に維持される（図１４の（１２）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値の増加に対応して、利得が減少する方向に調整される（図１４の（１３）に示す。）。
【０１６１】
ＡＧＣアンプ（Ｂ）１３０の利得が減少していく際には、以下のようにしてＢレール回路が常に選択される。
【０１６２】
加算器１９は、（ＡＧＣＡＴＯＢ−ＡＧＣＡＲＡＩＬ）の値を計算し、「０」の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ａとして制御方向判定回路２２に出力する。
【０１６３】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ｂとして制御方向判定回路２２に出力する。
【０１６４】
また、制御方向判定回路２２は、前回のサイクルでＢレール回路の選択を促す判定信号Ｙ＝「１」を出力したので、入力Ｃとして「１」が入力される。
【０１６５】
制御方向判定回路２２は、Ａ＝「０」、Ｂ＝「１」、およびＣ＝「１」に対応する制御方向を図１０に示す入出力対応表より検索し、Ｂレール回路の選択を促す判定信号Ｙ＝「１」を出力する。判定信号Ｙ＝「１」は、制御方向決定回路２４に入力Ａとして入力される。
【０１６６】
また、制御方向決定回路２４では、Ｄ型フリップフロップ２３に保持されている前回のサイクルでのＡレール回路の選択を促す判定信号Ｙ＝「１」が入力Ｂとして入力される。
【０１６７】
制御方向決定回路２４は、Ａ＝「１」（Ｎサイクル以上連続）、Ｂ＝「１」に対応する制御方向を図１１に示す入出力対応表より検索し、Ｂレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「１」を出力する（ステップＳ９１０）。
【０１６８】
上述の処理が繰返された結果、全体利得が一定値に達し、Ａ／Ｄコンバータの入力振幅が一定値に達する（図１４の（１４）に示す。）（ステップＳ９１１）。
【０１６９】
Ａ／Ｄコンバータ１０５の入力振幅が一定となった時点で、誤り訂正回路１９８が誤り訂正の動作を開始する。誤り訂正回路１９８は、ＦＥＣが収束して、ＢＥＲが測定できる段階になると、ＢＥＲ算出部１２１と制御回路２０１にその旨を通知する。
【０１７０】
制御回路２０１は、ＢＥＲが測定できる段階になると、スイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」とし、スイープ信号ＳＷＥＥＰの値を定められた範囲内の下限に設定し（図１４の（１５）に示す。）、徐々に増加させていく。スイープ信号ＳＷＥＥＰの値を変化させると、ＡＧＣアンプ（Ａ）１２０またはＡＧＣアンプ（Ｂ）１３０の利得が変化し、それによって、Ａ／Ｄコンバータ１０５の入力振幅の変化し、ＢＥＲ算出部１２１で算出されるビット誤り率（ＢＥＲ）の変化をもたらす。制御回路２０１は、設定したスイープ信号ＳＷＥＥＰの値と、それによって得られたＢＥＲの値を対応させて記憶する（ステップＳ９１２）。
【０１７１】
スイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」より、セレクタ２の選択信号は、スイープ信号ＳＷＥＥＰの値「ＳＷＥＥＰ」となる。加算器５は、「ＳＷＥＥＰ」と「ＡＧＣＲ」とを加算し、（ＳＷＥＥＰ＋ＡＧＣＲ）を出力する。加算器６は、入力信号のパワーＰと（ＳＷＥＥＰ＋ＡＧＣＲ）との減算を行って、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝を出力する。
【０１７２】
Ａレール回路では、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１０は、「ＡＧＣＡＴＯＢ」を選択する。これにより、ＡＧＣＡＲＡＩＬの値は、ＡＧＣＡＴＯＢを維持する（図１４の（１６）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値ＡＧＣＡＴＯＢの値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０１７３】
一方、Ｂレール回路では、乗算器１２は、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧＢとの乗算を行なう。そして、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１４は、加算器１３の出力を選択する。これにより、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧＢの値が平均化された値となる。ここで、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、ＳＷＥＥＰが負の値なので、増加するものとする。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である平均化された｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）」×ＡＧＣＧＢの値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０１７４】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡにより、利得がループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「ＡＧＣＡＴＯＢ」に対応した値、つまり、「ＴＯＢＧＡＩＮ」に維持される（図１４の（１８）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値の増加に対応して、利得が減少する方向に調整される（図１４の（１９）に示す。）。（ステップＳ９１３）。
【０１７５】
スイープ信号「ＳＷＥＥＰ」の値が増加する（図１４の（２０）に示す。）につれて、ＡＧＣＢＲＡＩＬの値は減少していき（図１４の（２１）に示す。）、ＡＧＣアンプ（Ｂ）１３０の利得は増加する方向に調整される（図１４の（２２）に示す。）（ステップＳ９１４）。そして、ＡＧＣＢＲＡＩＬの値が「ＡＧＣＢＴＯＡ」を越えて小さくなると（図１４の（２３）に示す。）（ステップＳ９１５）、以下の処理が行なわれる。
【０１７６】
加算器１９は、（ＡＧＣＡＴＯＢ−ＡＧＣＡＲＡＩＬ）の値を計算し、正の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ａとして制御方向判定回路２２に出力する。
【０１７７】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、０または正の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ｂとして制御方向判定回路２２に出力する。
【０１７８】
また、制御方向判定回路２２は、前回のサイクルでＢレール回路の選択を促す判定信号Ｙ＝「１」を出力したので、入力Ｃとして「１」が入力される。
【０１７９】
制御方向判定回路２２は、Ａ＝「０」、Ｂ＝「０」、およびＣ＝「１」に対応する制御方向を図１０に示す入出力対応表より検索し、Ａレール回路の選択を促す判定信号Ｙ＝「０」を出力する。判定信号Ｙ＝「０」は、制御方向決定回路２４に入力Ａとして入力される。
【０１８０】
また、制御方向決定回路２４では、Ｄ型フリップフロップ２３に保持されている前回のサイクルでのＢレール回路の選択を促す判定信号Ｙ＝「１」が入力Ｂとして入力される。
【０１８１】
制御方向決定回路２４は、Ａ＝「０」、Ｂ＝「１」に対応する制御方向を図１１に示す入出力対応表より検索し、ＳＥＬＯＵＴ＝「１」を出力する（ステップＳ９１６）。
【０１８２】
そして、ステップＳ９１４〜Ｓ９１６がＮサイクル繰返され、制御方向判定回路２２は、Ｙ＝「０」をＮサイクルに渡り連続して出力すると（ステップＳ９１７）、制御方向決定回路２４には、Ｎサイクルに渡り連続して入力Ａ＝「０」が入力される。その結果、制御方向決定回路２４は、図１１に示す入出力対応表より制御方向を変更し、Ａレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「０」を出力する（ステップＳ９１８）。
【０１８３】
Ａレール回路では、乗算器７は、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧＡとの乗算を行なう。ＲＳＴ＝「１」およびＳＥＬＯＵＴ＝「０」より、加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１とで構成されるループフィルタは、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧＡの値を平均化して出力する。ここで、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、減少するものとする（図１４の（２４）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値である平均化された｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧＡの値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０１８４】
Ｂレール回路では、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１４は、「ＡＧＣＢＴＯＡ」の選択を維持する。これにより、ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」を維持する（図１４の（２５）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である「ＡＧＣＢＴＯＡ」の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０１８５】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡによって、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値の減少に対応して、利得が増加する方向に調整される（図１４の（２６）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢによって、利得が、ループフィルタの出力信号ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に対応した値、つまり、「ＴＯＡＧＡＩＮ」の値を維持する（図１４の（２７）に示す。）（ステップＳ９１９）。
【０１８６】
スイープ信号「ＳＷＥＥＰ」の値が定められた範囲内の上限に達したら（図１４の（２８）に示す。）（ステップＳ９２０）、制御回路２０１は、記憶しているＢＥＲの中で、最も小さな値のＢＥＲを検索し（図１４の（２９）に示す。）、そのＢＥＲに対応するＳＷＥＥＰの値を特定する（図１４の（３０）に示す。）。制御回路２０１は、その特定したスイープ信号ＳＷＥＥＰの値をＡＧＣ回路２００に入力するスイープ信号ＳＷＥＥＰの値として固定する（図１４の（３１）に示す。）（ステップＳ９２１）。
【０１８７】
以上のように本実施の形態に係わるＡＧＣ回路によれば、ＡＧＣアンプ（Ａ）１２０の利得を制御するＡレール回路と、ＡＧＣアンプ（Ｂ）１３０の利得を制御するＢレール回路とを備えるので、各ＡＧＣアンプを別個に制御することができる。
（変形例）
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も当然ながら包含する。
【０１８８】
（１）ＡＧＣ回路
図１５は、ＡＧＣ回路の変形例を示す。同図のＡＧＣ回路３００が、図７に示すＡＧＣ回路２００と相違する点は、Ａレール回路３０３と、Ｂレール回路３０４と、制御回路３０５である。
【０１８９】
制御回路３０５は、図７に示す制御回路２０１と概ね共通するが、制御回路３０５は、さらに、ユーザによる設定入力に基づいて、ＡＧＣＲＳＴＡの設定を行なう。ＡＧＣＲＳＡＴは、後述するようにリセットが実行されたときのＡＧＣアンプ（Ａ）１２０の利得に関係する値であり、ユーザが使用状況に応じて決める。
【０１９０】
Ａレール回路３０３は、図７に示すＡレール回路２０３に含まれるＡＮＤ回路９の代わりに、セレクタ２５を含む。セレクタ２５は、リセット信号ＲＳＴ＝「０」となり、リセットが実行されたときには、「ＡＧＣＲＳＴＡ」を出力する。したがって、リセットが実行されたときには、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、「ＡＧＣＲＳＴＡ」となる。
【０１９１】
これによって、リセットが実行されたときに、ＡＧＣアンプ（Ａ）１２０の利得を、図７に示すＡＧＣ回路２００のように最大値「ＭＡＸＧＡＩＮＡ」ではなく、ループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「ＡＧＣＲＳＴＡ」に対応する値にすることができる。
【０１９２】
Ｂレール回路３０４は、図７に示すＢレール回路２０４に含まれるセレクタ１４の代わりに、ＡＮＤ回路２６を含む。ＡＮＤ回路２６は、リセット信号ＲＳＴ＝「０」となり、リセットが実行されたときには、「０」を出力する。また、ＡＮＤ回路２６は、レール選択信号ＳＥＬＯＵＴ＝「０」となり、Ａレール回路が選択されたときには、「０」を出力する。したがって、リセットが実行されたとき、またはＡレール回路が選択されたときには、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、「０」となる。
【０１９３】
これによって、リセットが実行されたとき、またはＡレール回路が選択されたときには、ＡＧＣアンプ（Ｂ）１３０の利得を、図７に示すＡＧＣ回路２００のように、「ＴＯＡＧＡＩＮ」でなく、ループフィルタの出力信号ＡＧＣＢＲＡＩＬ＝「０」に対応する値、つまり、最大値「ＭＡＸＧＡＩＮＢ」にすることができる。
【０１９４】
（２）ＢＥＲ
本実施の形態では、第１の実施形態と同様に、ビット誤り率ＢＥＲを小さくするため、スイープ信号ＳＷＥＥＰを入力して調整を行なったが、特に、ビット誤り率ＢＥＲが問題とならないような場合には、スイープ信号ＳＷＥＥＰを入力して調整する必要がないので、スイープ信号ＳＷＥＥＰの入力に関連する回路とそれによる処理を省いてもよい。以下の実施例について同様である。
【０１９５】
（３）ＡＧＣアンプと制御信号との関係
本実施の形態では、Ａレール回路で生成される制御信号ＡＧＣＯＵＴＡが、ＡＧＣアンプ（Ａ）１２０を制御し、Ｂレール回路で生成される制御信号ＡＧＣＯＵＴＢがＡＧＣアンプ（Ｂ）１３０を制御するものとしたが、これに限定するものではない。
【０１９６】
制御信号ＡＧＣＯＵＴＡが、ＡＧＣアンプ（Ｂ）１３０を制御し、制御信号ＡＧＣＯＵＴＢがＡＧＣアンプ（Ａ）１２０を制御するものとしてもよい。以下の実施形態でも同様である。
【０１９７】
＜第３の実施形態＞
本実施の形態は、レール切り替えに際してオフセットを設けたＡＧＣ回路に関する。本実施の形態の受信機は、図６に示す第２の実施形態と同一の構成を示す。図１６は、本実施の形態に係わるＡＧＣ回路の構成を示す。本実施の形態に係わるＡＧＣ回路４００が、図７に示す第２の実施形態に係わるＡＧＣ回路と相違するのは、レール選択回路と制御回路である。
【０１９８】
制御回路４０１は、図７に示す制御回路２０１と概ね共通するが、制御回路４０１は、さらに、ユーザによる設定入力に基づいて、ＡＧＣＯＦＳＡ、ＡＧＣＯＦＳＢの設定を行なう。ＡＧＣＯＦＳＡは、Ｂレール回路の選択へ切り替わった際に固定されるＡＧＣＡＲＡＩＬの値と、Ｂレール回路へ選択を切り替えるか否かを決める閾値（ＡＧＣＡＴＯＢ）との間のオフセット量である。また、ＡＧＣＯＦＳＢは、Ａレール回路の選択へ切り替わった際に固定されるＡＧＣＢＲＡＩＬの値と、Ａレール回路へ選択を切り替えるか否かを決める閾値（ＡＧＣＢＴＯＡ）との間のオフセット量である。
【０１９９】
図１７（ａ）は、ループフィルタの出力信号ＡＧＣＡＲＡＩＬとＡＧＣアンプ（Ａ）１２０の利得との関係を示す。同図に示すように、ループフィルタの出力信号ＡＧＣＡＲＡＩＬが最小値「０」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最大値「ＭＡＸＧＡＩＮＡ」となり、ループフィルタの出力信号ＡＧＣＡＲＡＩＬが最大値「１」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、最小値「ＭＩＮＧＡＩＮＡ」となる。また、ループフィルタの出力信号ＡＧＣＡＲＡＩＬが「ＡＧＣＡＴＯＢ」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、「ＴＯＢＧＡＩＮ」となり、ループフィルタの出力信号ＡＧＣＡＲＡＩＬが「ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ」のときに、ＡＧＣアンプ（Ａ）１２０の利得は、「ＯＦＳＡＧＡＩＮ」となる。「ＴＯＢＧＡＩＮ」および「ＯＦＳＡＧＡＩＮ」は、「ＭＩＮＧＡＩＮＡ」に近く、かつ、ひずみが少なく、ノイズが乗りにくいといった利得特性（すなわち、安定した利得特性）を有する値とする。
【０２００】
図１７（ｂ）は、ループフィルタの出力信号ＡＧＣＢＲＡＩＬとＡＧＣアンプ（Ｂ）１３０の利得との関係を示す。同図に示すように、ループフィルタの出力信号ＡＧＣＢＲＡＩＬが最小値「０」のときに、ＡＧＣアンプ（Ｂ）１３０の利得は、最大値「ＭＡＸＧＡＩＮＢ」となり、ループフィルタの出力信号ＡＧＣＢＲＡＩＬが最大値「１」のときに、ＡＧＣアンプ（Ｂ）１３０の利得は、最小値「ＭＩＮＧＡＩＮＢ」となる。また、ループフィルタの出力信号ＡＧＣＢＲＡＩＬが「ＡＧＣＢＴＯＡ」のときに、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＡＧＡＩＮ」となり、ループフィルタの出力信号ＡＧＣＢＲＡＩＬが「ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ」のときに、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＯＦＳＢＧＡＩＮ」となる。「ＴＯＡＧＡＩＮ」および「ＯＦＳＢＧＡＩＮ」は、「ＭＡＸＧＡＩＮＢ」に近く、かつ、ひずみが少なく、ノイズが乗りにくいといった利得特性（すなわち、安定した利得特性）を有する値とする。
【０２０１】
図１８は、本実施の形態に係わるレール選択回路の構成を示す。レール選択回路４１０は、加算器３０と、Ｏ／Ｆ判定回路３１と、インバータ３２と、セレクタ３３と、加算器３４と、Ｕ／Ｆ判定回路３５と、インバータ３６と、セレクタ３７と、加算器１９と、加算器２０と、加算器２１と、制御方向判定回路２２と、Ｄ型フリップフロップ２３と、ＡＮＤ回路３８とを含む。
【０２０２】
加算器３０は、「ＡＧＣＡＴＯＢ」と「ＡＧＣＯＦＳＡ」の加算を行なって、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ）を出力する。Ｏ／Ｆ判定回路３１は、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ）＞１のときに、オーバーフローしたと判定し、「１」を出力する。インバータ３２は、Ｏ／Ｆ判定回路３１の出力を反転する。セレクタ３３は、インバータ３２の出力が「０」のとき、すなわち、オーバーフローしたときに、「ＡＧＣＡＴＯＢ」を出力し、インバータ３２の出力が「１」のとき、すなわち、オーバーフローしていないときに、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ）を出力する。
【０２０３】
加算器３４は、「ＡＧＣＢＴＯＡ」と「ＡＧＣＯＦＳＢ」との減算を行なって、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ）を出力する。Ｕ／Ｆ判定回路３５は、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ）＜０のときに、アンダーフローしたと判定し、「１」を出力する。インバータ３６は、Ｕ／Ｆ判定回路３５の出力を反転する。セレクタ３７は、インバータ３６の出力が「０」のとき、すなわち、アンダーフローしたときに、「ＡＧＣＢＴＯＡ」を出力し、インバータ３６の出力が「１」のとき、すなわち、アンダーフローしていないときに、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ）を出力する。
【０２０４】
加算器１９は、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ）と、Ａレール回路のループフィルタの出力信号ＡＧＣＡＲＡＩＬとの減算を行なって、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ−ＡＧＣＡＲＡＩＬ）を出力する。
【０２０５】
加算器２１は、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ）と、Ｂレール回路のループフィルタの出力信号ＡＧＣＢＲＡＩＬとの減算を行なって、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ−ＡＧＣＢＲＡＩＬ）を出力する。
【０２０６】
加算器２０は、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ−ＡＧＣＢＲＡＩＬ）とＸとの減算を行なって、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ−ＡＧＣＢＲＡＩＬ−Ｘ）を出力する。Ｘの値は、最下位ビット（以下、ＬＳＢ）のビット値のみが１である値、つまり、最小の正の値である。この加算器２０は、ＡＧＣＢＲＡＩＬ＝ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢのときに、負の値を出力するために設けられている。
【０２０７】
加算器１９、２０および２１は、２の補数形式で演算を行なう。したがって、演算結果が０または正の値の場合には、最上位ビット（以下、ＭＳＢ）のビット値は「０」となり、演算結果が負の値の場合には、ＭＳＢのビット値は「１」となる。
【０２０８】
制御方向判定回路２２は、Ａ、Ｂ、およびＣが入力され、判定信号Ｙを出力する。入力Ａは、加算器２０の出力のＭＳＢである。入力Ｂは、加算器２１の出力のＭＳＢである。入力Ｃは、Ｄ型フリップフロップの出力、すなわち、１サイクル前の判定信号Ｙである。
【０２０９】
判定信号Ｙが「０」のときには、ＡＮＤ回路３８にＡレール回路の選択が促され、判定信号Ｙが「１」のときには、ＡＮＤ回路３８にＢレール回路の選択が促される。入力（Ａ、Ｂ、Ｃ）と出力Ｙとの関係は、第２の実施形態と同様に、図１０に示す入出力対応表にしたがう。
【０２１０】
ＡＮＤ回路３８は、リセット信号ＲＳＴ＝「０」となり、リセットが実行されたときには、レール選択信号ＳＥＬＯＵＴ＝「０」を出力する。また、ＡＮＤ回路３８は、リセット信号ＲＳＴ＝「１」となり、リセットが解除されたときには、レール選択信号ＳＥＬＯＵＴ＝Ｙを出力する。つまり、制御方向判定回路２２が出力した判定信号Ｙをそのまま出力する。
【０２１１】
（利得の調整）
図１６に示すＡＧＣ回路４００によって、全体の利得がどのように変化するかについて説明する。図１９（ａ）は、全体の利得が減少する過程を示す。
【０２１２】
はじめにリセットが実行された状態とする。この状態では、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「０」となる。また、Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」となる。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は、「ＭＡＸＧＡＩＮＡ」となる。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＧＡＩＮ」となる。その結果、全体の利得は、（ＭＡＸＧＡＩＮＡ＋ＴＯＧＡＩＮ）となる。
【０２１３】
この状態では、Ａレール回路を選択される。そして、Ａレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも大きいと、ループフィルタの出力信号ＡＧＣＡＲＡＩＬは増加する。また、Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬは「ＡＧＣＢＴＯＡ」に固定される。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は減少する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＧＡＩＮ」を維持する。その結果、全体の利得は、減少する。
【０２１４】
ループフィルタの出力信号ＡＧＣＡＲＡＩＬがさらに増加して、「ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ」を越えた値になると、Ｂレール回路が選択される。そして、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬは「ＡＧＣＡＴＯＢ」に固定される。また、Ｂレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも大きいと、ループフィルタの出力信号ＡＧＣＢＲＡＩＬは、増加する。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は、「ＴＯＢＧＡＩＮ」を維持する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、減少する。その結果、全体の利得は、減少する。
【０２１５】
図１９（ｂ）は、全体の利得が増加する過程を示す。はじめに、Ｂレール回路が選択されている状態とする。この状態では、Ａレール回路では、ループフィルタの出力信号ＡＧＣＡＲＡＩＬは「ＡＧＣＡＴＯＢ」に固定される。また、Ｂレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも小さいと、ループフィルタの出力信号ＡＧＣＢＲＡＩＬは減少する。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は「ＴＯＢＧＡＩＮ」を維持する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、増加する。その結果、全体の利得は、増加する。
【０２１６】
ループフィルタの出力信号ＡＧＣＢＲＡＩＬがさらに減少して、「ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ」未満の値になると、Ａレール回路が選択される。Ａレール回路では、入力信号のパワーＰが理想的なパワーの参照値ＡＧＣＲよりも小さいと、ループフィルタの出力信号ＡＧＣＡＲＡＩＬは、減少する。また、Ｂレール回路では、ループフィルタの出力信号ＡＧＣＢＲＡＩＬは「ＡＧＣＢＴＯＡ」に固定される。ループフィルタの出力信号ＡＧＣＡＲＡＩＬによって、ＡＧＣアンプ（Ａ）１２０の利得は、増加する。ループフィルタの出力信号ＡＧＣＢＲＡＩＬによって、ＡＧＣアンプ（Ｂ）１３０の利得は、「ＴＯＡＧＡＩＮ」を維持する。その結果、全体の利得は、増加する。
【０２１７】
上述のようなＡＧＣ回路の利得調整の特徴は、第２の実施形態で説明した（１）〜（４）に加えて、さらに以下の特徴がある。
【０２１８】
（５）Ｂレール回路の選択からＡレール回路の選択へ切り替わった際に、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、「ＡＧＣＡＴＯＢ」である。このとき、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値が微小変動した場合、「ＡＧＣＡＴＯＢ」を越えたとしても、「ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ」を越えないようにすることができる。これにより、Ａレール回路の選択からＢレール回路の選択へもどる事態を回避し、安定した切り替えができるようにすることができる。
【０２１９】
同様に、Ａレール回路の選択からＢレール回路の選択へ切り替わった際に、制御信号ＡＧＣＢＲＡＬの値は、「ＡＧＣＢＴＯＡ」である。このとき、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値が微小変動した場合、「ＡＧＣＢＴＯＡ」未満になったとしても、「ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ」未満にはならないようにすることができる。これにより、Ｂレール回路の選択からＡレール回路の選択へもどる事態を回避し、安定した切り替えができるようにすることができる。
【０２２０】
（動作）
図２０は、ＡＧＣ制御の処理手順を示すフローチャートである。また、図２１は、ＡＧＣＡＲＡＩＬと、ＡＧＣＢＲＡＩＬと、ＡＧＣアンプ（Ａ）１２０の利得と、ＡＧＣアンプ（Ｂ）の利得と、Ａ／Ｄコンバータの入力振幅と、スイープ信号ＳＷＥＥＰの値と、ＢＥＲの時間変化を示す図である。これらの図を参照して、ＡＧＣの動作を説明する。
【０２２１】
まず、電源投入後、制御回路４０１によって、リセット信号ＲＳＴ＝「０」となり、リセットが実行される。これにより、セレクタ２の選択信号は、「０」となる。また、リセット信号ＲＳＴ＝「０」より、レール選択回路４１０が出力するレール選択信号ＳＥＬＯＵＴ＝「０」となる（ステップＳ１００１）。
【０２２２】
Ａレール回路では、加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１とで構成されるループフィルタは、ＲＳＴ＝「０」およびＳＥＬＯＵＴ＝「０」より、ＡＧＣＡＲＡＩＬ＝「０」を出力する（図２１の（１）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ＡＧＣＡＲＡＩＬ＝「０」をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０２２３】
一方、Ｂレール回路では、加算器１３と、セレクタ１４と、Ｄ型フリップフロップ１５とで構成されるループフィルタは、ＳＥＬＯＵＴ＝「０」より、ＡＧＣＡＲＡＩＬ＝「ＡＧＣＢＴＯＡ」を出力する（図２１の（２）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０２２４】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡにより、利得がＡＧＣＡＲＡＩＬ＝「０」に対応する値、つまり、「ＭＡＸＧＡＩＮＡ」となるように調整される（図２１の（３）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、利得がＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に対応する値、つまり、「ＴＯＡＧＡＩＮ」となるように調整される（図２１の（４）に示す。）（ステップＳ１００２）。
【０２２５】
レール選択回路２１０には、ＡＧＣＡＲＡＩＬ＝「０」およびＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」が入力される。
【０２２６】
加算器１９は、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ−ＡＧＣＡＲＡＩＬ）の値を計算し、正の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ａとして制御方向判定回路２２に出力する。
【０２２７】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ｂとして制御方向判定回路２２に出力する。また、制御方向判定回路２２の入力Ｃは、デフォルトの値「０」である。
【０２２８】
制御方向判定回路２２は、Ａ＝「０」、Ｂ＝「１」、およびＣ＝「０」に対応する制御方向を図１０に示す入出力対応表より検索し、Ａレール回路の選択を促す判定信号Ｙ＝「０」を出力する。
【０２２９】
制御方向判定回路２２は、Ａ＝「０」、Ｂ＝「１」、およびＣ＝「０」に対応する制御方向を図１０に示す入出力対応表より検索し、Ａレール回路の選択を促す判定信号Ｙ＝「０」を出力する。
【０２３０】
ＡＮＤ回路３８は、リセット信号ＲＳＴ＝「０」と判定信号Ｙ＝「０」より、Ａレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「０」を出力する（ステップＳ１００３）。
【０２３１】
次に、制御回路４０１によって、リセット信号ＲＳＴ＝「１」となり、リセットが解除されるが、スイープイネーブル信号ＳＷＥＥＰＥＮ＝「０」なので、セレクタ２の選択信号は、「０」である（ステップＳ１００４）。
【０２３２】
加算器５は、「０」と「ＡＧＣＲ」を加算し、「ＡＧＣＲ」を出力する。二乗和演算回路３は、「ＡＧＣＩＮ」（Ｉ軸およびＱ軸のシンボル情報）の二乗和を計算する。平方根演算回路４は、算出された二乗和の平方根、つまり、入力信号のパワーＰを算出する。加算器６は、入力信号のパワー「Ｐ」と「ＡＧＣＲ」との減算を行なう。
【０２３３】
Ａレール回路では、乗算器７は、（Ｐ−ＡＧＣＲ）とＡＧＣＧＡとの乗算を行なう。ＲＳＴ＝「１」およびＳＥＬＯＵＴ＝「０」より、加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１とで構成されるループフィルタは、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＡ｝の値を平均化して出力する。ここで、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、増加するものとする（図２１の（５）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値である平均化された｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＡ｝の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０２３４】
Ｂレール回路では、レール選択回路４１０の出力信号ＳＥＬＯＵＴ＝「０」より、セレクタ１４は、「ＡＧＣＢＴＯＡ」の選択を維持する。これにより、ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」を維持する（図２１の（６）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である「ＡＧＣＢＴＯＡ」の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０２３５】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡにより、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値の増加に対応して、利得が減少する方向に調整される（図２１の（７）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、利得がＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に対応する値、つまり、「ＴＯＡＧＡＩＮ」を維持する（図２１の（８）に示す。）（ステップＳ１００５）。
【０２３６】
上述のステップＳ１００５の処理が繰返され、ＡＧＣアンプ（Ａ）１２０の利得は、徐々に減少していく。そして、ＡＧＣＡＲＡＩＬの値が「ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ」を越えると（図２１の（９）に示す。）（ステップＳ１００６）、以下の処理が行なわれる。
【０２３７】
加算器１９は、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ−ＡＧＣＡＲＡＩＬ）の値を計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ａとして制御方向判定回路２２に出力する。
【０２３８】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ｂとして制御方向判定回路２２に出力する。
【０２３９】
また、制御方向判定回路２２は、前回のサイクルでＡレール回路の選択を促す判定信号Ｙ＝「０」を出力したので、入力Ｃとして「０」が入力される。
【０２４０】
制御方向判定回路２２は、Ａ＝「１」、Ｂ＝「１」、およびＣ＝「０」に対応する制御方向を図１０に示す入出力対応表より検索し、Ｂレール回路の選択を促す判定信号Ｙ＝「１」を出力する。
【０２４１】
ＡＮＤ回路３８は、判定信号Ｙ＝「１」およびリセット信号ＲＳＴ＝「１」より、Ｂレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「１」を出力する（ステップＳ１００７）。
【０２４２】
加算器５、二乗和演算回路３は、平方根演算回路４、加算器６は、入力信号のパワーＰとＡＧＣＲとの減算を行なう。
【０２４３】
Ａレール回路では、レール選択回路４１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１０は、「ＡＧＣＡＴＯＢ」を選択する。これにより、ＡＧＣＡＲＡＩＬの値は、「ＡＧＣＡＴＯＢ」となる（図２１の（１０）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値「ＡＧＣＡＴＯＢ」の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０２４４】
一方、Ｂレール回路では、レール選択回路４１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１４は、加算器１３の出力を選択する。これにより、ＡＧＣＢＲＡＩＬの値は、｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＢ｝の値が平均化された値となる。ここで、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、増加するものとする（図２１の（１１）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である平均化された｛（Ｐ−ＡＧＣＲ）×ＡＧＣＧＢ｝の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０２４５】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡによって、利得がループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「ＡＧＣＡＴＯＢ」に対応する値、つまり「ＴＯＢＧＡＩＮ」の値に維持される（図２１の（１２）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値の増加に対応して、利得が減少する方向に調整される（図２１の（１３）に示す。）。
【０２４６】
ＡＧＣアンプ（Ｂ）１３０の利得が減少していく際には、以下のようにしてＢレール回路が常に選択される。
【０２４７】
加算器１９は、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ−ＡＧＣＡＲＡＩＬ）の値を計算し、正の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ａとして制御方向判定回路２２に出力する。
【０２４８】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、負の計算結果を得て、その計算結果のＭＳＢの値、つまり「１」を入力Ｂとして制御方向判定回路２２に出力する。
【０２４９】
また、制御方向判定回路２２は、前回のサイクルでＢレール回路の選択を促す判定信号Ｙ＝「１」を出力したので、入力Ｃとして「１」が入力される。
【０２５０】
制御方向判定回路２２は、Ａ＝「０」、Ｂ＝「１」、およびＣ＝「１」に対応する制御方向を図１０に示す入出力対応表より検索し、Ｂレール回路の選択を促す判定信号Ｙ＝「１」を出力する。
【０２５１】
ＡＮＤ回路３８は、判定信号Ｙ＝「１」およびリセット信号ＲＳＴ＝「１」より、Ｂレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「１」を出力する（ステップＳ１００８）。
【０２５２】
上述の処理が繰返された結果、全体利得が一定値に達し、Ａ／Ｄコンバータの入力振幅が一定値に達する（図２１の（１４）に示す。）（ステップＳ１００９）。
【０２５３】
Ａ／Ｄコンバータ１０５の入力振幅が一定となった時点で、誤り訂正回路１９８が誤り訂正の動作を開始する。誤り訂正回路１９８は、ＦＥＣが収束して、ＢＥＲが測定できる段階になると、ＢＥＲ算出部１２１と制御回路４０１にその旨を通知する。
【０２５４】
制御回路４０１は、ＢＥＲが測定できる段階になると、スイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」とし、スイープ信号ＳＷＥＥＰの値を定められた範囲内の下限に設定し（図２１の（１５）に示す。）、徐々に増加させていく。スイープ信号ＳＷＥＥＰの値を変化させると、ＡＧＣアンプ（Ａ）１２０またはＡＧＣアンプ（Ｂ）１３０の利得が変化し、それによって、Ａ／Ｄコンバータ１０５の入力振幅の変化し、ＢＥＲ算出部１２１で算出されるビット誤り率（ＢＥＲ）の変化をもたらす。制御回路４０１は、設定したスイープ信号ＳＷＥＥＰの値と、それによって得られたＢＥＲの値を対応させて記憶する（ステップＳ１０１０）。
【０２５５】
スイープイネーブル信号ＳＷＥＥＰＥＮ＝「１」より、セレクタ２の選択信号は、スイープ信号ＳＷＥＥＰの値「ＳＷＥＥＰ」となる。加算器５は、「ＳＷＥＥＰ」と「ＡＧＣＲ」とを加算し、（ＳＷＥＥＰ＋ＡＧＣＲ）を出力する。加算器６は、入力信号のパワーＰと（ＳＷＥＥＰ＋ＡＧＣＲ）との減算を行って、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝を出力する。
【０２５６】
Ａレール回路では、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１０は、「ＡＧＣＡＴＯＢ」を選択する。これにより、ＡＧＣＡＲＡＩＬの値は、ＡＧＣＡＴＯＢを維持する（図２１の（１６）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値「ＡＧＣＡＴＯＢ」の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０２５７】
一方、Ｂレール回路では、乗算器１２は、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧＢとの乗算を行なう。そして、レール選択回路２１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１４は、加算器１３の出力を選択する。これにより、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧＢの値が平均化された値となる。ここで、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値は、ＳＷＥＥＰが負の値なので、増加するものとする。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である平均化された｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）」×ＡＧＣＧＢの値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０２５８】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡにより、利得がループフィルタの出力信号ＡＧＣＡＲＡＩＬ＝「ＡＧＣＡＴＯＢ」に対応した値、つまり、「ＴＯＢＧＡＩＮ」に維持される（図２１の（１８）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢにより、ループフィルタの出力信号ＡＧＣＢＲＡＩＬの値の増加に対応して、利得が減少する方向に調整される（図２１の（１９）に示す。）（ステップＳ１０１１）。
【０２５９】
スイープ信号「ＳＷＥＥＰ」の値が増加する（図２１の（２０）に示す。）につれて、ＡＧＣＢＲＡＩＬの値は減少していき（図２１の（２１）に示す。）、ＡＧＣアンプ（Ｂ）１３０の利得は増加する方向に調整される（図２１の（２２）に示す。）（ステップＳ１０１２）。そして、ＡＧＣＢＲＡＩＬの値が「ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ」を越えて小さくなると（図２１の（２３）に示す。）（ステップＳ１０１３）、以下の処理が行なわれる。
【０２６０】
加算器１９は、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ−ＡＧＣＡＲＡＩＬ）の値を計算し、正の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ａとして制御方向判定回路２２に出力する。
【０２６１】
加算器２１および加算器２０は、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ−ＡＣＣＢＲＡＩＬ）−Ｘを計算し、０または正の計算結果を得て、その計算結果のＭＳＢの値、つまり「０」を入力Ｂとして制御方向判定回路２２に出力する。
【０２６２】
また、制御方向判定回路２２は、前回のサイクルでＢレール回路の選択を促す判定信号Ｙ＝「１」を出力したので、入力Ｃとして「１」が入力される。
【０２６３】
制御方向判定回路２２は、Ａ＝「０」、Ｂ＝「０」、およびＣ＝「１」に対応する制御方向を図１０に示す入出力対応表より検索し、Ａレール回路の選択を促す判定信号Ｙ＝「０」を出力する。
【０２６４】
ＡＮＤ回路３８は、判定信号Ｙ＝「０」およびリセット信号ＲＳＴ＝「１」より、Ａレール回路の選択を指示するレール選択信号ＳＥＬＯＵＴ＝「０」を出力する（ステップＳ１０１４）。
【０２６５】
Ａレール回路では、乗算器７は、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝とＡＧＣＧＡとの乗算を行なう。ＲＳＴ＝「１」およびＳＥＬＯＵＴ＝「０」より、加算器８と、ＡＮＤ回路９と、セレクタ１０と、Ｄ型フリップフロップ１１とで構成されるループフィルタは、｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧＡの値を平均化して出力する。ここで、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値は、減少するものとする（図２１の（２４）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１７は、ループフィルタの出力値である平均化された｛Ｐ−（ＳＷＥＥＰ＋ＡＧＣＲ）｝×ＡＧＣＧＡの値をアナログ値に変換した制御信号ＡＧＣＯＵＴＡをＡＧＣアンプ（Ａ）１２０へ出力する。
【０２６６】
Ｂレール回路では、レール選択回路４１０の出力信号ＳＥＬＯＵＴ＝「１」より、セレクタ１４は、「ＡＧＣＢＴＯＡ」の選択を維持する。これにより、ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」を維持する（図２１の（２５）に示す。）。デジタル／アナログ変換器（ＤＡＣ）１８は、ループフィルタの出力値である「ＡＧＣＢＴＯＡ」の値をアナログ値に変換した制御信号ＡＧＣＯＵＴＢをＡＧＣアンプ（Ｂ）１３０へ出力する。
【０２６７】
ＡＧＣアンプ（Ａ）１２０では、制御信号ＡＧＣＯＵＴＡによって、ループフィルタの出力信号ＡＧＣＡＲＡＩＬの値の減少に対応して、利得が増加する方向に調整される（図２１の（２６）に示す。）。ＡＧＣアンプ（Ｂ）１３０では、制御信号ＡＧＣＯＵＴＢによって、利得が、ループフィルタの出力信号ＡＧＣＢＲＡＩＬ＝「ＡＧＣＢＴＯＡ」に対応した値、つまり、「ＴＯＡＧＡＩＮ」の値を維持する（図２１の（２７）に示す。）（ステップＳ１０１５）。
【０２６８】
スイープ信号「ＳＷＥＥＰ」の値が定められた範囲内の上限に達したら（図２１の（２８）に示す。）（ステップＳ１０１６）、制御回路４０１は、記憶しているＢＥＲの中で、最も小さな値のＢＥＲを検索し（図２１の（２９）に示す。）、そのＢＥＲに対応するＳＷＥＥＰの値を特定する（図２１の（３０）に示す。）。制御回路４０１は、その特定したスイープ信号ＳＷＥＥＰの値をＡＧＣ回路１１０に入力するスイープ信号ＳＷＥＥＰの値として固定する（図２１の（３１）に示す。）（ステップＳ１０１７）。
【０２６９】
以上のように本実施形態に係わるＡＧＣ回路は、第２の形態に係わるＡＧＣ回路と同様に、各ＡＧＣアンプを別個に制御することができる。また、他のレール回路の選択へ切り替わった際に固定されるループフィルタの出力信号の値からオフセット量ずらした値を他のレール回路へ選択を切り替えるか否かを決める閾値とするので、レール回路の安定した切り替えができる。
【０２７０】
（変形例）
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も当然ながら包含する。
【０２７１】
（１）レール選択回路
図２２は、レール選択回路の変形例を示す。同図のレール選択回路５１０が、図１８に示すレール選択回路４１０と相違する点は、セレクタである。図２２のレール選択回路５１０では、セレクタ４０は、Ｏ／Ｆ判定回路３１で、（ＡＧＣＡＴＯＢ＋ＡＧＣＯＦＳＡ）＞１と判定されたときに、最大値「１」を出力する。また、セレクタ４１は、Ｕ／Ｆ判定回路３１で、（ＡＧＣＢＴＯＡ−ＡＧＣＯＦＳＢ）＜０と判定されたときに、最小値「０」を出力する。
【０２７２】
（２）ＡＧＣ回路
本実施の形態では、ＡＧＣ回路に含まれるＡレール回路とＢレール回路は、図７に示す第２の実施形態と同様にしたが、図１５に示す第２の実施形態の変形例と同様にしてもよい。すなわち、図１６に示すＡレール回路２０３とＢレール回路２０４を、図１５に示すＡレール回路３０３とＢレール回路３０４に代えてもよい。
【０２７３】
（３）オフセット
本実施の形態では、Ａレール回路からＢレール回路の切り替え、Ｂレール回路からＡレール回路への切り替えの双方において、オフセットを設けるものとしたが、いずれか一方の切り替えにおいてのみ、オフセットを設けるものとしてもよい。
【０２７４】
（４）Ｄ型フリップフロップ
本実施の形態のレール選択回路４１０では、ＡＮＤ回路３８からレール選択信号ＳＥＬＯＵＴが出力されるものとしたが、ＡＮＤ回路３８の後段にＤ型フリップフロップを設けて、Ｄ型フリップフロップからレール選択信号ＳＥＬＯＵＴが出力されるものとしてよい。これによって、制御方向判定回路２２からの出力Ｙの値が切り替わった後、レール選択信号ＳＥＬＯＵＴの値が切り替わるまでに一定時間要するようにすることができ、切り替えの際に、ノイズなどの影響によって両方向への切り替えが頻繁に行なわれるのを回避し、切り替えが安定して行なわれるようにすることができる。
【０２７５】
（５）ＯＦＳＡＧＡＩＮ、ＯＦＳＢＧＡＩＮ
本実施の形態では、ＯＦＳＡＧＡＩＮは、ＭＩＮＧＡＩＮＡに近く、かつ利得特性の安定した値としたが、ＯＦＳＡＧＡＩＮとＴＯＢＧＡＩＮとの差をより多くとることや、ＴＯＢＧＡＩＮの値をできるだけＭＩＮＧＡＩＮに近い値とすることを優先する場合には、ＯＦＳＡＧＡＩＮの値は、利得特性が多少安定していなくても、よりＭＩＮＧＡＩＮＡに近い値とするものとしてもよい。
【０２７６】
同様に、ＯＦＳＢＧＡＩＮは、ＭＡＸＧＡＩＮＡに近く、かつ利得特性の安定した値としたが、ＯＦＳＢＧＡＩＮとＴＯＡＧＡＩＮとの差をより多くとることや、ＴＯＡＧＡＩＮの値をできるだけＭＡＸＧＡＩＮＡに近い値とすることを優先する場合には、ＯＦＳＢＧＡＩＮの値は、利得特性が多少安定していなくても、よりＭＡＸＧＡＩＮＡに近い値とするものとしてもよい。
【０２７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２７８】
【発明の効果】
この発明に係わる自動利得制御回路は、ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、所定の範囲内で可変調整される調整信号の値と、受信機に入力される入力信号のパワーの参照値とを加算し、加算結果と受信機に入力される入力信号のパワーとの差分値を算出する演算回路と、前記差分値に基づいて、前記第１自動利得制御アンプの利得および前記第２自動利得制御アンプの利得を制御する制御信号の値を調整する制御信号調整回路とを備える。これにより、調整信号の値を変化させることで、ビット誤り率を少なくするように第１および第２自動利得制御アンプの利得を調整することができる。
【０２７９】
ここで、前記自動利得制御回路は、前記調整信号の値を可変調整する回路と、受信機に入力される入力信号の復調後のビット誤り率を取得する回路と、前記調整信号の値と、その調整信号の値により前記第１自動利得制御アンプおよび前記第２自動利得制御アンプの利得が制御された結果変化したビット誤り率とを対応させて記憶する回路と、前記記憶した対応の中で、ビット誤り率が最小となる調整信号の値を特定し、前記演算回路に入力する調整信号の値を前記特定した値に固定する回路とを含む制御回路を備える。これにより、調整信号の値を変化させることで、ビット誤り率が最小となるように第１および第２自動利得制御アンプの利得を自動的に調整することができる。
【０２８０】
ここで、前記制御信号調整回路は、第１自動利得制御アンプの利得を制御する第１の制御信号の値を調整し、第２自動利得制御アンプの利得を制御する第２の制御信号の値を調整するものであって、前記第１の制御信号または前記第２の制御信号のいずれか一方の値を固定し、他方の値を調整する。これにより、第１および第２自動利得制御アンプの利得を別個に調整することができる。
【０２８１】
この発明に係わる自動利得制御回路は、ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、第１自動利得制御アンプまたは第２自動利得制御アンプのいずれかの自動利得制御アンプの利得を制御する第１の制御信号の値と、他方の自動利得制御アンプの利得を制御する第２の制御信号の値とを調整する制御信号調整回路と、前記制御信号調整回路により前記第１の制御信号で制御される自動利得アンプの利得が減少する方向に前記第１の制御信号の値が調整された結果、前記第１の制御信号の値が第１制御値を越えたときには、前記第２の制御信号の値の調整を指示し、前記制御信号調整回路により前記第２の制御信号で制御される自動利得アンプの利得が増加する方向に前記第２の制御信号の値が調整された結果、前記第２の制御信号の値が第２制御値を越えたときには、前記第１の制御信号の値の調整を指示する調整指示回路とを含み、前記制御信号調整回路は、前記第２の制御信号の値の調整を指示されたときには、前記第１の制御信号の値を前記第１制御値に固定するとともに、前記第２の制御信号の値を調整し、前記第１の制御信号の値の調整を指示されたときには、前記第２の制御信号の値を前記第２制御値に固定するとともに、前記第１の制御信号の値を調整する。
【０２８２】
これにより、第１および第２自動利得制御アンプの利得を別個に調整することができる。また、利得を下げるときに第１の制御信号の値の終了点は第１制御値を越えた値となり、利得を上げるときに第１の制御信号の値の開始点は、第１制御値となり、利得を上げるときに第２の制御信号の値の終了点は第２制御値を越えた値となり、利得を上げるときに第２の制御信号の値の開始点は第２制御値となる。したがって、自動利得制御アンプにおける制御信号に対する利得のヒステリシス特性に適合した制御が可能となる。
【０２８３】
ここで、前記第１制御値は、前記第１の制御信号で制御される自動利得制御アンプの利得が最小利得に近く、かつ利得特性が安定した値となるような値とし、前記第２制御値は、前記第２の制御信号で制御される自動利得制御アンプが最大利得に近く、かつ利得特性が安定した値となるような値とする。これにより、第１の制御信号で制御される自動利得制御アンプの利得が調整されている間、第２の制御信号で制御される自動利得制御アンプの利得を最大利得に近い値で保ち、第２の制御信号で制御される自動利得制御アンプの利得が調整されている間、第１の制御信号で制御される自動利得制御アンプを最小利得に近い値で保つので、受信機全体のとり得る利得の範囲を広くすることができる。
【０２８４】
ここで、前記制御信号調整回路は、第１の制御信号によって前記第１自動利得制御アンプの利得を制御し、第２の制御信号によって前記第２自動利得制御アンプの利得を制御する。これにより、第１自動利得制御アンプの利得が調整されている間、ＲＦ信号を増幅する第２自動利得制御アンプを最大利得付近で使用することができ、受信機に入力される入力信号が微弱な場合でも、チューナは、後段の処理に支障のない大きさのＩＦ信号を出力することができる。
【０２８５】
ここで、前記制御信号調整回路は、リセット信号によりリセットが指示されたときには、前記第１の制御信号の値を前記第１自動利得制御アンプの利得が最大値に近く、かつ利得特性が安定した値となるような値とするので、リセット後、第１自動利得制御アンプの利得を大きく、かつひずみやノイズなどの影響が少ない安定した利得に設定することができる。
【０２８６】
ここで、前記調整指示回路は、リセット信号によりリセットが指示されたときには、前記第１の制御信号の値を調整するように指示するので、リセット後、第１自動利得制御アンプにより利得が調整され、第２自動利得制御アンプの利得を最大利得に近い値に保つことができる。
【０２８７】
ここで、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少し、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を前記制御信号調整回路に指示する指示信号を生成する指示信号生成回路と、前記第１制御値から前記第１の制御信号の値を減算する第１の演算回路と、前記第２制御値から前記第２の制御信号の値を減算する第２の演算回路と、前記指示信号をラッチするＤ型フリップフロップとを含み、前記指示信号生成回路は、前記第１の演算回路の演算結果が０または正の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を指示する指示信号をラッチしているときには、前記第１の制御信号の調整を指示する指示信号を生成し、前記第１の演算回路の演算結果が負の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を指示する指示信号をラッチしているときには、前記第２の制御信号の調整を指示する指示信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が０または負の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を指示する指示信号をラッチしているときには、前記第２の制御信号の調整を指示する指示信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が正の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を指示する指示信号をラッチしているときには、前記第１の制御信号の調整を指示する指示信号を生成し、前記制御信号調整回路は、前記指示信号に基づき、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を行なう。これにより、簡易な構成で、第１の制御信号の調整と第２の制御信号の調整の切り替えを行なうことができる。
【０２８８】
ここで、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少し、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第１の制御信号の値の調整を促すか、または前記第２の制御信号の値の調整を促すかを示す判定信号を生成する判定信号生成回路と、前記判定信号生成回路が、前記第１の制御信号の値の調整を促す判定信号を所定回数以上連続して生成した場合に、前記第１の制御信号の値の調整を指示する指示信号を生成し、前記判定信号生成回路が、前記第２の制御信号の値の調整を促す判定信号を所定回数以上連続して生成した場合に、前記第２の制御信号の値の調整を指示する指示信号を生成する指示信号生成回路と、前記第１制御値から前記第１の制御信号の値を減算する第１の演算回路と、前記第２制御値から前記第２の制御信号の値を演算する第２の演算回路と、前記判定信号をラッチするＤ型フリップフロップとを含み、前記判定信号生成回路は、前記第１の演算回路の演算結果が０または正の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を促す判定信号をラッチしているときには、前記第１の制御信号の調整を促す判定信号を生成し、前記第１の演算回路の演算結果が負の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を促す判定信号をラッチしているときには、前記第２の制御信号の調整を促す判定信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が０または負の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を促す判定信号をラッチしているときには、前記第２の制御信号の調整を促す判定信号を生成し、前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が正の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を促す判定信号をラッチしているときには、前記第１の制御信号の調整を促す判定信号を生成し、前記制御信号調整回路は、前記指示信号に基づき、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を行なう。これにより、第１の制御信号の調整と第２の制御信号の調整を切り替える際に、ノイズなどの影響によって両方向への切り替えが頻繁に行なわれるのを回避し、切り替えが安定して行なわれるようにすることができる。
【０２８９】
また、この発明に係わる自動利得制御回路は、ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、第１自動利得制御アンプまたは第２自動利得制御アンプのいずれかの自動利得制御アンプの利得を制御する第１の制御信号の値と、他方の自動利得制御アンプの利得を制御する第２の制御信号の値とを調整する制御信号調整回路と、前記制御信号調整回路により前記第１の制御信号で制御される自動利得アンプの利得が減少する方向に前記第１の制御信号の値が調整された結果、前記第１の制御信号の値が第１制御値を越えたときには、前記第２の制御信号の値の調整を指示し、前記制御信号調整回路により前記第２の制御信号で制御される自動利得アンプの利得が増加する方向に前記第２の制御信号の値が調整された結果、前記第２の制御信号の値が第２制御値を越えたときには、前記第１の制御信号の値の調整を指示する調整指示回路とを含み、前記制御信号調整回路は、前記第２の制御信号の値の調整を指示されたときには、前記第１の制御信号の値を前記第１制御値よりも前記第１の制御信号で制御される自動利得アンプの利得が大きくなる第３制御値に固定するとともに、前記第２の制御信号の値を調整し、前記第１の制御信号の値の調整を指示されたときには、前記第２の制御信号の値を前記第２制御値よりも前記第２の制御信号で制御される自動利得アンプの利得が小さくなる第４制御値に固定するとともに、前記第１の制御信号の値を調整する。これにより、第２の制御信号の値の調整から第１の制御信号の値の調整へ切り替わった際の、第１の制御信号の調整開始値は、第３の制御値（＜第１の制御値）である。第１の制御信号の値が変動して、第３の制御値を越えた場合でも、第１の制御値を越えないようにすることができ、再び第２の制御信号の調整へ切り替われるような事態を回避し、安定した切り替えができるようにすることができる。また、第１の制御信号の値の調整から第２の制御信号の値の調整へ切り替わった際の、第２の制御信号の調整開始値は、第４の制御値（＞第２の制御値）である。第２の制御信号の値が変動して、第４の制御値を越えた場合でも、第２の制御値を越えないようにすることができ、再び第１の制御信号の調整へ切り替われるような事態を回避し、安定した切り替えができるようにすることができる。
【０２９０】
ここで、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第３制御値と第１のオフセット値とを加算する演算回路と、加算結果が前記第１の制御信号の最大値を越えているか否かを判定する回路と、最大値を越えていないときには、前記加算結果を前記第１制御値とし、最大値を越えたときには、前記第３制御値を前記第１制御値とするセレクタを含む。これにより、設定された第１のオフセット値が大きいため、前記第３制御値と第１のオフセット値との加算結果が前記第１の制御信号の最大値を越えている場合にも、調整指示回路が正しく動作するようにすることができる。
【０２９１】
ここで、前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第３制御値と第１のオフセット値とを加算する演算回路と、加算結果が前記第１の制御信号の最大値を越えているか否かを判定する回路と、最大値を越えていないときには、前記加算結果を前記第１の制御値とし、最大値を越えているときには、前記最大値を前記第１制御値とするセレクタを含む。これにより、設定された第１のオフセット値が大きいため、前記第３制御値と第１のオフセット値との加算結果が前記第１の制御信号の最大値を越えている場合にも、調整指示回路が正しく動作するようにすることができる。
【０２９２】
ここで、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第４制御値から第２のオフセット値を減算する演算回路と、減算結果が前記第２の制御信号の最小値未満か否かを判定する回路と、最小値未満でないときには、前記減算結果を前記第２制御値とし、最小値未満のときには、前記第４制御値を前記第２制御値とするセレクタを含む。これにより、設定された第２のオフセット値が大きいため、前記第４制御値と第２のオフセット値との減算結果が前記第２の制御信号の最小値未満の場合にも、調整指示回路が正しく動作するようにすることができる。
【０２９３】
ここで、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、前記調整指示回路は、前記第４制御値から第２のオフセット値を減算する演算回路と、減算結果が前記第２の制御信号の最小値未満か否かを判定する回路と、最小値未満でないときには、前記減算結果を前記第２制御値とし、最小値未満のときには、前記最小値を前記第２制御値とするセレクタを含む。これにより、設定された第２のオフセット値が大きいため、前記第４制御値と第２のオフセット値との減算結果が前記第２の制御信号の最小値未満の場合にも、調整指示回路が正しく動作するようにすることができる。
【図面の簡単な説明】
【図１】受信機の構成を示す図である。
【図２】ＡＧＣ回路の構成を示す図である。
【図３】（ａ）は、ループフィルタの出力信号とＡＧＣアンプ（Ａ）１２０の利得との関係を示し、（ｂ）は、ループフィルタの出力信号とＡＧＣアンプ（Ｂ）１３０の利得との関係を示す図である。
【図４】ＡＧＣ処理手順を示すフローチャートを示す図である。
【図５】ループフィルタの出力信号と、ＡＧＣアンプ（Ａ）１２０およびＡＧＣアンプ（Ｂ）１３０の利得と、Ａ／Ｄコンバータの入力振幅と、スイープ信号ＳＷＥＥＰの値と、ＢＥＲの時間変化を示す図である。
【図６】受信機の構成を示す図である。
【図７】ＡＧＣ回路の構成を示す図である。
【図８】（ａ）は、ループフィルタの出力信号ＡＧＣＡＲＡＩＬとＡＧＣアンプ（Ａ）１２０の利得との関係を示し、（ｂ）は、ループフィルタの出力信号ＡＧＣＢＲＡＩＬとＡＧＣアンプ（Ｂ）１３０の利得との関係を示す図である。
【図９】レール選択回路の構成を示す図である。
【図１０】入力（Ａ、Ｂ、Ｃ）と出力Ｙとの関係を示す入出力対応表を示す図である。
【図１１】入力（Ａ、Ｂ、Ｃ）と出力ＳＥＬＯＵＴとの関係を示す入出力対応表を示す図である。
【図１２】（ａ）は、全体の利得が減少する過程を示し、（ｂ）は、全体の利得が増加する過程を示す図である。
【図１３】ＡＧＣ制御の処理手順を示すフローチャートを示す図である。
【図１４】ＡＧＣＡＲＡＩＬと、ＡＧＣＢＲＡＩＬと、ＡＧＣアンプ（Ａ）１２０の利得と、ＡＧＣアンプ（Ｂ）１３０の利得と、Ａ／Ｄコンバータの入力振幅と、スイープ信号ＳＷＥＥＰの値と、ＢＥＲの時間変化を示す図である。
【図１５】ＡＧＣ回路の変形例を示す図である。
【図１６】ＡＧＣ回路の構成を示す図である。
【図１７】（ａ）は、ループフィルタの出力信号ＡＧＣＡＲＡＩＬとＡＧＣアンプ（Ａ）１２０の利得との関係を示し、（ｂ）は、ループフィルタの出力信号ＡＧＣＢＲＡＩＬとＡＧＣアンプ（Ｂ）１３０の利得との関係を示す図である。
【図１８】レール選択回路の構成を示す図である。
【図１９】（ａ）は、全体の利得が減少する過程を示し、（ｂ）は、全体の利得が増加する過程を示す図である。
【図２０】ＡＧＣ制御の処理手順を示すフローチャートを示す図である。
【図２１】ＡＧＣＡＲＡＩＬと、ＡＧＣＢＲＡＩＬと、ＡＧＣアンプ（Ａ）１２０の利得と、ＡＧＣアンプ（Ｂ）１３０の利得と、Ａ／Ｄコンバータの入力振幅と、スイープ信号ＳＷＥＥＰの値と、ＢＥＲの時間変化を示す図である。
【図２２】レール選択回路の変形例を示す図である。
【図２３】従来の受信機の構成を示す図である。
【図２４】従来のＡＧＣ回路の構成を示す図である。
【符号の説明】
１，９，２６，３８，５９　ＡＮＤ回路、２，１０，１４，２５，３３，３７，４０，４１　セレクタ、３　二乗和演算回路、４　平方根演算回路、５，６，８，１３，１９，２０，２１，３０，３４，５８　加算器、７，１２，５７，１１５，１１６　乗算器、１０，１５，２３，６０　Ｄ型フリップフロップ、１６，３２，３６　インバータ、１７、１８，６１　デジタル／アナログ変換器（ＤＡＣ）、２２　制御方向判定回路、２４　制御方向決定回路、３１　Ｏ／Ｆ判定回路、３５　Ｕ／Ｆ判定回路、９８，１２２，２０１，３０５，４０１　制御回路、９９、１１０，３００，４００　ＡＧＣ回路、１０１　チューナ、１０２　バンドパスフィルタ、１０３　周波数変換器、１０４　発振器、１０５　Ａ／Ｄコンバータ、１０６，１０７　ＬＰＦ、１０８　デロデータ、１０９　デコーダ、１１１　ＮＣＯ、１１２　ループフィルタ、１１３　位相比較器、１１４，５１４，６１４　復調回路、１２０　ＡＧＣアンプ（Ａ）、１２１　ＢＥＲ算出回路、１２３　アンテナ、１３０　ＡＧＣアンプ（Ｂ）、１９８，１９９　誤り訂正回路、２０２　両レール共通回路、２０３，３０３　Ａレール回路、２０４，３０４　Ｂレール回路、２１０、４１０，５１０　レール選択回路。

Claims (15)

1. ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、
   所定の範囲内で可変調整される調整信号の値と、受信機に入力される入力信号のパワーの参照値とを加算し、加算結果と受信機に入力される入力信号のパワーとの差分値を算出する演算回路と、
   前記差分値に基づいて、前記第１自動利得制御アンプの利得および前記第２自動利得制御アンプの利得を制御する制御信号の値を調整する制御信号調整回路とを備えた自動利得制御回路。
2. 前記自動利得制御回路は、
   前記調整信号の値を可変調整する回路と、
   受信機に入力される入力信号の復調後のビット誤り率を取得する回路と、
   前記調整信号の値と、その調整信号の値により前記第１自動利得制御アンプおよび前記第２自動利得制御アンプの利得が制御された結果変化したビット誤り率とを対応させて記憶する回路と、
   前記記憶した対応の中で、ビット誤り率が最小となる調整信号の値を特定し、前記演算回路に入力する調整信号の値を前記特定した値に固定する回路とを含む制御回路を備えた、請求項１記載の自動利得制御回路。
3. 前記制御信号調整回路は、
   第１自動利得制御アンプの利得を制御する第１の制御信号の値を調整し、第２自動利得制御アンプの利得を制御する第２の制御信号の値を調整するものであって、
   前記第１の制御信号または前記第２の制御信号のいずれか一方の値を固定し、他方の値を調整する、請求項２記載の自動利得制御回路。
4. ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、
   第１自動利得制御アンプまたは第２自動利得制御アンプのいずれかの自動利得制御アンプの利得を制御する第１の制御信号の値と、他方の自動利得制御アンプの利得を制御する第２の制御信号の値とを調整する制御信号調整回路と、
   前記制御信号調整回路により前記第１の制御信号で制御される自動利得アンプの利得が減少する方向に前記第１の制御信号の値が調整された結果、前記第１の制御信号の値が第１制御値を越えたときには、前記第２の制御信号の値の調整を指示し、
   前記制御信号調整回路により前記第２の制御信号で制御される自動利得アンプの利得が増加する方向に前記第２の制御信号の値が調整された結果、前記第２の制御信号の値が第２制御値を越えたときには、前記第１の制御信号の値の調整を指示する調整指示回路とを含み、
   前記制御信号調整回路は、前記第２の制御信号の値の調整を指示されたときには、前記第１の制御信号の値を前記第１制御値に固定するとともに、前記第２の制御信号の値を調整し、
   前記第１の制御信号の値の調整を指示されたときには、前記第２の制御信号の値を前記第２制御値に固定するとともに、前記第１の制御信号の値を調整する、自動利得制御回路。
5. 前記第１制御値は、前記第１の制御信号で制御される自動利得制御アンプの利得が最小利得に近く、かつ利得特性が安定した値となるような値とし、前記第２制御値は、前記第２の制御信号で制御される自動利得制御アンプが最大利得に近く、かつ利得特性が安定した値となるような値とする、請求項４記載の自動利得制御回路。
6. 前記制御信号調整回路は、第１の制御信号によって前記第１自動利得制御アンプの利得を制御し、第２の制御信号によって前記第２自動利得制御アンプの利得を制御する、請求項５記載の自動利得制御回路。
7. 前記制御信号調整回路は、リセット信号によりリセットが指示されたときには、前記第１の制御信号の値を前記第１自動利得制御アンプの利得が最大値に近く、かつ利得特性が安定した値となるような値とする、請求項６記載の自動利得制御回路。
8. 前記調整指示回路は、リセット信号によりリセットが指示されたときには、前記第１の制御信号の値を調整するように指示する、請求項７記載の自動利得制御回路。
9. 前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少し、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、
   前記調整指示回路は、
   前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を前記制御信号調整回路に指示する指示信号を生成する指示信号生成回路と、
   前記第１制御値から前記第１の制御信号の値を減算する第１の演算回路と、
   前記第２制御値から前記第２の制御信号の値を減算する第２の演算回路と、
   前記指示信号をラッチするＤ型フリップフロップとを含み、
   前記指示信号生成回路は、前記第１の演算回路の演算結果が０または正の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を指示する指示信号をラッチしているときには、前記第１の制御信号の調整を指示する指示信号を生成し、
   前記第１の演算回路の演算結果が負の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を指示する指示信号をラッチしているときには、前記第２の制御信号の調整を指示する指示信号を生成し、
   前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が０または負の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を指示する指示信号をラッチしているときには、前記第２の制御信号の調整を指示する指示信号を生成し、
   前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が正の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を指示する指示信号をラッチしているときには、前記第１の制御信号の調整を指示する指示信号を生成し、
   前記制御信号調整回路は、前記指示信号に基づき、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を行なう、請求項８記載の自動利得制御回路。
10. 前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少し、前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、
    前記調整指示回路は、
    前記第１の制御信号の値の調整を促すか、または前記第２の制御信号の値の調整を促すかを示す判定信号を生成する判定信号生成回路と、
    前記判定信号生成回路が前記第１の制御信号の値の調整を促す判定信号を所定回数以上連続して生成した場合に、前記第１の制御信号の値の調整を指示する指示信号を生成し、前記判定信号生成回路が前記第２の制御信号の値の調整を促す判定信号を所定回数以上連続して生成した場合に、前記第２の制御信号の値の調整を指示する指示信号を生成する指示信号生成回路と、
    前記第１制御値から前記第１の制御信号の値を減算する第１の演算回路と、
    前記第２制御値から前記第２の制御信号の値を演算する第２の演算回路と、
    前記判定信号をラッチするＤ型フリップフロップとを含み、
    前記判定信号生成回路は、前記第１の演算回路の演算結果が０または正の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を促す判定信号をラッチしているときには、前記第１の制御信号の調整を促す判定信号を生成し、
    前記第１の演算回路の演算結果が負の値であり、前記第２の演算回路の演算結果が０であり、かつ前記Ｄ型フリップフロップが前記第１の制御信号の調整を促す判定信号をラッチしているときには、前記第２の制御信号の調整を促す判定信号を生成し、
    前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が０または負の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を促す判定信号をラッチしているときには、前記第２の制御信号の調整を促す判定信号を生成し、
    前記第１の演算回路の演算結果が０であり、前記第２の演算回路の演算結果が正の値であり、かつ前記Ｄ型フリップフロップが前記第２の制御信号の調整を促す判定信号をラッチしているときには、前記第１の制御信号の調整を促す判定信号を生成し、
    前記制御信号調整回路は、前記指示信号に基づき、前記第１の制御信号の値の調整または前記第２の制御信号の値の調整を行なう、請求項８記載の自動利得制御回路。
11. ＲＦ信号を増幅する第１自動利得制御アンプと、ＩＦ信号を増幅する第２自動利得制御アンプとを含む受信機の利得を制御する自動利得制御回路であって、
    第１自動利得制御アンプまたは第２自動利得制御アンプのいずれかの自動利得制御アンプの利得を制御する第１の制御信号の値と、他方の自動利得制御アンプの利得を制御する第２の制御信号の値とを調整する制御信号調整回路と、
    前記制御信号調整回路により前記第１の制御信号で制御される自動利得アンプの利得が減少する方向に前記第１の制御信号の値が調整された結果、前記第１の制御信号の値が第１制御値を越えたときには、前記第２の制御信号の値の調整を指示し、
    前記制御信号調整回路により前記第２の制御信号で制御される自動利得アンプの利得が増加する方向に前記第２の制御信号の値が調整された結果、前記第２の制御信号の値が第２制御値を越えたときには、前記第１の制御信号の値の調整を指示する調整指示回路とを含み、
    前記制御信号調整回路は、前記第２の制御信号の値の調整を指示されたときには、前記第１の制御信号の値を前記第１制御値よりも前記第１の制御信号で制御される自動利得アンプの利得が大きくなる第３制御値に固定するとともに、前記第２の制御信号の値を調整し、
    前記第１の制御信号の値の調整を指示されたときには、前記第２の制御信号の値を前記第２制御値よりも前記第２の制御信号で制御される自動利得アンプの利得が小さくなる第４制御値に固定するとともに、前記第１の制御信号の値を調整する、自動利得制御回路。
12. 前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少するものであるときに、
    前記調整指示回路は、
    前記第３制御値と第１のオフセット値とを加算する演算回路と、
    加算結果が前記第１の制御信号の最大値を越えているか否かを判定する回路と、
    最大値を越えていないときには、前記加算結果を前記第１制御値とし、最大値を越えたときには、前記第３制御値を前記第１制御値とするセレクタを含む、請求項１１記載の自動利得制御回路。
13. 前記制御信号調整回路で制御される前記第１の制御信号は、その値が増加すると前記第１自動利得制御アンプの利得が減少するものであるときに、
    前記調整指示回路は、
    前記第３制御値と第１のオフセット値とを加算する演算回路と、
    加算結果が前記第１の制御信号の最大値を越えているか否かを判定する回路と、
    最大値を越えていないときには、前記加算結果を前記第１の制御値とし、最大値を越えているときには、前記最大値を前記第１制御値とするセレクタを含む、請求項１１記載の自動利得制御回路。
14. 前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、
    前記調整指示回路は、
    前記第４制御値から第２のオフセット値を減算する演算回路と、
    減算結果が前記第２の制御信号の最小値未満か否かを判定する回路と、
    最小値未満でないときには、前記減算結果を前記第２制御値とし、最小値未満のときには、前記第４制御値を前記第２制御値とするセレクタを含む、請求項１３記載の自動利得制御回路。
15. 前記制御信号調整回路で制御される前記第２の制御信号は、その値が増加すると前記第２自動利得制御アンプの利得が減少するものであるときに、
    前記調整指示回路は、
    前記第４制御値から第２のオフセット値を減算する演算回路と、
    減算結果が前記第２の制御信号の最小値未満か否かを判定する回路と、
    最小値未満でないときには、前記減算結果を前記第２制御値とし、最小値未満のときには、前記最小値を前記第２制御値とするセレクタを含む、請求項１１記載の自動利得制御回路。

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