JP2004085864A - 半導体装置の製造方法およびそれに用いるフォトマスクの製造方法 - Google Patents

Abstract

【課題】半導体装置の信頼性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、Ｓｉ基板上のレジストに形成されたホールパターンのパターンサイズとの相関関係に基づいて、ホールパターンのパターンサイズの設計寸法からの許容可能なずれ量が得られるパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値を閾値として決定する工程と、Ｓｉ基板上のレジストに形成されたホールパターンのパターンサイズの設計寸法からのずれ量が許容可能なずれ量になるように、パターンピッチに応じて、閾値に基づいて所定のパターンサイズを選択してフォトマスク３上にホールパターン３ａ〜３ｃを形成する工程と、フォトマスク３上のホールパターン３ａ〜３ｃを用いて、Ｓｉ基板上のレジストにホールパターンを形成する工程とを備えている。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法およびそれに用いるフォトマスクの製造方法に関し、特に、半導体基板上に穴（孔）または柱パターンが形成される半導体装置の製造方法およびそれに用いるフォトマスクの製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の製造方法において、光リソグラフィ技術およびエッチング技術を用いて、半導体基板上に半導体素子用の穴パターン（以下、ホールパターンという）または柱パターン（以下、ピラーパターンという）などのパターンを形成する方法が知られている。従来では、光リソグラフィ技術およびエッチング技術を用いてホールパターンまたはピラーパターンを形成する場合、まず、半導体基板上の所定の層上に、レジストを塗布する。そして、光露光技術を用いて、フォトマスク上のパターンをレジストに転写した後、レジストを現像することによって、レジストに所定のパターン（レジストパターン）を形成する。次に、レジストパターンをマスクとして半導体基板上の所定の層をエッチングすることによって、半導体基板上の所定の層に半導体素子用のパターンが形成される。なお、光リソグラフィ技術では、レンズを用いてパターンを縮小投影する縮小投影露光装置が用いられる。
【０００３】
また、近年の半導体装置の微細化に伴って、半導体基板上に形成される半導体素子用のホールパターンまたはピラーパターンの微細化が求められている。たとえば、露光に使用する光の波長よりも小さいホール径を有する回路パターン（ホールパターン）が必要になってきている。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような極めて微細なホールパターンを光リソグラフィ技術を用いて複数形成する場合に、隣接するパターン間の間隔であるパターンピッチが小さくなると、レジストへの露光の際に、隣接するパターンからの回折光の影響が大きくなることが知られている。この場合、隣接するパターンからの回折光の影響により各パターンの光の強度が変化するので、レジストパターンを設計寸法通りに形成するのは困難である。そして、このようなレジストパターンを用いて半導体基板上の所定の層にパターンを形成すると、そのパターンも設計寸法とは異なるパターンサイズになるという問題点があった。
【０００５】
以下、この問題点を図１５〜図１７を参照して、より詳細に説明する。なお、図１５には、小さいパターンピッチを有する２つのホールパターン１０１ａと、大きいパターンピッチを有する２つのホールパターン１０１ｃと、中間の大きさのパターンピッチを有する２つのホールパターン１０１ｂとを含むフォトマスク１０１が示されている。また、図１６には、図１５に示したフォトマスク１０１のホールパターン１０１ａ、１０１ｂおよび１０１ｃが転写されたホールパターン１０２ａ、１０２ｂおよび１０２ｃを有するレジスト１０２が示されている。図１５および図１６を参照して、フォトマスク１０１上の小さいパターンピッチを有するホールパターン１０１ａに対応するレジスト１０２のホールパターン１０２ａは、隣接するホールパターン１０１ａからの回折光の影響が大きいため、設計寸法よりも大きいパターンサイズになる。その一方、フォトマスク１０１上の大きいパターンピッチを有するホールパターン１０１ｃに対応するレジスト１０２のホールパターン１０２ｃは、隣接するパターン１０１ｃからの回折光の影響が小さいので、設計寸法のパターンサイズに近くなる。つまり、パターンピッチの大小（パターンの疎密）に依存して、半導体基板上に形成されるパターンのパターンサイズが変動するという問題点がある。
【０００６】
図１７には、パターンピッチと、レジストに形成されるパターンのパターンサイズとの関係が示されている。図１７に示すように、パターンサイズの設計寸法が０．１８μｍの場合、パターンピッチが大きくなるほど、レジスト１０２に形成されるホールパターン１０２ｃ（図１６参照）のパターンサイズが０．１８μｍに近くなる。その一方、パターンピッチが小さくなるほど、フォトマスク１０１上の隣接するホールパターン１０１ａ（図１５参照）からの回折光の影響が大きくなることに起因して光の強度が大きくなるので、レジスト１０２に形成されるホールパターン１０２ｃ（図１６参照）のパターンサイズは、大きくなる。特に、ホールパターン（またはピラーパターン）は、ラインパターンに比べて少ない光で露光するため、回折光の影響が大きい。この場合、パターンサイズの設計寸法（０．１８μｍ）からの許容可能な範囲を０．１８μｍ〜０．１９μｍとすると、パターンピッチが０．５４μｍよりも小さい場合には、許容範囲内のパターンサイズを得ることが困難になる。たとえば、パターンピッチが０．３４の場合には、レジスト１０２に形成されるホールパターン１０２ｃのパターンサイズは、０．２４μｍ以上となり、完全に許容範囲外になる。
【０００７】
また、パターンピッチがより小さい場合には、隣接するホールパターン同志が繋がるなどの不都合が生じる。また、回折光の影響を小さくするために露光量を小さくすると、光の強度が小さすぎることに起因して、大きいパターンピッチを有するホールパターンが形成されにくくなるという新たな問題点が発生する。
【０００８】
上記のように、従来では、小さいパターンピッチを有するホールパターンでは、パターンサイズを設計寸法の許容範囲内にするのが困難であった。このため、半導体基板上に種々のパターンピッチを有する同一のパターンサイズのホールパターンを形成する場合に、形成されるホールパターンのパターンサイズがばらつくという不都合があった。そして、このようなパターンサイズにばらつきのあるホールパターン内にプラグ電極を形成すると、上層または下層とのコンタクト抵抗がばらつき、その結果、半導体装置の信頼性が低下するという問題点があった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、半導体装置の信頼性を向上させることが可能な半導体装置の製造方法を提供することである。
【００１０】
この発明のもう１つの目的は、半導体装置の信頼性を向上させることが可能な半導体装置の製造方法に用いるフォトマスクの製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の局面による半導体装置の製造方法は、フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、半導体基板上に形成された穴または柱パターンのパターンサイズとの相関関係に基づいて、半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からの許容可能なずれ量が得られるフォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程と、半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からのずれ量が許容可能なずれ量になるように、パターンピッチに応じて、閾値に基づいて所定のパターンサイズを選択してフォトマスク上に穴または柱パターンを形成する工程と、フォトマスク上の穴または柱パターンを用いて、半導体基板上に穴または柱パターンを形成する工程とを備える。
【００１２】
この第１の局面による半導体装置の製造方法では、上記のように、閾値に基づいて、穴または柱パターンのパターンサイズの設計寸法からの許容可能なずれ量が得られるパターンサイズを選択してフォトマスク上に穴または柱パターンを形成した後に、そのフォトマスク上の穴または柱パターンを用いて、半導体基板上に穴または柱パターンを形成することによって、半導体基板上に形成される穴または柱パターンのパターンサイズのずれ量を、設計寸法からの許容可能なずれ量の範囲内にすることができる。これにより、半導体基板上に形成される穴または柱パターンのパターンサイズが大きくばらつくのを抑制することができるので、穴パターン内にプラグ電極が形成された場合に、そのプラグ電極と上層または下層とのコンタクト抵抗がばらつくのを抑制することができる。その結果、半導体装置の信頼性を向上させることができる。また、単一のパターン形状を有する穴または柱パターンを形成する場合のみに限定することによって、複数の形状のパターンが存在するラインパターンの場合と異なり、パターンピッチとパターンサイズとの関係に基づいて、容易に、パターンピッチの閾値を決定することができる。
【００１３】
上記第１の局面による半導体装置の製造方法において、好ましくは、閾値を決定する工程は、フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、半導体基板上に形成されたレジストの穴または柱パターンのパターンサイズとの相関関係に基づいて、レジストに形成された穴または柱パターンのパターンサイズの許容可能な設計寸法からのずれ量が得られるフォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程を含む。このように構成すれば、レジストに形成される穴または柱パターンのパターンサイズのずれ量を、設計寸法からの許容可能なずれ量の範囲内にすることができる。
【００１４】
上記第１の局面による半導体装置の製造方法において、好ましくは、閾値を決定する工程は、フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、半導体基板上のエッチング後の穴または柱パターンのパターンサイズとの相関関係に基づいて、エッチング後の穴または柱パターンのパターンサイズの許容可能な設計寸法からのずれ量が得られるフォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程を含む。このように構成すれば、半導体基板上のエッチング後の穴または柱パターンのパターンサイズのずれ量を、設計寸法からの許容可能なずれ量の範囲内にすることができる。
【００１５】
上記第１の局面による半導体装置の製造方法において、好ましくは、閾値を決定する工程は、複数の閾値を決定する工程を含み、フォトマスク上に穴または柱パターンを形成する工程は、複数の閾値に基づいて多段階に所定のパターンサイズを選択してフォトマスク上に穴または柱パターンを形成する工程を含む。このように構成すれば、閾値としてのパターンピッチの値が複数設けられるので、半導体基板上に形成される穴または柱パターンのパターンサイズのずれ量を、設計寸法からの許容可能なずれ量の範囲内にすることが可能なパターンピッチの範囲を大きくすることができる。
【００１６】
上記第１の局面による半導体装置の製造方法において、好ましくは、閾値を決定する工程は、複数のパターンサイズのそれぞれに複数のパターンピッチを有するフォトマスク上の穴または柱パターンを半導体基板上に形成することによって、フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、半導体基板上に形成された穴または柱パターンのパターンサイズとの相関関係を取得する工程を含む。このように構成すれば、実際に半導体基板上に形成された穴または柱パターンのパターンサイズに基づいて閾値が決定されるので、正確な閾値を得ることができる。
【００１７】
上記第１の局面による半導体装置の製造方法において、好ましくは、フォトマスク上に穴または柱パターンを形成する工程は、第１の深さを有する第１の穴パターンと第１の深さよりも大きい第２の深さを有する第２の穴パターンとを半導体基板上に形成する場合に、第２の穴パターンに対応するフォトマスク上の穴パターンの大きさを第１の穴パターンに対応するフォトマスク上の穴パターンの大きさよりも大きくなるように形成する工程を含む。このように構成すれば、半導体基板上に形成される第１の穴パターンのボトムサイズと第２の穴パターンのボトムサイズとの差を小さくすることができる。これにより、半導体基板上に複数の深さを有する穴パターンを形成したとしても、穴パターンのボトムサイズがばらつくのを抑制することができる。その結果、穴パターンにプラグ電極を形成した場合に、第１の穴パターンと第２の穴パターンとにおけるプラグ電極と下層とのコンタクト抵抗の差を小さくすることができる。
【００１８】
上記第１の局面による半導体装置の製造方法において、好ましくは、フォトマスク上に穴または柱パターンを形成する工程は、第１のパターンサイズを有する第１の穴または柱パターンと、第１のパターンサイズよりも大きい第２の穴または柱パターンとを半導体基板上に形成する場合に、第１の穴または柱パターンに対応するフォトマスク上の穴または柱パターンの大きさと第２の穴または柱パターンに対応するフォトマスク上の穴またはパターンの大きさとの差が、第１のパターンサイズと第２のパターンサイズとの差よりも小さくなるように形成する工程を含む。このように構成すれば、複数のパターンサイズが混在する穴または柱パターンを同一の露光条件でレジストに転写した場合に、転写された穴または柱パターンの各パターンサイズが設計寸法から大きくずれるのを抑制することができる。
【００１９】
この発明の第２の局面による半導体装置の製造方法は、第１の深さを有する第１の穴パターンと第１の深さよりも大きい第２の深さを有する第２の穴パターンとを半導体基板上に形成する半導体装置の製造方法であって、第２の穴パターンに対応するフォトマスク上の穴パターンの大きさを第１の穴パターンに対応するフォトマスク上の穴パターンの大きさよりも大きくなるように形成する工程と、フォトマスク上の穴パターンを用いて、半導体基板上に第１の穴パターンと第２の穴パターンとを形成する工程とを備える。
【００２０】
この第２の局面による半導体装置の製造方法では、上記のように、第２の穴パターンに対応するフォトマスク上の穴パターンの大きさを第１の穴パターンに対応するフォトマスク上の穴パターンの大きさよりも大きくなるように、フォトマスク上に穴パターンを形成した後に、そのフォトマスク上の穴パターンを用いて、半導体基板上に穴パターンを形成することによって、半導体基板上に形成される第１の穴パターンのボトムサイズと第２の穴パターンのボトムサイズとの差を小さくすることができる。これにより、半導体基板上に複数の深さを有する穴パターンを形成したとしても、穴パターンのボトムサイズがばらつくのを抑制することができる。その結果、穴パターンにプラグ電極を形成した場合に、第１の穴パターンと第２の穴パターンとにおけるプラグ電極と下層とのコンタクト抵抗の差を小さくすることができる。その結果、半導体装置の信頼性を向上させることができる。
【００２１】
この発明の第３の局面による半導体装置の製造方法は、第１のパターンサイズを有する第１の穴または柱パターンと、第１のパターンサイズよりも大きい第２の穴または柱パターンとを半導体基板上に形成する半導体装置の製造方法であって、第１の穴または柱パターンに対応するフォトマスク上の穴または柱パターンの大きさと第２の穴または柱パターンに対応するフォトマスク上の穴または柱パターンの大きさとの差が、第１のパターンサイズと第２のパターンサイズとの差よりも小さくなるように形成する工程と、フォトマスクを用いて、半導体基板上に第１の穴または柱パターンと、第２の穴または柱パターンとを形成する工程とを備える。
【００２２】
この第３の局面による半導体装置の製造方法では、上記のように、第１の穴または柱パターンに対応するフォトマスク上の穴または柱パターンの大きさと第２の穴または柱パターンに対応するフォトマスク上の穴または柱パターンの大きさとの差が、第１のパターンサイズと第２のパターンサイズとの差よりも小さくなるようにフォトマスク上に穴または柱パターンを形成した後に、そのフォトマスク上の穴または柱パターンを用いて、半導体基板上に穴または柱パターンを形成することによって、複数のパターンサイズが混在する穴または柱パターンを同一の露光条件でレジストに転写した場合に、転写された穴または柱パターンの各パターンサイズが設計寸法から大きくずれるのを抑制することができる。その結果、半導体装置の信頼性を向上させることができる。
【００２３】
この発明の第４の局面によるフォトマスクの製造方法は、フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、半導体基板上に形成された穴または柱パターンのパターンサイズとの相関関係に基づいて、半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からの許容可能なずれ量が得られるフォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程と、半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からのずれ量が許容可能なずれ量になるように、パターンピッチに応じて、閾値に基づいて所定のパターンサイズを選択してフォトマスク上に穴または柱パターンを形成する工程とを備える。
【００２４】
この第４の局面による半導体装置の製造方法では、上記のように、閾値に基づいて、穴または柱パターンのパターンサイズの設計寸法に対して許容可能なずれ量が得られるパターンサイズを選択してフォトマスク上に穴または柱パターンを形成することによって、半導体基板上に形成される穴または柱パターンのパターンサイズのずれ量を、設計寸法に対して許容可能なずれ量の範囲内にすることが可能な穴または柱パターンを有するフォトマスクを形成することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の製造方法に用いるフォトマスクの作製方法を説明するためのフローチャートである。図１を参照して、第１実施形態による半導体装置の製造方法に用いるフォトマスクの作製方法について説明する。
【００２７】
まず、ステップＳ１において、フォトマスク上に、複数のパターンサイズのそれぞれに複数のパターンピッチを有するホールパターンを形成する。また、半導体基板上の所定の層上に、レジストを形成する。この後、露光法を用いて、フォトマスク上のホールパターンをレジストに転写した後、現像することによって、レジストをパターニングする。この際、実際の露光条件に即した条件下で露光を行う。
【００２８】
次に、ステップＳ２において、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、レジストに形成されたホールパターンのパターンサイズとの相関関係を取得する。
【００２９】
次に、ステップＳ３において、設計寸法の許容範囲内のパターンサイズを有するホールパターンをレジストに形成することが可能なフォトマスク上のホールパターンのパターンサイズをパターンピッチ毎に調べる。そして、設計寸法の許容範囲内のパターンサイズが得られるフォトマスク上のホールパターンのパターンサイズが、他のパターンサイズに切り替わるときのパターンピッチの値を閾値として決定する。
【００３０】
次に、ステップＳ４において、ステップＳ３で決定された閾値に基づいて、レジストに形成されるホールパターンのパターンサイズが、設計寸法の許容範囲内のパターンサイズになるように、フォトマスク作製ルールを作成する。そして、パターンピッチに応じてフォトマスク上に形成するホールパターンのパターンサイズを選択する。そして、選択されたパターンサイズを有するホールパターンを含むフォトマスクを作製する。このようにして、第１実施形態による半導体装置の製造方法に用いるフォトマスクが作製される。
【００３１】
図２は、第１実施形態によるフォトマスク上のホールパターンのパターンサイズおよびパターンピッチとレジストに形成されたホールパターンのパターンサイズとの関係を示したグラフである。図３および図４は、第１実施形態による半導体装置の製造方法を説明するためのフォトマスクおよびレジストの平面図である。次に、図２〜図４を参照して、図１に示したフォトマスクの作製方法を含む本発明の半導体装置の製造方法を、設計寸法が０．１８５μｍのパターンサイズを有するホールパターンを半導体基板上のレジストに形成する場合に適用した例について説明する。なお、設計寸法（０．１８５μｍ）に対するパターンサイズの許容範囲は、０．１８μｍ〜０．１９μｍとする。
【００３２】
まず、０．１６μｍ、０．１７μｍおよび０．１８μｍのパターンサイズを有するホールパターンをそれぞれのパターンサイズに対して複数のパターンピッチ（０．３μｍ〜１．４μｍ）でフォトマスク上に形成する。また、Ｓｉ基板（図示せず）上に、約６００ｎｍの厚みを有するＴＥＯＳ膜からなる層間絶縁膜（図示せず）、約６３ｎｍの厚みを有する反射防止膜（図示せず）および約５５０ｎｍの厚みを有するポジ型レジスト（図示せず）を順次形成する。なお、Ｓｉ基板は、本発明の「半導体基板」の一例である。
【００３３】
この後、フォトマスク上のホールパターンをレジストに転写する。この場合の露光条件は、ｋｒｆエキシマレーザ波長：０．２４８μｍ、レンズ開口率：０．６８、コヒーレンシファクタ：０．７５、露光量：３３．５ｍＪである。これにより、レジストに、０．１６μｍ、０．１７μｍおよび０．１８μｍのパターンサイズのそれぞれに複数のパターンピッチを有するホールパターンが形成される。
【００３４】
次に、図２に示すように、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、レジストに形成されたホールパターンのパターンサイズとの相関関係を取得する。
【００３５】
次に、図２に示す相関関係に基づいて、閾値ＡおよびＢを決定する。具体的には、図２に示すように、フォトマスク上のホールパターンのパターンサイズが０．１６μｍである場合には、パターンピッチが約０．３９μｍよりも小さければ、レジストに許容範囲内のパターンサイズ（０．１８μｍ〜０．１９μｍ）を有するホールパターンを形成可能であることがわかる。また、フォトマスク上のホールパターンのパターンサイズが０．１７μｍである場合には、パターンピッチが約０．３９μｍ〜約０．５０μｍの範囲内であれば、レジストに許容範囲内のパターンサイズ（０．１８μｍ〜０．１９μｍ）を有するホールパターンを形成可能であることがわかる。また、フォトマスク上のホールパターンのパターンサイズが０．１８μｍである場合には、パターンピッチが約０．５０μｍよりも大きければ、レジストに許容範囲内のパターンサイズ（０．１８μｍ〜０．１９μｍ）を有するホールパターンを形成可能であることがわかる。このことから、約０．３９μｍおよび約０．５０μｍのパターンピッチをそれぞれパターンサイズを選択するための閾値ＡおよびＢとすることができる。
【００３６】
そして、図２に示した閾値ＡおよびＢに基づいて、パターンピッチに応じて、許容範囲内のパターンサイズ（０．１８μｍ〜０．１９μｍ）が得られるパターンサイズを選択した後、そのパターンサイズを有するホールパターンをフォトマスク上に形成する。具体的には、図３に示すように、約０．３９μｍよりも小さいパターンピッチを有するホールパターン３ａでは、０．１６μｍのパターンサイズを選択する。また、約０．３９μｍ〜約０．５０μｍの範囲内のパターンピッチを有するホールパターン３ｂでは、０．１７μｍのパターンサイズを選択する。また、約０．５０μｍよりも大きいパターンピッチを有するホールパターン３ｃでは、０．１８μｍのパターンサイズを選択する。
【００３７】
そして、上記のようにして作製したフォトマスク３を用いて、光露光技術により露光を行えば、図４に示すような設計寸法の許容範囲（０．１８μｍ〜０．１９μｍ）内のホールパターン４ａ、４ｂおよび４ｃを有するレジスト４が形成される。そして、そのようなホールパターン４ａ〜４ｃが形成されたレジスト４をマスクとして、Ｓｉ基板上の反射防止膜およびＴＥＯＳ膜からなる層間絶縁膜をエッチングすれば、層間絶縁膜に設計寸法の許容範囲（０．１８μｍ〜０．１９μｍ）内のパターンサイズを有するホールパターン（コンタクトホール）が形成される。
【００３８】
第１実施形態では、上記のように、パターンピッチの閾値ＡおよびＢに基づいて、ホールパターンのパターンサイズの設計寸法（０．１８５μｍ）からの許容可能なずれ量（±０．００５μｍ）が得られるパターンサイズを選択してフォトマスク３上にホールパターン３ａ〜３ｃを形成した後に、そのホールパターン３ａ〜３ｃを有するフォトマスク３を用いて、レジスト４にホールパターン４ａ〜４ｃを形成することによって、レジスト４に形成されるホールパターン４ａ〜４ｃのパターンサイズのずれ量を、設計寸法（０．１８５μｍ）からの許容可能なずれ量（±０．００５μｍ）の範囲内にすることができる。これにより、レジスト４に形成されるホールパターン４ａ〜４ｃのパターンサイズが大きくばらつくのを抑制することができるので、そのレジスト４をマスクとしてエッチングすることにより形成される層間絶縁膜のコンタクトホールのパターンサイズが大きくばらつくのを抑制することができる。これにより、層間絶縁膜のコンタクトホール内にプラグ電極が形成された場合に、そのプラグ電極と上層または下層とのコンタクト抵抗がばらつくのを抑制することができる。その結果、半導体装置の信頼性を向上させることができる。
【００３９】
また、第１実施形態では、複数の閾値ＡおよびＢに基づいて多段階に所定のパターンサイズを選択してフォトマスク３上にホールパターン３ａ〜３ｃを形成することによって、閾値としてのパターンピッチの値が複数設けられるので、レジスト４に形成されるホールパターン４ａ〜４ｃのパターンサイズのずれ量を、設計寸法（０．１８５μｍ）からの許容可能なずれ量（±０．００５μｍ）の範囲内にすることが可能なパターンピッチの範囲を大きくすることができる。
【００４０】
さらに、第１実施形態では、実際にレジストに形成されたホールパターンのパターンサイズに基づいてパターンピッチの閾値ＡおよびＢが決定されるので、正確な閾値ＡおよびＢを得ることができる。
【００４１】
図５は、本発明の第１実施形態の変形例による半導体装置の製造方法に用いるフォトマスクの作製方法を説明するためのフローチャートである。図５を参照して、この第１実施形態の変形例では、エッチング後のパターンサイズに基づいて閾値を決定する。具体的には、ステップＳ１１において、フォトマスク上に、複数のパターンサイズのそれぞれに複数のパターンピッチを有するホールパターンを形成する。また、半導体基板上の所定の層上に、レジストを形成する。この後、露光法を用いて、フォトマスク上のホールパターンをレジストに転写した後、現像することによって、レジストをパターニングする。この際、実際の露光条件に即した条件下で露光を行う。そして、ホールパターンが形成されたレジストをマスクとして半導体基板上の所定の層をエッチングすることによって、半導体基板上の所定の層にホールパターンを形成する。この際、実際のエッチング条件に即した条件下でエッチングを行う。
【００４２】
次に、ステップＳ１２において、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、エッチングにより形成された所定の層のホールパターンのパターンサイズとの相関関係を取得する。
【００４３】
次に、ステップＳ１３において、設計寸法の許容範囲内のパターンサイズを有するホールパターンを所定の層にエッチングにより形成することが可能なフォトマスク上のホールパターンのパターンサイズをパターンピッチ毎に調べる。そして、設計寸法の許容範囲内のパターンサイズが得られるフォトマスク上のホールパターンのパターンサイズが、他のパターンサイズに切り替わるときのパターンピッチの値を閾値として決定する。
【００４４】
次に、ステップＳ１４において、ステップＳ１３で決定された閾値に基づいて、半導体基板上の所定の層にエッチングにより形成されるホールパターンのパターンサイズが、設計寸法の許容範囲内のパターンサイズになるように、フォトマスク作製ルールを作成する。そして、パターンピッチに応じてフォトマスク上に形成するホールパターンのパターンサイズを選択する。そして、選択されたパターンサイズを有するホールパターンを含むフォトマスクを作製する。
【００４５】
第１実施形態の変形例では、上記のように、閾値に基づいて、エッチング後のホールパターンのパターンサイズの設計寸法からの許容可能なずれ量が得られるパターンサイズを選択してフォトマスク上にホールパターンを形成した後に、そのホールパターンを有するフォトマスクを用いて、半導体基板上の所定の層にエッチングによりホールパターンを形成することによって、半導体基板上の所定の層にエッチングにより形成されるホールパターンのパターンサイズのずれ量を、設計寸法からの許容可能なずれ量の範囲内にすることができる。
【００４６】
（第２実施形態）
図６は、本発明の第２実施形態による半導体装置の製造方法に用いるフォトマスクの作製方法を説明するためのフローチャートである。この第２実施形態では、上記第１実施形態と異なり、ホールパターンのパターンサイズおよびパターンピッチに加えて、ホールパターンの深さおよびホールパターンに充填されるプラグ電極のコンタクト抵抗も考慮して、閾値を決定する例について説明する。
【００４７】
すなわち、この第２実施形態では、図６に示すように、ステップＳ２１において、フォトマスク上に、複数のパターンサイズのそれぞれに複数のパターンピッチを有するホールパターンを形成する。また、半導体基板上に形成された所定の層上に、レジストを塗布する。この後、露光法を用いて、フォトマスク上のホールパターンをレジストに転写する。この際、実際の露光条件に即した条件下で露光を行う。そして、ホールパターンが形成されたレジストをマスクとして半導体基板上の所定の層をエッチングすることによって、半導体基板上の所定の層に複数の深さを有するホールパターンを形成する。この際、実際のエッチング条件に即した条件下でエッチングを行う。
【００４８】
次に、ステップＳ２２において、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、エッチング後のホールパターンのボトムサイズ（底部の径）、トップサイズ（頂部の径）またはホールパターンに充填されるプラグ電極のコンタクト抵抗との相関関係を、ホールパターンの深さ毎に取得する。
【００４９】
次に、ステップＳ２３において、エッチング後のホールパターンのパターンサイズが設計値の許容範囲内のボトムサイズまたはトップサイズになるようなフォトマスク上のホールパターンのパターンサイズをホールパターンの深さ毎に調べる。または、エッチング後のホールパターンに充填されるプラグ電極のコンタクト抵抗が設計値の許容範囲内になるようなフォトマスク上のホールパターンのパターンサイズをホールパターンの深さ毎に調べる。そして、設計値の許容範囲内のボトムサイズ、トップサイズまたはコンタクト抵抗が得られるパターンサイズが、他のパターンサイズに切り替わるときのパターンピッチの値を閾値として決定する。
【００５０】
次に、ステップＳ２４において、ステップＳ２３で決定された閾値に基づいて、エッチング後のホールパターンのボトムサイズ、トップサイズまたはコンタクト抵抗が、設計値の許容範囲内のボトムサイズ、トップサイズまたはコンタクト抵抗になるように、フォトマスク作製ルールを作成する。そして、パターンピッチに応じてフォトマスク上に形成するホールパターンのパターンサイズを選択する。そして、選択されたパターンサイズを有するホールパターンを含むフォトマスクを形成する。このようにして、第２実施形態による半導体装置の製造方法に用いるフォトマスクが作製される。
【００５１】
図７および図９〜図１３は、図６に示したフォトマスクの作製方法を含む第２実施形態による半導体装置の製造方法を説明するための断面図である。図８は、第２実施形態によるホールパターンの深さとＥ−Ｌサイズとの関係を示したグラフである。次に、図７〜図１３を参照して、図６に示したフォトマスクの作製方法を用いて、電界効果型トランジスタの異なる深さのコンタクトホールのボトムサイズを、ほぼ同じ大きさに形成する例について説明する。
【００５２】
まず、図７および図８を参照して、フォトマスクの作製方法について説明する。フォトマスクを作製するためのデータを取得するために、図７に示すように、半導体基板２１の表面上に、一対のソース／ドレイン領域２２とゲート絶縁膜２３とゲート電極２４とを含む電界効果型トランジスタを形成する。そして、一対のソース／ドレイン領域２２およびゲート電極２４を覆うように、層間絶縁膜２５を形成する。そして、層間絶縁膜２５上にレジスト２６を形成した後、ホールパターンを有するフォトマスクを用いて、光露光技術によりレジスト２６にホールパターン２６ａおよび２６ｂを形成する。そして、ホールパターン２６ａおよび２６ｂを有するレジスト２６をマスクとして、層間絶縁膜２５をエッチングすることによって、層間絶縁膜２５にソース／ドレイン領域２２およびゲート電極２４にそれぞれ達するコンタクトホール２５ａおよび２５ｂを形成する。コンタクトホール２５ａは、約０．８μｍの深さを有するとともに、コンタクトホール２５ｂは、約０．６μｍの深さを有する。なお、コンタクトホール２５ａは、本発明の「第２の穴パターン」の一例であり、コンタクトホール２５ｂは、本発明の「第１の穴パターン」の一例である。
【００５３】
ここで、第２実施形態では、フォトマスク（図示せず）上のホールパターンのパターンサイズおよびパターンピッチと、エッチングにより形成されたコンタクトホール２５ａのボトムサイズとの相関関係を取得する。
【００５４】
また、上記のコンタクトホール２５ａおよび２５ｂの形成の際に、エッチングにより形成されたホールパターン（コンタクトホール２５ａおよび２５ｂ）のボトムサイズからフォトマスク上のホールパターンのパターンサイズを差し引いた値（以下、Ｅ−Ｌサイズという）と、ホールパターンの深さとの関係を調べた。その結果が図８に示される。図８を参照して、横軸のＮｏ．３、４、１１、１２、１８、１９および２２は、約０．６μｍの深さを有するホールパターンであり、それ以外のホールパターンは、約０．８μｍの深さを有する。そして、図８の結果から、コンタクトホール２５ｂのボトムサイズとほぼ同じボトムサイズを有するコンタクトホール２５ａを形成することが可能なフォトマスク上のホールパターンのパターンサイズを調べる。具体的には、図８に示すように、約０．６μｍの深さを有するコンタクトホール２５ｂのＥ−Ｌサイズは、約−０．０５μｍである。また、約０．８μｍの深さを有するコンタクトホール２５ａのＥ−Ｌサイズは、約−０．０８５μｍである。これにより、コンタクトホール２５ａのボトムサイズとコンタクトホール２５ｂのボトムサイズとをほぼ同じにするためには、コンタクトホール２５ｂに対応するフォトマスク上のホールパターンのパターンサイズよりも約０．０３５μｍ大きくしたパターンサイズを、約０．８μｍの深さを有するコンタクトホール２５ａに対応するフォトマスク上のホールパターンのパターンサイズにすればよいことがわかる。
【００５５】
上記のようなホールパターンの深さに対するフォトマスク上のホールパターンのパターンサイズの調整を行った後、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、コンタクトホール２５ａのボトムサイズとの相関関係に基づいて、許容範囲内のボトムサイズが得られるフォトマスク上のホールパターンのパターンピッチの閾値（図示せず）を決定する。
【００５６】
そして、この閾値に基づいて、パターンピッチに応じて所定のパターンサイズを選択した後、そのパターンサイズを有するホールパターンを含むフォトマスクを作製する。
【００５７】
上記のようにして、フォトマスクを作製した後、図９〜図１３に示す工程により、半導体装置を形成する。具体的には、まず、図９に示すように、一対のソース／ドレイン３２が形成された半導体基板３１上に、ゲート絶縁膜３３、ゲート電極３４、層間絶縁膜３５およびレジスト３６を順次形成する。
【００５８】
次に、図１０に示すように、露光法を用いて、上述した方法により作製したフォトマスク３７上のホールパターンをレジスト３６に転写する。そして、ホールパターンが転写されたレジスト３６を現像することによって、図１１に示すような、ホールパターン３６ａおよび３６ｂを有するレジスト３６が形成される。
【００５９】
この後、レジスト３６をマスクとして層間絶縁膜３５をエッチングすることによって、図１２に示すように、層間絶縁膜３５に、コンタクトホール３５ａおよび３５ｂが形成される。このコンタクトホール３５ａのボトムサイズは、コンタクトホール３５ｂのボトムサイズとほぼ同じ大きさに形成される。なお、コンタクトホール３５ａは、本発明の「第２の穴パターン」の一例であり、コンタクトホール３５ｂは、本発明の「第１の穴パターン」の一例である。この後、レジスト３６を除去する。
【００６０】
最後に、図１３に示すように、コンタクトホール３５ａおよび３５ｂ内にそれぞれプラグ電極３８ａおよび３８ｂを形成する。これにより、第２実施形態による電界効果型トランジスタを含む半導体装置が形成される。
【００６１】
第２実施形態では、上記のように、約０．８μｍの深さを有するコンタクトホール２５ａ（３５ａ）に対応するフォトマスク上のホールパターンの大きさを、約０．６μｍの深さを有するコンタクトホール２５ｂ（３５ｂ）に対応するフォトマスク上のホールパターンの大きさよりも約０．０３５μｍ大きくなるように、フォトマスク上にホールパターンを形成した後に、そのフォトマスク上のホールパターンを用いて、層間絶縁膜３５にコンタクトホール３５ａおよび３５ｂを形成することによって、コンタクトホール３５ａのボトムサイズとコンタクトホール３５ｂのボトムサイズとをほぼ同じにすることができる。これにより、層間絶縁膜３５に異なる深さを有するコンタクトホール３５ａおよび３５ｂを形成したとしても、コンタクトホール３５ａおよび３５ｂのボトムサイズがばらつくのを抑制することができる。その結果、層間絶縁膜３５のコンタクトホール３５ａおよび３５ｂ内にそれぞれ形成されるプラグ電極３８ａおよび３８ｂのソース／ドレイン領域３２に対するコンタクト抵抗をほぼ同じにすることができる。
【００６２】
（第３実施形態）
図１４は、本発明の第３実施形態によるフォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、レジストに形成されたホールパターンのパターンサイズとの関係を示したグラフである。この第３実施形態では、上記第１および第２実施形態と異なり、複数のパターンサイズのホールパターンが混在する場合の例について説明する。なお、パターンサイズの設計寸法は、０．１７μｍおよび０．１９μｍとする。また、パターンピッチの設計寸法は、０．６μｍ以上とする。
【００６３】
この第３実施形態では、まず、０．１７μｍ、０．１８μｍおよび０．１９μｍの３つのパターンサイズを有するホールパターンを、それぞれのパターンサイズに対して複数のパターンピッチ（０．４μｍ〜１．１５μｍ）でフォトマスク上に形成する。また、Ｓｉ基板（図示せず）上に、約６００ｎｍの厚みを有するＴＥＯＳ膜からなる層間絶縁膜（図示せず）、約６３ｎｍの厚みを有する反射防止膜（図示せず）および約５５０ｎｍの厚みを有するポジ型レジスト（図示せず）を順次形成する。
【００６４】
この後、フォトマスク上のホールパターンをレジストに転写する。この場合の露光条件は、ｋｒｆエキシマレーザ波長：０．２４８μｍ、レンズ開口率：０．６８、コヒーレンシファクタ：０．７５、露光量：３３．５ｍＪである。これにより、レジストに、０．１７μｍ、０．１８μｍおよび０．１９μｍのパターンサイズのそれぞれに複数のパターンピッチを有するホールパターンが形成される。
【００６５】
そして、図１４に示すように、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、レジストに形成されたホールパターンのパターンサイズとの相関関係を取得する。
【００６６】
次に、設計寸法の許容範囲内のパターンサイズを有するホールパターンをレジストに形成することが可能なフォトマスク上のホールパターンのパターンサイズをパターンピッチ毎に調べる。具体的には、図１４に示したように、０．１７μｍのパターンサイズを有するフォトマスク上のホールパターンを用いて露光した場合、パターンピッチが０．６μｍ以上であれば、レジストに形成されるホールパターンのパターンサイズは、０．１７μｍ程度になる。また、０．１９μｍのパターンサイズを有するフォトマスク上のホールパターンを用いた場合、パターンピッチが０．６μｍ以上であれば、レジストに形成されるホールパターンのパターンサイズは、０．２μｍ程度になる。この場合、０．１９μｍのパターンサイズを有するフォトマスク上のホールパターンでは、設計寸法（０．１９μｍ）に対して約０．０１μｍ大きくなる。なお、０．１８μｍのパターンサイズを有するフォトマスク上のホールパターンを用いた場合、パターンピッチが０．６μｍ以上であれば、レジストに形成されるホールパターンのパターンサイズは、約０．１９μｍになる。
【００６７】
ここで、この第３実施形態では、約０．１９μｍのパターンサイズのホールパターンを約０．１８μｍのパターンサイズに変更している。このように、変更されたパターンサイズを有するホールパターンを含むフォトマスクを用いて露光すれば、約０．１９μｍのパターンサイズを有するホールパターンが得られる。このように、設計寸法が０．１７μｍのパターンサイズと０．１９μｍのパターンサイズとが混在する場合には、フォトマスク上のホールパターンのパターンサイズ差を、０．１９−０．１７＝０．０２μｍから、０．１８−０．１７＝０．０１μｍに小さくすれば、レジストに設計寸法の許容範囲内のパターンサイズを有するホールパターンを形成することができる。そして、このレジストをマスクとして、Ｓｉ基板上の反射防止膜および層間絶縁膜をエッチングすれば、設計寸法の許容範囲内のパターンサイズを有するホールパターン（コンタクトホール）を含む層間絶縁膜を形成することができる。これにより、設計寸法が０．１７μｍおよび０．１９μｍのパターンサイズが混在するホールパターンを同一の露光条件でレジストに転写した場合にも、転写されたホールパターンの各パターンサイズが設計寸法から大きくずれるのを抑制することができる。
【００６８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６９】
たとえば、上記実施形態では、本発明をホールパターン（穴パターン）を形成する際に適用する例を示したが、本発明はこれに限らず、ピラーパターン（柱パターン）を形成する際に適用しても、同様の効果を得ることができる。このように、本発明を単一のパターン形状を有するホールまたはピラーパターンに限定することによって、複数の形状のパターンが存在するラインパターンの場合と異なり、パターンピッチとパターンサイズとの関係に基づいて、容易に、パターンピッチの閾値を決定することができる。
【００７０】
また、上記第１および第２実施形態では、エッチング面積の増加に伴ってエッチング速度が低下するローディング効果による影響を考慮せずに閾値を決定したが、本発明はこれに限らず、閾値を決定する際に、ローディング効果を考慮するようにしてもよい。
【００７１】
また、上記第２実施形態では、電界効果型トランジスタ（ＭＯＳＦＥＴ）を含む半導体装置を形成する例について説明したが、本発明はこれに限らず、他の半導体素子を含む半導体装置を形成する場合にも適用可能である。
【００７２】
また、上記第２実施形態では、コンタクトホール２５ａと２５ｂとのボトムサイズ（底部の径）をほぼ同じにするようにしたが、本発明はこれに限らず、コンタクトホール（ホールパターン）のトップサイズ（頂部の径）をほぼ同じにするようにしてもよい。
【００７３】
また、上記第２実施形態では、設計寸法の許容範囲内のパターンサイズが、他のパターンサイズに切り替わるときのパターンピッチの値を閾値として決定した後に、閾値に基づいてパターンサイズを選択するようにしたが、本発明はこれに限らず、第２実施形態において、閾値を用いずにＥ−Ｌサイズのみに基づいて、パターンサイズを選択するようにしてもよい。
【００７４】
また、上記第３実施形態では、複数のパターンサイズのホールパターンが混在する場合に、閾値を決定せずに、各ホールパターンの設計寸法差よりもフォトマスクの各ホールパターンのパターン寸法差が小さくなるようにした例を示したが、本発明はこれに限らず、第３実施形態において、設計寸法の許容範囲内のパターンサイズが、他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として各々のパターンサイズについて決定した後に、その閾値に基づいて各々のパターンサイズについてパターンサイズを選択するようにしてもよい。
【００７５】
また、上記第３実施形態では、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、レジストに形成されたホールパターンのパターンサイズとの相関関係に基づいて、各ホールパターンの設計寸法差よりもフォトマスクの各ホールパターンのパターン寸法差が小さくなるようにした例を示したが、本発明はこれに限らず、フォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、エッチング後のホールパターンのパターンサイズとの相関関係に基づいて、各ホールパターンの設計寸法差よりもフォトマスクの各ホールパターンのパターン寸法差が小さくなるようにしてもよい。
【００７６】
【発明の効果】
以上のように、本発明によれば、半導体装置の信頼性を向上させることが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法に用いるフォトマスクの作製方法を説明するためのフローチャートである。
【図２】第１実施形態によるフォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、レジストに形成されたホールパターンのパターンサイズとの関係を示したグラフである。
【図３】第１実施形態による半導体装置の製造方法を説明するためのフォトマスクの平面図である。
【図４】第１実施形態による半導体装置の製造方法を説明するためのレジストの平面図である。
【図５】本発明の第１実施形態の変形例による半導体装置の製造方法に用いるフォトマスクの作製方法を説明するためのフローチャートである。
【図６】本発明の第２実施形態による半導体装置の製造方法に用いるフォトマスクの作成方法を説明するためのフローチャートである。
【図７】図６に示したフォトマスクの作成方法を含む第２実施形態による半導体装置の製造方法を説明するための断面図である。
【図８】第２実施形態によるホールパターンの深さとＥ−Ｌサイズとの関係を示したグラフである。
【図９】図６に示したフォトマスクの作製方法を含む第２実施形態による半導体装置の製造方法を説明するための断面図である。
【図１０】図６に示したフォトマスクの作製方法を含む第２実施形態による半導体装置の製造方法を説明するための断面図である。
【図１１】図６に示したフォトマスクの作製方法を含む第２実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２】図６に示したフォトマスクの作製方法を含む第２実施形態による半導体装置の製造方法を説明するための断面図である。
【図１３】図６に示したフォトマスクの作製方法を含む第２実施形態による半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の第３実施形態によるフォトマスク上のホールパターンのパターンサイズおよびパターンピッチと、レジストに形成されたホールパターンのパターンサイズとの関係を示したグラフである。
【図１５】従来の半導体装置の製造方法の問題点を説明するためのフォトマスクの平面図である。
【図１６】従来の半導体装置の製造方法の問題点を説明するためのレジストの平面図である。
【図１７】従来の半導体装置の製造方法の問題点を説明するためのフォトマスク上の穴パターンのパターンサイズおよびパターンピッチと、レジストに形成された穴パターンのパターンサイズとの関係を示したグラフである。
【符号の説明】
３、３７　フォトマスク
４、２６、３６　レジスト
２１、３１　半導体基板
２５ａ、３５ａ　コンタクトホール（第２の穴パターン）
２５ｂ、３５ｂ　コンタクトホール（第１の穴パターン）

Claims (10)

1. フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、半導体基板上に形成された穴または柱パターンのパターンサイズとの相関関係に基づいて、前記半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からの許容可能なずれ量が得られる前記フォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程と、
   前記半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からのずれ量が許容可能なずれ量になるように、前記パターンピッチに応じて、前記閾値に基づいて所定のパターンサイズを選択して前記フォトマスク上に穴または柱パターンを形成する工程と、
   前記フォトマスク上の穴または柱パターンを用いて、前記半導体基板上に穴または柱パターンを形成する工程とを備えた、半導体装置の製造方法。
2. 前記閾値を決定する工程は、
   前記フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、前記半導体基板上に形成されたレジストの穴または柱パターンのパターンサイズとの相関関係に基づいて、前記レジストに形成された穴または柱パターンのパターンサイズの許容可能な設計寸法からのずれ量が得られる前記フォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程を含む、請求項１に記載の半導体装置の製造方法。
3. 前記閾値を決定する工程は、
   前記フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、前記半導体基板上のエッチング後の穴または柱パターンのパターンサイズとの相関関係に基づいて、前記エッチング後の穴または柱パターンのパターンサイズの許容可能な設計寸法からのずれ量が得られる前記フォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程を含む、請求項１に記載の半導体装置の製造方法。
4. 前記閾値を決定する工程は、
   複数の閾値を決定する工程を含み、
   前記フォトマスク上に穴または柱パターンを形成する工程は、
   前記複数の閾値に基づいて多段階に所定のパターンサイズを選択して前記フォトマスク上に穴または柱パターンを形成する工程を含む、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記閾値を決定する工程は、
   複数のパターンサイズのそれぞれに複数のパターンピッチを有するフォトマスク上の穴または柱パターンを前記半導体基板上に形成することによって、前記フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、前記半導体基板上に形成された穴または柱パターンのパターンサイズとの相関関係を取得する工程を含む、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記フォトマスク上に穴または柱パターンを形成する工程は、
   第１の深さを有する第１の穴パターンと前記第１の深さよりも大きい第２の深さを有する第２の穴パターンとを前記半導体基板上に形成する場合に、前記第２の穴パターンに対応する前記フォトマスク上の穴パターンの大きさを前記第１の穴パターンに対応する前記フォトマスク上の穴パターンの大きさよりも大きくなるように形成する工程を含む、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記フォトマスク上に穴または柱パターンを形成する工程は、
   第１のパターンサイズを有する第１の穴または柱パターンと、前記第１のパターンサイズよりも大きい第２の穴または柱パターンとを前記半導体基板上に形成する場合に、前記第１の穴または柱パターンに対応する前記フォトマスク上の穴または柱パターンの大きさと前記第２の穴または柱パターンに対応する前記フォトマスク上の穴または柱パターンの大きさとの差が、前記第１のパターンサイズと前記第２のパターンサイズとの差よりも小さくなるように形成する工程を含む、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
8. 第１の深さを有する第１の穴パターンと前記第１の深さよりも大きい第２の深さを有する第２の穴パターンとを半導体基板上に形成する半導体装置の製造方法であって、
   前記第２の穴パターンに対応するフォトマスク上の穴パターンの大きさを前記第１の穴パターンに対応する前記フォトマスク上の穴パターンの大きさよりも大きくなるように形成する工程と、
   前記フォトマスク上の穴パターンを用いて、前記半導体基板上に前記第１の穴パターンと前記第２の穴パターンとを形成する工程とを備える、半導体装置の製造方法。
9. 第１のパターンサイズを有する第１の穴または柱パターンと、前記第１のパターンサイズよりも大きい第２の穴または柱パターンとを半導体基板上に形成する半導体装置の製造方法であって、
   前記第１の穴または柱パターンに対応するフォトマスク上の穴または柱パターンの大きさと前記第２の穴または柱パターンに対応する前記フォトマスク上の穴または柱パターンの大きさとの差が、前記第１のパターンサイズと前記第２のパターンサイズとの差よりも小さくなるように形成する工程と、
   前記フォトマスク上の穴または柱パターンを用いて、前記半導体基板上に前記第１の穴または柱パターンと、前記第２の穴または柱パターンとを形成する工程とを備える、半導体装置の製造方法。
10. フォトマスク上の穴または柱パターンのパターンサイズおよびパターンピッチと、半導体基板上に形成された穴または柱パターンのパターンサイズとの相関関係に基づいて、前記半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からの許容可能なずれ量が得られる前記フォトマスク上の穴または柱パターンのパターンサイズが他のパターンサイズに切り替わるときのパターンピッチの値をそのパターンサイズの閾値として決定する工程と、
    前記半導体基板上に形成された穴または柱パターンのパターンサイズの設計寸法からのずれ量が許容可能なずれ量になるように、前記パターンピッチに応じて、前記閾値に基づいて所定のパターンサイズを選択して前記フォトマスク上に穴または柱パターンを形成する工程とを備えた、フォトマスクの製造方法。

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