KR20000043225A

KR20000043225A - 반도체소자의 질화막 식각방법

Info

Publication number: KR20000043225A
Application number: KR1019980059575A
Authority: KR
Inventors: 송운영; 김재영
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2000-07-15

Abstract

본 발명은 반도체소자의 질화막 식각방법에 관한 것으로서, 질화막 식각 가스로 사용되는 다양한 C-H-F계 가스중에서 CHF₃와 CF₄혼합가스를 사용하여 최적의 식각 조건을 얻고자 할 때, CHF₃와 CF₄가스의 혼합 비를 조절하여 여러차례 반복 실험하여 CHF₃: CF₄= 1 : 1 일 때 CDB가 가장 적고 식각 균일도가 증가되는 것을 알수 있었으므로, 질화막을 식각장벽층으로 사용할 때 가장 필요한 식각 균일성이나, 패턴으로 사용할 때 중요시되는 CDB가 작아 질화막 식각 공정의 재현성을 증가시키고 식각 공정의 신뢰성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있고, 실험 영역을 한정시킴으로써 실험에 소요되는 재료 및 시간적 소모를 최소화할 수 있다.

Description

반도체소자의 질화막 식각방법

본 발명은 반도체소자의 질화막 식각방법에 관한 것으로서, 특히 식각 균일성이나 식각되는 오차의 정도를 나타내는 임계크기 바이어스(Critical dimantion bias; 이하 CDB라 칭함)가 가장 적은 최적의 질화막 식각 조건을 제시하여 식각 공정의 신뢰성을 향상시킬 수 있는 반도체소자의 질화막 식각방법에 관한 것이다.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.

[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수 ]

여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.

또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이러한 콘택 홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.

상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 질화막을 식각 정지층으로 사용하는 자기정렬 콘택(self-align contact; 이하 SAC 이라 칭함) 방법등이 있다.

상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.

또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.

종래 반도체소자의 SAC 제조방법은 반도체기판 상에 소정의 하부 구조물, 예를들어 소자분리 산화막과 게이트 산화막, 마스크 신화막 패턴과 중첩되어있는 게이트전극 및 소오스/드레인영역등의 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transister; 이하 MOS FET라 칭함)등을 형성한 후, 상기 구조의 전표면에 식각장벽층인 질화막과 산화막 재질의 층간절연막을 순차적으로 형성하고, 상기 반도체기판에서 전하저장전극이나 비트라인등의 콘택으로 예정되어있는 부분상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어있는 층간절연막을 건식식각하여 식각장벽층을 노출시키고, 다시 식각장벽층을 식각하여 콘택홀을 형성한다.

상기에서 질화막을 식각장벽층으로 사용하는 SAC 방법은 층간절연막과 식각장벽층간의 식각 선택비차가 5 : 1 이상으로 큰 조건에서 반응성이온에칭(Reactive lon Etching), 전자 싸이크로트론 공조에칭(Electron Cyclotron Resonance Etching), 인턱티브 커플드 플라즈마 에칭(Inductively Coupled Plasma Etching) 등의 방법으로 건식식각하여 질화막을 노출시키고, 다시 노출된 질화막을 제거하여 콘택홀을 형성하는데, 상기 식각 공정은 식각선택비를 증가시키기 위하여 다량의 폴리머를 발생시키는 C-H-F계 가스나 수소를 포함하는 가스로서 C₂F₄, C₂F₆, C₃F₆, C₃F₈, C₃F₈, C₄F₈, C₂H₂, CH₃F, C₂HF₅또는 CH₂F₂등의 가스를 하나 또는 두가지 이상을 불활성 가스와 혼합 사용한다.

여기서 상기 식각시 발생되는 폴리머가 산화막 재질의 층간절연막상에 증착되면, 산화막에서 발생되는 산소에 의해 폴리머들이 지속적으로 제거되어 식각이 일어나지만, 폴리머가 질화막상에 증착되면 식각 소스가 없어 질화막이 손상되지 않는다. 따라서 폴리머가 증가되면 산화막과 질화막간의 식각선택비는 증가되는데 반하여, 폴리머의 량이 지나치게 증가되거나 식각되지 않는 성분의 폴리머가 생성되면 어느 단계에서 식각이 정지되며, C/F의 비가 증가할 수록 폴리머의 생성이 증가되어 상기의 식각 정지가 더 잘 일어나게 되는 문제점이 있다.

또한 산화막과 질화막간의 식각선택비차가 작아지면, 질화막이 산화막 식각시 손상되어 그 하부의 도전층, 예를들어 반도체기판이 손상되거나, 상.하부 배선간에 단락이 발생되며, 최적 공정 조건의 공정여유도가 적고, 소자의 제현성이 떨어지고 다른 적층막과의 스트레스로 인하여 소자의 신뢰성이 떨어지는 등의 문제점이 있다.

더욱이 상기 식각 가스들을 사용한 질화막의 식각은 식각의 균일성이나 CDB 측면에서 신뢰성이 떨어져 소자의 재현성이 떨어지는 문제점으로 인하여 질화막의 사용이 어려우나, 64M DRAM 이상의 고집적소자에서는 반도체 소자 제조공정에 필연적으로 질화막(Si₃N₄)를 사용하고 있으며 그 사용 용도도 점차로 다양해지고 있어, 질화막의 안정적인 식각 공정의 필요성이 증가되나, 식각 정지나 식각 불균일성 및 CDB가 커지는 등의 공정상의 불안정에 의해 재현성이 떨어지는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위한 것으로 본 발명의 목적은 질화막의 식각 공정시 작은 CDB를 유지하고, 균일성을 향상시켜 소자 제조시 재현성을 증가시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 질화막 식각방법을 제공함에 있다.

도 1은 제1조건에 따라 식각된 질화막 패턴의 SEM 사진.

도 2는 제2조건에 따라 식각된 질화막 패턴의 SEM 사진.

도 3는 본 발명의 조건에 따라 식각된 질화막 패턴의 SEM 사진.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 질화막 식각방법의 특징은,

반도체 기판상에 형성된 질화막 식각 공정시 건식식각 가스로서 CHF₃/CF₄/Ar 혼합가스를 사용하되, CHF₃: CF₄를 ±10% 이하의 변동율을 가지는 1 : 1의 혼합 가스 유량를 사용하는 것에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 제조방법에 대하여 상세히 설명을 하기로 한다.

먼저, 본 발명자는 다양한 질화막 식각 가스들 중에서 CHF₃/CF₄/Ar 혼합가스만을 사용하되, 질화막의 블랭킷 식각이나 스페이서식각과 같은 식각 균일성이 필요한 식각 뿐만 아니라 CDB가 0인 조건이 요구되는 패턴 식각 공정에 관하여 식각 가스의 혼합비를 조절하여 실험하였다.

본 발명자의 실험결과에 따르면, CHF₃: CF₄〉 2 : 1인 경우 즉 CHF₃가스가 CF₄가스 보다 많은 경우 CDB가 23㎚ 이상, 식각 균일도가 6% 이상으로 나타났으며, CHF₃: CF₄〈 1 : 2인 경우 즉 CHF₃가스가 CF₄가스 보다 2배 이상 적은 경우 CDB가 27㎚ 이상, 식각 균일도가 6% 이상으로 나타났다.

상기에서 CHF₃: CF₄= 30 : 0인 경우에는 CDB가 24㎚, 식각 균일도가 8.0% 로 나타나 질화막 패턴이 도1과 같은 식각 형상을 지니며, CHF₃: CF₄= 0 : 30 인 경우 CDB가 30.0㎚이고, 식각균일도는 7.9%로 도2와 같은 식각 단면을 지닌다. 그러나 CHF₃: CF₄= 1 : 1인 경우에는 CDB가 21.8㎚, 식각 균일도가 3.9% 로 나타나 도3과 같은 균일하고 오차가 없는 식각 형상을 지니는 결과를 얻을 수 있었다.

따라서 블랭킷 식각이나 패턴 에칭 모두에서 CHF₃: CF₄= 1 : 1인 경우에 CDB가 가장 적고, 식각 균일도가 우수한 패턴을 얻을 수 있었으며, 그 공정상의 가스 비의 오차는 10%내외로 측정되었다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 질화막 식각방법은, 질화막 식각 가스로 사용되는 다양한 C-H-F계 가스중에서 CHF₃와 CF₄혼합가스를 사용하여 최적의 식각 조건을 얻고자 할 때, CHF₃와 CF₄가스의 혼합 비를 조절하여 여러차례 반복 실험하여 CHF₃: CF₄= 1 : 1 일 때 CDB가 가장 적고 식각 균일도가 증가되는 것을 알수 있었으므로, 질화막을 식각장벽층으로 사용할 때 가장 필요한 식각 균일성이나, 패턴으로 사용할 때 중요시되는 CDB가 작아 질화막 식각 공정의 재현성을 증가시키고 식각 공정의 신뢰성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있고, 실험 영역을 한정시킴으로써 실험에 소요되는 재료 및 시간적 소모를 최소화할 수 있는 이점이 있다.

Claims

반도체 기판상에 형성된 질화막 식각 공정시 건식식각 가스로서 CHF₃/CF₄/Ar 혼합가스를 사용하되, CHF₃: CF₄를 ±10% 이하의 변동율을 가지는 1 : 1의 혼합 가스 유량으로 사용하는 것을 특징으로하는 반도체소자의 질화막 식각방법.