KR20000045328A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 상부 금속배선을 산화막에 형성된 홈에 형성하는 듀얼 다마신 공정에서 일차로 하부 금속배선을 노출시키는 비아 콘택홀을 형성하고, 다시 절연막에서 상부 금속배선이 들어갈 홈을 형성하기 위한 감광막의 패턴닝 공정에서 기둥 형상의 감광막이 상기 비아콘택홀을 메우게 되며, 홈 형성을 위한 산화막 식각 공정시 상기 기둥 형상의 감광막 측벽에 산화막 잔류물이 스페이서 형상으로 남게되며, 이를 제거하기 위하여 산소와 불소베이스 가스를 혼합하여 오버에칭을 실시하여 감광막을 침식 시킴과 동시에 잔류물을 제거하고 콘택홀의 에지 부분도 라운드지게 형성하였으므로, 산화막 잔류물도 제거되어 공정의 파티클 소스가 없게 되고, 라운드진 콘택 에지에 의해 금속배선의 단차피복성이 향상되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 금속배선간 콘택인 비아 콘택 식각시 상부 금속배선이 들어갈 부분을 식각하여 홈을 형성하게되는 듀얼다마신(dual damascene) 공정에서 이차 감광막의 둘레에 스페이서 형상으로 남게되는 산화막을 효과적으로 제거하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수 ]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택 홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도시되어있지는 않으나, 종래 반도체소자의 SAC 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부 구조물, 예를들어 소자분리 산화막과 게이트 산화막, 마스크 신화막 패턴과 중첩되어있는 게이트전극 및 소오스/드레인영역등의 모스 전계효과 트랜지스터(MetalOxideSemiconductor Field Effect Transister; 이하 MOS FET라 칭함)등을 형성한 후, 상기 구조의 전표면에 식각장벽층과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그다음 상기 반도체기판에서 전하저장전극이나 비트라인등의 콘택으로 예정되어있는 부분상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어있는 층간절연막을 건식식각하여 식각장벽층을 노출시키고, 다시 식각장벽층을 식각하여 콘택홀을 형성한다.
상기에서 식각장벽층을 다결정실리콘으로 사용하는 경우, 이는 다시 식각장벽층을 전면에 형성하는 방법과 콘택홀이 형성될 지역에만 다결정실리콘층 패드를 형성하는 방법으로 나누어지는데, 이러한 다결정실리콘 SAC 방법은 산화막과는 다른 식각 기구를 가지는 다결정실리콘을 식각장벽층으로 사용하므로 산화막과는 높은 식각선택비차를 얻을 수 있으나, 전면 증착 방법은 콘택홀간의 절연 신뢰성이 떨어지고, 패드를 형성하는 방법은 콘택 패드와 실리콘기판간의 오정렬 발생시 기판에 손상이 발생되는데, 이를 방지하기 위하여 스페이서를 형성하거나 폴리머를 사용하여 콘택 패드를 확장시키는 방법이 제시되고 있으나 이 역시 0.18㎛ 이하의 디자인룰을 실현 할 수 없는 문제점이 있다.
상기의 같은 문제점을 해결하기 위하여 제시되고 있는 것이 질화막을 식각장벽층으로 사용하는 SAC 방법이다. 이 방법은 층간절연막과 식각장벽층간의 식각 선택비차가 5 : 1 이상으로 큰 조건에서 건식식각하여 질화막을 노출시키고, 다시 노출된 질화막을 제거하여 콘택홀을 형성하는데, 상기 식각 공정은 식각선택비를 증가시키기 위하여 다량의 폴리머를 발생시키는 C-H-F계 가스나 수소를 포함하는 가스를 불활성 가스와 혼합 사용한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조공정도로서, 듀얼 다마신 공정의 예이다.
먼저, 소정의 하부 구조물, 예를들어 소자분리 산화막과 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함) 및 캐패시터 등이 형성되어있는 반도체기판(10)상에 제1절연막(12)을 형성하고, 상기 제1절연막(12)상에 제1금속배선(14)을 형성한 후, 상기 구조의 전표면에 제2절연막(16)과 식각장벽층(18) 및 제3절연막(20)을 순차적으로 형성하고, 상기 제3절연막(20)상에 비아 콘택홀을 정의하기 위한 제1감광막(22) 패턴을 형성한다. 여기서 상기 제2 및 제3절연막(16,20)은 산화막 제질이고, 식각장벽층(18)은 질화막으로 형성한다. (도 1a 참조).
그다음 상기 제1감광막패턴(22)에 의해 노출되어있는 제3절연막(20)에서 제2절연막(16)까지 순차적으로 식각하여 상기 제1금속배선(14)에서 비아 콘택으로 예정되어있는 부분을 노출시키는 콘택홀(24)을 형성하고, 상기 제1감광막(22) 패턴을 제거하고, 상기 구조의 전표면에 제2감광막(26)을 도포한다. (도 1b 참조).
그후, 상기 제2감광막(26)을 선택 노광 및 현상하여 제2금속배선이 들어갈 홈으로 예정되어있는 부분을 노출시키는 제2감광막(26) 패턴을 형성한다. 이때 상기 비아 콘택홀(24)은 제2감광막(26)으로 체워지게된다. (도 1c 참조).
그다음 상기 제2감광막(26) 패턴에 의해 노출되어있는 제3산화막(20)을 제거하여 제2금속배선이 형성될 홈(28)을 형성한다. 이때 상기 콘택홀(24)을 메우고 있는 기둥 형상의 제2감광막(26)의 상부 측벽에 스페이서 형태의 산화막 잔류물(30)이 남게된다. (도 1d 참조).
그후 도시되어있지는 않으나, 상기 제2감광막(26) 패턴을 제거하고, 상기 홈(30)을 메우는 제2금속배선을 형성하여 상기 제1금속배선(14)과 연결되도록 한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 일차로 비아 콘택홀을 형성하고, 이단계에서 상부 금속배선이 들어갈 홈을 형성하기 위한 감광막 패턴닝 및 산화막 식각 공정시에 상기 콘택홀을 메우는 기둥 형태의 감광막의 측벽에 산화막 잔류물이 남게되어 후속 금속배선 공정에서 상기 홈을 금속물질이 원활하게 체우지 못하여 배선이 단선되거나, 산화막 잔류물이 공정상의 파티클 소스가 되어 공정수율 및 소자동작의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 듀얼 다마신 공정에서 비아 콘택홀을 메우고 있는 감광막의 상부를 침식시켜 그 측벽에 스페이서 형태로 산화막 잔류물이 남는 것을 방지하여 잔류물에 의한 금속배선의 단선이나 저항의 증가를 방지하고, 잔류물이 파티클 소스가 되는 것을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체기판 12 : 제1절연막
14 : 제1금속배선 16 : 제2절연막
18 : 식각장벽층 20 : 제3절연막
22 : 제1감광막 24 : 콘택홀
26 : 제2감광막 28 : 홈
30 : 산화막 잔류물
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
소정의 하부구조물이 형성되어있는 반도체기판상에 제1산화막을 형성하는 공정과,
상기 제1산화막상에 제1금속배선을 형성하는 공정과,
상기 구조의 전표면에 제2산화막과 질화막 및 제3산화막을 순차적으로 형성하는 공정과,
상기 제1금속배선에서 상부 배선과의 콘택으로 예정되어 있는 부분 상에 있는 제3산화막과 질화막 및 제2산화막을 순차적으로 제거하여 제1금속배선을 노출시키는 콘택홀을 형성하는 공정과,
상기 제3산화막에서 상부 금속배선이 매립되도록 예정되어있는 부분을 노출시키는 감광막패턴을 제3산화막상에 형성하되, 상기 콘택홀을 메우는 감광막이 기둥 형상으로 남도록하는 공정과,
상기 감광막패턴에 의해 노출되어있는 제3산화막을 식각하여 식각장벽층을 노출시키는 홈을 형성하는 공정과,
상기 불소 베이스 가스와 산소가스의 혼합 가스로 오버에치를 실시하여 상기 기둥 형상의 감광막의 측벽에 형성되는 산화막 잔류물을 제거하고, 콘택홀의 에지 부분을 라운드지게하며, 상기 감광막패턴을 침식시키는 공정과,
상기 감광막패턴을 제거하는 공정과,
상기 홈을 메우는 제2금속배선을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조공정도로서, 상부 금속배선을 산화막에 홈을 형성하여 매립시키는 듀얼 다마신 공정의 예이다.
먼저, 도 1b까지의 공정과 유사하게 반도체기판(10)상에 소정의 하부 구조물, 예를들어 소자분리 산화막과 MOS FET와 캐패시터 및 비트라인등을 형성하고, 상기 구조의 전표면에 제1절연막(12)을 형성한 후, 상기 제1절연막(12)상에 제1금속배선(14)을 형성하고, 상기 구조의 전표면에 산화막 재질의 제2절연막(16)과 질화막 재질의 식각장벽층(18) 및 산화막 재질의 제3절연막(20)을 순차적으로 형성하여 상부 표면을 평탄화시킨다.
그다음 비아 콘택홀 식각마스크인 제1감광막패턴(도시되지 않음)을 이용하여 제3절연막(20)에서 제2절연막(16)까지 순차적으로 식각하여 상기 제1금속배선(14)을 노출시키는 콘택홀(24)을 형성하고, 제1감광막패턴을 제거한 후, 상기 제3절연막(20)에서 상부 배선이 들어갈 홈으로 예정되어있는 부분을 노출시키는 제2감광막(26) 패턴을 형성한다. 이때 상기 비아 콘택홀(24)은 제2감광막(26)으로 메꾸어진다. (도 2a 참조).
그다음 상기 제2감광막(26) 패턴에 의해 노출되어있는 제3산화막(20)을 제거하여 식각장벽층(18)을 노출시키는 홈(28)을 형성하면, 상기 콘택홀(24)을 메우고 있는 기둥 형상의 제2감광막(26)의 상부 측벽에 스페이서 형태의 산화막 잔류물(30)이 남게된다. (도 2b 참조).
그후 상기 잔류물(30)을 제거하기 위하여 통상의 오버에치 공정을 진행하되, 산화막 식각 가스인 불소 베이스 가스에 산소가스를 혼합하고, RF 파워를 인가하여 상기 제2감광막(26)과 산소가스를 반응시켜 감광막을 침식시키며, 그 동안에 산화막 잔류물(30)과 노출되어있는 제3절연막(20)의 홈(28) 부분이 불소가스에 의해 식각되어 잔류물(30)은 제거되고, 홈(28)은 라운드지게 형성된다. 상기에서 불소 베이스 가스는 CF4, C2F6, CHF3, C3F8등의 가스를 사용하고, 식각 장비로는 고밀도 플라즈마나, 반응성이온에칭, TCP(transformed coupled plasma), DRM(dipoling magnetic)등의 장비를 사용하고, 산소가스량은 전체의 0.1∼10% 로 한다. (도 2c 참조).
그다음 도시되어있지는 않으나, 상기 제2감광막(26) 패턴을 제거하고, 상기 홈(30)을 메우는 제2금속배선을 형성하여 상기 제1금속배선(14)과 연결되도록 하며, 이때 상기 홈(28)과 콘택홀(24)의 에지 부분이 라운지게 형성되어 있어, 금속물질의 단차피복성이 향상되어 배선의 연결이 용이해진다.
상기에서는 금속배선 듀얼 다마신을 예로 들었으나, 다른 종류의 다마신 공정에도 본원발명의 기술사상이 사용될 수 있음은 물론이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 듀얼 다마신 공정에서 일차로 하부 금속배선을 노출시키는 비아 콘택홀을 형성하고, 다시 절연막에서 상부 금속배선이 들어갈 홈을 형성하기 위한 감광막의 패턴닝 공정에서 기둥 형상의 감광막이 상기 비아콘택홀을 메우게 되며, 홈 형성을 위한 산화막 식각 공정시 상기 기둥 형상의 감광막 측벽에 산화막 잔류물이 스페이서 형상으로 남게되며, 이를 제거하기 위하여 산소와 불소베이스 가스를 혼합하여 오버에칭을 실시하여 감광막을 침식 시킴과 동시에 잔류물을 제거하고 콘택홀의 에지 부분도 라운드지게 형성하였으므로, 산화막 잔류물도 제거되어 공정의 파티클 소스가 없게 되고, 라운드진 콘택 에지에 의해 금속배선의 단차피복성이 향상되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

  1. 소정의 하부구조물이 형성되어있는 반도체기판상에 제1산화막을 형성하는 공정과,
    상기 제1산화막상에 제1금속배선을 형성하는 공정과,
    상기 구조의 전표면에 제2산화막과 질화막 및 제3산화막을 순차적으로 형성하는 공정과,
    상기 제1금속배선에서 상부 배선과의 콘택으로 예정되어 있는 부분 상에 있는 제3산화막과 질화막 및 제2산화막을 순차적으로 제거하여 제1금속배선을 노출시키는 콘택홀을 형성하는 공정과,
    상기 제3산화막에서 상부 금속배선이 매립되도록 예정되어있는 부분을 노출시키는 감광막패턴을 제3산화막상에 형성하되, 상기 콘택홀을 메우는 감광막이 기둥 형상으로 남도록하는 공정과,
    상기 감광막패턴에 의해 노출되어있는 제3산화막을 식각하여 식각장벽층을 노출시키는 홈을 형성하는 공정과,
    상기 불소 베이스 가스와 산소가스의 혼합 가스로 오버에치를 실시하여 상기 기둥 형상의 감광막의 측벽에 형성되는 산화막 잔류물을 제거하고, 콘택홀의 에지 부분을 라운드지게하며, 상기 감광막패턴을 침식시키는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 홈을 메우는 제2금속배선을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 산소가스는 전체 가스량의 0.1∼10%로 하는 것을 특징으로하는 반도체소자의 제조방법.
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