JP2004064082A - 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ - Google Patents
半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ Download PDFInfo
- Publication number
- JP2004064082A JP2004064082A JP2003207767A JP2003207767A JP2004064082A JP 2004064082 A JP2004064082 A JP 2004064082A JP 2003207767 A JP2003207767 A JP 2003207767A JP 2003207767 A JP2003207767 A JP 2003207767A JP 2004064082 A JP2004064082 A JP 2004064082A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating layer
- layer
- substrate
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Abstract
【課題】半導体デバイスの端子の増加や狭ピッチ化に対応した高密度化、微細配線化を実現でき、かつ、システムの小型化、高密度化に対応した外部電極の狭ピッチ化を実現でき、しかも実装信頼性に優れた半導体装置搭載用配線基板を提供する。
【解決手段】半導体装置搭載用配線基板において、単一層である絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアと、前記絶縁層の表面に設けられた支持体とを有する構成にする。
【選択図】 図２
【解決手段】半導体装置搭載用配線基板において、単一層である絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアと、前記絶縁層の表面に設けられた支持体とを有する構成にする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、各種の半導体デバイスを高密度で搭載可能で、高速かつ高密度のモジュールやシステムを実現する際に好適に用いられる配線基板およびその製造方法、ならびにその配線基板上に半導体デバイスが搭載された半導体パッケージに関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの高速化、多機能化および高集積化による端子の増加や狭ピッチ化に伴い、半導体デバイスを搭載する実装用配線基板においても、これまで以上に高密度化、微細配線化が要求されている。
【０００３】
現在よく用いられている実装用配線基板としては、多層配線基板の一種であるビルドアップ多層基板が挙げられる。
【０００４】
このビルドアップ多層基板は、ガラスエポキシプリント基板をベースコア基板として次のようにして作製される。まず、このガラスエポキシプリント基板の両面にエポキシ系樹脂層を形成する。次いで、これらのエポキシ系樹脂層にフォトリソグラフィ法やレーザ法によりヴィアホールを形成する。その後、このエポキシ系樹脂層上に、無電解あるいは電解Ｃｕめっき法とフォトリソグラフィ法を組み合わせることにより配線層とヴィア導体を形成する。以上の工程を順次繰り返すことでビルドアップ積層構造を形成する。
【０００５】
しかしながら、このビルドアップ多層基板においては、ベースコア基板に耐熱性の低いガラスエポキシプリント基板を用いているために、ビルドアップ多層基板製造時の加熱処理によって、ガラスエポキシプリント基板に、収縮、そり、うねり等の不具合が発生するという問題がある。これらの不具合は、露光工程における精度を著しく低下させるため、ガラスエポキシプリント基板上に、高密度かつ微細な配線パターンを形成することは困難である。
【０００６】
また、このようなビルドアップ多層基板上にフリップチップ方式により半導体デバイスを搭載する場合、チップ搭載時や半田リフロー時における加熱処理によって、半導体デバイスとビルドアップ多層基板との間に接続不良やひずみが発生するおそれがあり、したがって、長期的な接続信頼性が低下するおそれがある。
【０００７】
そこで、上記の問題を解決するために、金属板からなるベース基板上にビルドアップ積層構造を形成した実装用配線基板が提案されている（特許文献１：特開２０００−３９８０号公報）。
図１８に、この実装用配線基板の製造工程図を示す。まず、図１８（ａ）に示すように、金属板１０１上に絶縁層１０２を形成し、この絶縁層１０２にヴィアホール１０３を形成する。次いで、図１８（ｂ）に示すように、ヴィアホール１０３を含む絶縁層１０２上に配線パターン１０４を形成する。次いで、図１８（ｃ）に示すように、配線パターン１０４上に絶縁層１０６を形成し、この絶縁層１０６に配線パターン１０４に達するフリップチップパッド部１０５を形成する。最後に、図１８（ｄ）に示すように、金属板１０１を下からエッチングし、基板補強体１０７及び外部電極端子１０８を形成する。
【０００８】
【特許文献１】
特開２０００−３９８０号公報
【０００９】
【発明が解決しようとする課題】
近年、実装用配線基板に対しては、前述の高密度化や微細配線化に加えて、システムの小型化や高密度化を実現するために、外部のボードや装置と電気的に接続するための外部電極を狭ピッチ化することが強く要求されている。
【００１０】
しかしながら、図１８に示す従来の実装用配線基板においては、外部電極端子１０８は金属板１０１をエッチングにより形成するため、エッチング時におけるサイドエッチング量制御の限界から、狭ピッチな外部電極端子１０８を形成することは非常に困難である。
【００１１】
また、この実装用配線基板を外部のボードや装置に実装したときに、構造上、外部電極端子１０８と絶縁層１０２との界面に応力が集中し、オープン不良が発生しやすく、十分な実装信頼性が得られない。
【００１２】
本発明は、上記の事情に鑑みてなされたものであって、半導体デバイスの端子の増加や狭ピッチ化に対応した高密度化、微細配線化を実現でき、かつ、システムの小型化、高密度化に対応した外部電極の狭ピッチ化を実現でき、しかも実装信頼性に優れた半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアと、前記絶縁層の表面に設けられた支持体とを有する半導体装置搭載用配線基板に関する。
【００１４】
また本発明は、前記電極が、その側面周囲が前記絶縁層に接し、前記電極の下面が前記絶縁層の下面と同一平面内にある上記の半導体装置搭載用配線基板に関する。
【００１５】
また本発明は、前記絶縁層がその下面に凹部を有し、前記電極の下面が前記凹部の底面を形成している上記の半導体装置搭載用配線基板に関する。
【００１６】
また本発明は、前記電極の下端部が前記絶縁層の下面から突出している上記の半導体装置搭載用配線基板に関する。
【００１７】
また本発明は、前記電極の上端部にＣｕ層、その下端側に少なくとも一層の異なる導電体層が配置された積層構造を有する上記の半導体装置搭載用配線基板に関する。
【００１８】
また本発明は、前記配線が形成された前記絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成される配線とが順次交互に一組以上設けられた多層配線構造を有する上記の半導体装置搭載用配線基板に関する。
【００１９】
また本発明は、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面に設けられた導電体層であって前記絶縁層の上面に設けられた配線に導通する導電体層とからなるコンデンサを有する上記の半導体装置搭載用配線基板に関する。
【００２０】
また本発明は、前記支持体が、前記電極の下面が露出するように前記絶縁層の下面に設けられている上記の半導体装置搭載用配線基板に関する。
【００２１】
また本発明は、前記支持体が前記絶縁層の下面全体に設けられた上記の半導体装置搭載用配線基板に関する。
【００２２】
また本発明は、二つの基板が貼り合わされた積層板の上面および下面側に、それぞれ前記基板を前記支持体として上記の配線基板が設けられた半導体装置搭載用配線基板に関する。
【００２３】
また本発明は、上記の配線基板に半導体装置が搭載された半導体パッケージに関する。
【００２４】
また本発明は、絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアとを有する配線基板と、前記配線基板上に搭載された半導体装置を有する半導体パッケージに関する。
【００２５】
また本発明は、前記電極の側面周囲が前記絶縁層に接し、前記電極の下面が前記絶縁層の下面と同一平面内にある上記の半導体パッケージに関する。
【００２６】
また本発明は、前記絶縁層の下面に凹部を有し、前記電極の下面が前記凹部の底面を形成している上記の半導体パッケージに関する。
【００２７】
また本発明は、前記電極の下端が前記絶縁層の下面から突出している上記の半導体パッケージに関する。
【００２８】
また本発明は、前記電極が、その上端部にＣｕ層、下端側に少なくとも一層の異なる導電体層が配置された積層構造を有する上記の半導体パッケージに関する。
【００２９】
また本発明は、前記配線が形成された前記絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成される配線とが順次交互に一組以上設けられた多層配線構造を有する上記の半導体パッケージに関する。
【００３０】
また本発明は、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面に設けられた導電体層であって前記絶縁層の上面に設けられた配線に導通する導電体層とからなるコンデンサを有する上記の半導体パッケージに関する。
【００３１】
また本発明は、基板上に電極パターンを形成する工程と、前記電極パターンを覆うように前記基板上に絶縁層を形成する工程と、前記絶縁層に前記電極パターンに達するヴィアホールを形成する工程と、前記ヴィアホールを埋め込むように前記絶縁層上に導電体層を形成し、前記導電体層をパターニングして配線パターンを形成する工程を有する半導体装置搭載用配線基板の製造方法に関する。
【００３２】
また本発明は、前記電極パターンを形成した後、所定の電極パターン上に誘電体層を形成する工程をさらに有し、前記誘電体層と前記誘電体層下の電極パターンと前記誘電体層に達するヴィアホールに埋め込まれた導電体層とでコンデンサを形成することを特徴とする上記の製造方法に関する。
【００３３】
また本発明は、前記基板を選択除去して前記電極パターンを露出させるとともに前記基板の残った部分を支持体とする工程を有する上記の製造方法に関する。
【００３４】
また本発明は、半導体装置を搭載した後に、前記基板を除去して前記電極パターンを露出させる工程を有する上記の製造方法に関する。
【００３５】
また本発明は、前記露出した電極パターンを選択エッチングして所定の厚さ分だけ除去して前記絶縁層の下面に凹部を形成する上記の製造方法に関する。
【００３６】
また本発明は、前記基板上に電極パターンを形成する工程において、前記基板として導電性基板を用い、前記基板上に電極パターンに相応する開口パターンを有するレジスト層を形成し、前記開口パターン内にめっき法により金属を析出させて前記電極パターンを形成する上記の製造方法に関する。
【００３７】
また本発明は、前記レジスト層をマスクとして前記基板をエッチングして前記レジスト層の開口パターンに相応する凹部を前記基板上面に形成した後、この凹部上に金属を析出させて前記電極パターンを形成する上記の製造方法に関する。
【００３８】
また本発明は、第１の基板と第２の基板を貼り合わせてなる積層板を用意する工程と、前記第１の基板上に第１の電極パターンを形成し、前記第２の基板上に第２の電極パターンを形成する工程と、前記第１及び第２の電極パターンを覆うようにそれぞれ第１及び第２の絶縁層を前記積層板上に形成する工程と、前記第１の絶縁層に前記第１の電極パターンに達するヴィアホールを形成し、前記第２の絶縁層に前記第２の電極パターンに達するヴィアホールを形成する工程と、前記ヴィアホールを埋め込むように前記第１及び第２の絶縁層上にそれぞれ導電体層を形成し、前記導電体層をパターンニングして第１及び第２の配線パターンを形成する工程とを有する半導体装置搭載用配線基板の製造方法に関する。
【００３９】
また本発明は、前記第１の基板と前記第２の基板とを分離する工程を有する上記の製造方法に関する。
【００４０】
また本発明は、前記第１の基板と前記第２の基板とを分離した後、前記第１及び第２の基板をそれぞれ選択除去して前記電極パターンを露出させるとともに前記基板の残った部分を支持体とする工程を有する上記の製造方法に関する。
【００４１】
また本発明は、半導体装置を搭載した後に、前記第１及び第２の基板をそれぞれ除去して前記電極パターンを露出させる工程を有する上記の製造方法に関する。
【００４２】
また本発明は、前記露出した電極パターンを選択エッチングして所定の厚さ分だけ除去して前記絶縁層の下面に凹部を形成する上記の配線基板の製造方法に関する。
【００４３】
また本発明は、前記第１及び第２の電極パターンを形成する工程において、前記第１及び第２の基板として導電性基板を用い、前記第１及び第２の基板上にそれぞれ第１及び第２の電極パターンに相応する開口パターンを有するレジスト層を形成し、前記開口パターン内にめっき法により金属を析出させて前記第１及び第２の電極パターンを形成する上記の配線基板の製造方法に関する。
【００４４】
また本発明は、前記レジスト層をマスクとしてそれぞれ前記第１及び第２の支持基板をエッチングして前記レジスト層の開口パターンに相応する凹部を前記基板上面に形成した後、この凹部上に金属を析出させて前記第１及び第２の電極パターンを形成する上記の配線基板の製造方法に関する。
【００４５】
また本発明は、前記電極パターンの形成において、前記電極パターンの上端部にＣｕ層、下端側に少なくとも一層の異なる導電層が配置された積層構造を形成する上記の配線基板の製造方法に関する。
【００４６】
また本発明は、前記電極パターンの形成において、その上端部にＣｕ層、下端側に半田の拡散に対するバリア導電層、さらに下端側に前記基板のエッチング除去に対するバリア導電層が配置された積層構造を形成する上記の配線基板の製造方法に関する。
【００４７】
【発明の実施の形態】
本発明の半導体装置搭載用配線基板（以下、適宜「配線基板」という。）及び半導体パッケージ、並びにこれらの製造方法の好適な実施の形態についてそれぞれ説明する。
【００４８】
［配線基板］
本発明の配線基板の一実施形態の概略断面図を図１に示す。
【００４９】
本実施形態の配線基板は、絶縁層６と、この絶縁層６の上面に設けられた配線８と、この絶縁層６の下面側に設けられた電極５と、この電極５の上面上に位置しこの電極５と配線８とを導通ように絶縁層６内に設けられたヴィア７と、絶縁層６の下面上に支持体１６を有する。
【００５０】
本実施形態における電極５は、その側面周囲の全体が絶縁層６に接し、電極５の下面が絶縁層６の下面と同一平面内にある。すなわち、電極５はその下面が絶縁層６から露出するように絶縁層６に埋め込まれている。本発明によれば、このように電極５が絶縁層６に埋め込まれているので、電極５への応力やひずみが緩和され応力の集中を低減することができ、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる。
【００５１】
また、本発明の配線基板における絶縁層下面側の電極は、少なくとも電極上端の側面周囲が絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられていればよく、図１に示す構造の他、図２（ａ）及び（ｂ）に示す構造にしてもよい。
【００５２】
図２（ａ）に示す構造では、絶縁層６はその下面側に凹部４１を有し、電極５はその下面がその凹部の底面を形成するように絶縁層６内に設けられている。この構造によれば、電極５への応力やひずみが緩和され応力集中が低減され、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる他、電極５が狭ピッチで配置されていても各電極５上に半田ボールを容易に設けることができる。
【００５３】
図２（ｂ）に示す構造では、電極５は、その下端が絶縁層６の下面から突出している。この構造によれば、電極５への応力やひずみが緩和され応力集中が低減され、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる他、半田ボールと電極５との接続信頼性を向上することができる。
【００５４】
図３は、図１に示す構成において電極５上に半田ボール３１を設けた構造を示す概略断面図である。必要に応じて、電極５の周囲にソルダーレジスト１７を設けてもよい。このソルダーレジスト１７は、図２（ａ）及び（ｂ）に示す構造おいても同様に設けることができる。ソルダーレジストは通常のレジスト材料から形成できる。このようなソルダーレジストを設けることにより、半田ボール設置の際にころがりを防止でき作業性を高めることができ、また、設置後においては半田ボールと電極との接合部での応力集中を低減でき、設置安定性を高めることができる。
【００５５】
本発明の配線基板における絶縁層下面側の電極は、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ等の金属や合金などの各種導電性材料で形成することができ、単層構造の他、半田の拡散防止層や電極強度の補強層を含む積層構造とすることもできる。積層構造の電極としては、下端側からＡｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ａｕ／Ｎｉ／Ｃｕ電極）、下端側からＮｉ、Ａｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ｎｉ／Ａｕ／Ｎｉ／Ｃｕ電極）、このＮｉ／Ａｕ／Ｎｉ／Ｃｕ電極から最下端層のＮｉ層が除去されたＡｕ／Ｎｉ／Ｃｕ電極、下端側からＣｕ、Ａｇ、Ｃｕがこの順で積層された電極（Ｃｕ／Ａｇ／Ｃｕ電極）を挙げることができる。上記電極において、中間のＮｉ層は半田の拡散防止層として機能する。また、Ｃｕ／Ａｇ／Ｃｕ電極において、Ａｇ層は電極の強度を向上する補強層として機能する。
【００５６】
本発明の配線基板における絶縁層表面に設けられる支持体は、配線基板を補強するために設けられる。配線基板に支持体を設けることにより、配線基板の反り等の変形が抑えられ、配線基板への半導体チップ（デバイス）の搭載信頼性や、外部ボード等への配線基板あるいは半導体パッケージの実装信頼性を確保することができる。
【００５７】
図１に示す実施形態において、支持体１６は、絶縁層６の下面に設けられ、絶縁層６の周囲にフレーム状に設けられている。図４に、本実施形態の配線基板の概略底面図（下面図）を示す。本発明の配線基板における支持体の形状は、図４に示すようなフレーム状の他、電極５以外の領域に（電極５が露出するように）格子状やメッシュ状として設けてもよい。また、本発明の配線基板における支持体は、半導体装置の搭載が可能な範囲内で配線基板の上面に設けてもよい。さらにこの場合、上面に設けた支持体で十分な強度が確保できるときは下面に支持体を有しない配線基板にすることもできる。
【００５８】
また、配線基板あるいはこの配線基板に半導体チップを搭載した半導体パッケージを実装するためには電極５が露出している必要があるが、後に電極５を露出させる処理を行うことができるならば、配線基板の下面全面に支持体（支持板）を設けた形態としてもよい。この場合、配線基板に半導体チップを搭載して半導体パッケージを形成した後に、支持体をフレーム状等に選択除去して電極５を露出させることができる。下面全面に支持体が形成されていることによって、半導体チップの搭載時において配線基板の平坦性がより十分に確保され半導体チップの搭載信頼性を向上することができる。なお、電極５を露出させるための支持体の除去に際して、作製した半導体パッケージが、支持体がなくても外部ボードへの十分な実装信頼性を確保できる程度に十分な強度をもつ場合は、配線基板下面の支持体全体を除去した形態としてもよい。
【００５９】
支持体の材料は、配線基板に上記の十分な強度を付与でき、半導体チップの配線基板への搭載や、配線基板あるいは半導体パッケージの実装時における熱処理に耐え得る耐熱性を有する材料であれば特に制限されないが、電極やヴィア、配線の製造の点から導電性材料が好ましい。このような導電性材料としては、十分な強度を有しながら、安価で加工が容易であることから、ステンレス鋼、銅、銅合金、アルミニウム、ニッケル等からなる金属が好ましい。
【００６０】
本発明の配線基板における絶縁層は、単一の材料からなる単層で形成することができるが、図５に示すように、２以上の異なる材料が積層された積層構造を有していてもよい。
【００６１】
この絶縁層は、半導体チップの配線基板への搭載信頼性や、配線基板あるいは半導体パッケージの外部ボード等への実装信頼性の点から、１０μｍ以上にすることが好ましい。
【００６２】
また、この絶縁層の材料としては、エポキシ系樹脂、フルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール、ポリベンゾシクロブテン、あるいはこれらの２種以上の混合物等の種々の絶縁性樹脂を適用することができる。特に、膜強度が７０ＭＰａ以上、破断伸び率が５％以上、ガラス転移温度が１５０℃以上、熱膨張率が６０ｐｐｍ以下の絶縁材料（以下、適宜「絶縁材料Ａ」と略する。）からなる単層膜、あるいは弾性率が１０ＧＰａ以上、熱膨張率が３０ｐｐｍ以下、ガラス転移温度が１５０℃以上の絶縁材料（以下、適宜「絶縁材料Ｂ」と略する。）からなる単層膜を少なくとも有することが好ましい。これらの単層膜は１０μｍ以上にすることが好ましい。ここで、膜強度および破断伸び率は、ＪＩＳ Ｋ ７１６１（引張特性試験）に準拠した絶縁材料の引っ張り試験による測定値であり、弾性率は、この引っ張り試験結果に基づいた歪み量０．１％における強度からの算出値である。熱膨張率はＪＩＳ Ｃ ６４８１に準拠したＴＡＭ法による測定値であり、ガラス転移温度はＪＩＳ Ｃ ６４８１に準拠したＤＭＡ法による測定値である。
【００６３】
絶縁材料Ａとしては、例えば、エポキシ系樹脂（日立化成製；ＭＣＦ−７０００ＬＸ）、ポリイミド系樹脂（日東電工製；ＡＰ−６８３２Ｃ）、ベンゾシクロブテン樹脂（ダウ・ケミカル製；Ｃｙｃｌｏｔｅｎｅ４０００シリ−ズ）、ポリフェニレンエーテル樹脂（旭化成製；ザイロン）、液晶ポリマーフィルム（クラレ製；ＬＣＰ−Ａ）、延伸多孔質フッ素樹脂含浸熱硬化性樹脂（ジャパンゴアテックス製；ＭＩＣＲＯＬＡＭ６００）等が好適である。
【００６４】
絶縁材料Ｂとしては、例えば、ガラスクロス含浸エポキシ樹脂（日立化成製；ＭＣＬ−Ｅ−６７９）、アラミド不織布含浸エポキシ樹脂（新神戸電機製；ＥＡ−５４１）、延伸多孔質フッ素樹脂含浸熱硬化性樹脂（ジャパンゴアテックス製；ＭＩＣＲＯＬＡＭ４００）等が好適である。
【００６５】
本発明の配線基板における絶縁層を積層構造とした場合、絶縁材料Ａ又はＢからなる層を有することが好ましいが、他の層を構成する材料としてはフルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂（以下適宜「フルオレン系樹脂」という）を用いることが好ましい。また、所望の特性をさらに付加あるいは向上させるために他の樹脂を混合したフルオレン系樹脂を主成分とする樹脂混合物を用いてもよい。このような樹脂混合物としては、フルオレン系樹脂を８０質量％以上含有していることが好ましく、例えばエポキシキシ樹脂を５〜２０質量％、好ましくは５〜１０質量％程度含有する樹脂混合物を好適に用いることができる。フルオレン系樹脂は、耐熱性、低誘電率、低熱膨張率、低吸水率などの優れた特性を有し、高密度で微細な配線基板に用いられる絶縁材料として好適であり、例えば特開平９−２１４１４１号公報に開示されている。
【００６６】
このような樹脂としては、下記一般式（Ｉ）で示される、９，９−ジフェニルフルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂を挙げることができる。
【００６７】
【化１】
【００６８】
式中、Ｒは、それぞれ独立に、水素原子またはメチル、エチル、ｎ−プロピル若しくはイソプロピル等の低級アルキル基、ｎは０〜２０の整数を示す。
【００６９】
以上のような樹脂材料を絶縁層に用いることで膜強度や破断伸び率に優れ、特に耐クラック性に優れた配線基板を得ることができ、エリアアレイで１００μｍピッチ以下の狭ピッチかつ多ピンの半導体チップを搭載可能である。
【００７０】
本発明者らは、これらの樹脂からなる絶縁層を有する配線基板について、プレッシャークッカー試験（温度１２１℃、湿度１００％）を行ったところ、１９２時間経過後もまったく樹脂層間剥離は観測されなかった。
【００７１】
また、下記の４種の樹脂をそれぞれ絶縁層６とする図９（ｃ）に示す半導体パッケージについて温度サイクル試験（−６５℃で３０分、１５０℃で３０分で１サイクルとする。）を行ったところ、１０００サイクル後においても断線やクラックは生じなかった。
【００７２】
樹脂ａ；膜強度７８ＭＰａ、破断伸び率８．５％、ガラス転移温度１７５℃、熱膨張率５５ｐｐｍ、弾性率２．５ＧＰａ、
樹脂ｂ；膜強度１８０ＭＰａ、破断伸び率３０％、ガラス転移温度３８５℃、熱膨張率２８ｐｐｍ、弾性率６．０ＧＰａ、
樹脂ｃ；ガラス転移温度１８０℃、熱膨張率１１ｐｐｍ、弾性率１１ＧＰａ、
樹脂ｄ；ガラス転移温度２００℃、熱膨張率１８ｐｐｍ、弾性率１２ＧＰａ。
【００７３】
本発明の配線基板は、配線が設けられた絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成された配線とが順次交互に一組以上形成された多層配線構造を有することができる。図６に、この一実施形態として、図１に示す構造にさらに絶縁層と配線を一組積層した多層配線構造を有する形態を示す。絶縁層６上には配線８を覆うように絶縁層１２が設けられ、この絶縁層１２上には配線１３が設けられ、この配線１３と配線８とを導通するように絶縁層１２内にヴィアが設けられている。このような多層配線構造において、絶縁層の少なくとも一層が絶縁材料Ａ又はＢからなることが好ましく、さらに他の絶縁層が前記のフルオレン系樹脂からなることが好ましい。
【００７４】
本発明の配線基板は、図７に示す実施形態のように、下面側に設けられた複数の電極の一部の電極５の上面に誘電体層９３を設け、この誘電体層９３上にヴィア導電体７を設けて、電極５と誘電体層９３とヴィア導電体７からなるコンデンサを有することもできる。このようなコンデンサを形成することにより、伝送ノイズを低減することができ、高速化に最適な配線基板を得ることができる。誘電体層の材料としては、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ケイ素（ＳｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）、ＳｒＢｉ２Ｔａ２Ｏ９などのペロブスカイト系材料を挙げることができる。
【００７５】
本発明の配線基板は、図８（ａ）、（ｂ）に示すように、二枚の支持基板１が貼り合わされた積層板の両面にそれぞれ上述の配線基板構造が形成された形態とすることもできる。この形態は、半導体チップの搭載前あるいは搭載後に二枚の支持基板を分離して二つの配線基板あるいは半導体パッケージとし、それぞれ前述のように電極５が露出するように支持基板１を除去して、他のボード等に実装可能な形態にすることができる。
【００７６】
［半導体パッケージ］
本発明の半導体パッケージは、本発明の配線基板の上面に半導体チップを搭載して形成することができる。半導体チップのパッド等の電気的接続部と配線基板の配線とは、種々の方式で電気的に導通することが可能であり、例えば、フリップチップ方式、ワイヤーボンディング方式、テープボンディング方式が挙げられる。
【００７７】
図９に、フリップチップ方式による一実施形態を示す。本発明の半導体パッケージは、図９（ａ）に示すように、配線基板の下面全面に基板１を備えた形態とすることができる。この場合、他のボード等に実装する際、電極５が露出するように基板１を除去する。電極５が露出した形態としては、図９（ｂ）に示すように絶縁層６下面に、フレーム状あるいは格子状やメッシュ状に基板１を加工して残し、半導体パッケージの補強のための支持体１６とすることができる。このような支持体を形成しなくても十分な強度が確保できる場合は、基板１全部を除去して、図９（ｃ）に示すような形態としてもよい。図９（ａ）〜（ｃ）に示すように、モールド樹脂により半導体チップを封入した場合は、モールド樹脂が支持体としても機能するため、支持体１６を設けなくても十分な強度を確保することが可能である。
【００７８】
また、本発明の半導体パッケージは、図９に示す実施形態のように、半導体チップ１８に設けられたパッド１９と、本発明の配線基板に相当する配線構造体９の配線８とは、例えば金属バンプ２０を介して電気的に接続することができる。その際、半導体チップ１８と配線構造体８との間には必要によりアンダーフィル樹脂２１を充填することができる。また、配線構造体９上の半導体チップはモールド樹脂２２を用いてトランスファーモールド法により封入することができる。あるいは、熱放射を高めるため、図９（ｄ）に示すように、半導体チップ１８上にヒートシンク３３を設けた後、他の封止法により封入することもできる。
【００７９】
また、本発明の半導体パッケージは、図１０に示すように、両面に半導体チップが搭載された形態とすることができる。このような形態は、図８を用いて説明した形態の配線基板の両面にそれぞれ半導体チップを搭載することにより形成することができる。この半導体パッケージは、他のボード等への実装の際、二枚の基板が貼り合わされた積層基板を二つに分離して二つの半導体パッケージとし、それぞれ前述のように配線構造体９の電極５が露出するように基板１を除去して、他のボード等に実装可能な形態にすることができる。
【００８０】
［配線基板および半導体パッケージの製造方法］
図１１に、本発明の製造方法の一実施形態の断面工程図を示す。
【００８１】
まず、図１１（ａ）に示すように、ステンレス鋼、Ｃｕ、Ｃｕ合金、Ａｌ、Ｎｉ等の金属板からなる基板１上に、電極パターン形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【００８２】
次に、図１１（ｂ）に示すように、基板１から通電を行い、電解めっき法により開口部３内の基板１上にメッキ層４を形成する。次いで、図１１（ｃ）に示すように、レジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層４を残して、これを電極５とする。このように、電極５の形成には、信頼性の点から、緻密な金属を析出させることができる電解めっき法を用いることが望ましいが、無電解めっき法により開口部３にメッキ層４を析出させて電極５を形成することもできる。
【００８３】
次に、図１１（ｄ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁膜６にフォトリソグラフィ法あるいはレーザ加工法等により電極５に達するヴィアホール７ａを形成する。
【００８４】
絶縁層６の材料としては、エポキシ系樹脂、前記のフルオレン系樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール、ポリベンゾシクロブテン等の種々の絶縁性樹脂を適用することができる。この絶縁層６は、実装信頼性を向上させるため、例えば図５に示すように、複数の樹脂層から構成することもできる。
【００８５】
次に、図１１（ｅ）に示すように、スパッタリング法、無電解めっき法、電解めっき法等によりヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をフォトリソグラフィ法によりパターニングして配線層８を形成する。または、ヴィアホール７ａを埋め込むように導電体層を形成した後、絶縁層６上面の不要な導電体層を除去してヴィアホール７ａのみに導電体を残してヴィア７を形成し、続いてこのヴィアに接続する同種あるいは異種の導電体層を形成し、これをパターニングして配線層８を形成することもできる。
【００８６】
以上のようにして本実施形態の配線基板を形成できるが、この配線基板を他のボード等に実装可能な形態とするには、例えば前述した図１及び図４に示すように、所定の領域の基板１を選択エッチングして、外部と電気的に接続するための電極５を露出させるとともに、絶縁層６の外周にフレーム状に残した基板を支持体１６とする。前述したように支持体１６は、フレーム状の他、格子状やメッシュ状に形成することも可能である。
【００８７】
その後、必要であれば、図３に示すように、電極５に半田ボールを搭載するために電極５の周囲にソルダーレジスト１７を形成してもよく、さらに半田ボール３１を搭載してもよい。
【００８８】
また、配線層８を形成した後、図１２に示すように、配線層８を覆うように絶縁層６上にカバーコート１０を形成し、このカバーコート１０の所定の位置に半導体チップと導通するためのパッド部１１として開口を設けることもできる。このパット部１１はその開口に導体を埋め込んで電極パッドとすることができる。
【００８９】
また、配線層８を形成した後、図６に示すように、配線層８を覆うように絶縁層６上に絶縁層１２を形成し、前述と同様にして、絶縁層１２中にヴィア及び絶縁層１２上に配線層１３を形成して多層配線構造を設けることができる。この工程を繰り返すことにより任意の層数に多層化することができる。
【００９０】
このような本実施形態の製造方法によれば、電極５の狭ピッチ化かつ高精度化が極めて容易である。また、電極５は絶縁膜６に埋め込まれた構造となっているので、電極５への応力やひずみを緩和でき、応力集中が少なくなるため、外部のボードや装置との実装信頼性にも優れた配線基板を製造することができる。本実施形態の配線基板に半導体チップを搭載して半導体パッケージとすれば、この半導体パッケージの、外部のボードや装置との実装信頼性を高めることができる。
【００９１】
さらに、電極５の形成に用いた基板１を、電極５の露出のための除去工程に際して配線基板の支持体１６として残すことができるため、別途に支持体を設ける工程が不要であり、簡便な方法で、取り扱い性に優れ、チップの搭載信頼性および他のボード等への実装信頼性に優れた配線基板を製造することができる。
【００９２】
図８に示すような積層板の両側に配線構造が形成された配線基板は、例えば次のようにして製造することができる。
【００９３】
まず、図１３（ａ）に示すように、第１の基板と第２の基板が貼り合わされた積層板２５を用意する。例えば、一方の基板１の周囲（接着領域２４）にエポキシ系またはポリイミド系の耐熱性の接着性樹脂を配置し、その面に他方の基板を貼り合わせ接着固定する。
【００９４】
次に、前述の方法と同様にして積層板の両面にそれぞれレジスト層を形成し、これらをパターニングして所定の第１及び第２の電極パターンに相応する開口パターンを形成する。次に、基板１から通電を行い、電解メッキ法によりレジスト層の開口内にメッキ層を形成し、続いてレジスト層を除去して積層板２５の両面にそれぞれ第１及び第２の電極５を形成する。次に、前述の方法と同様にして、積層板２５の両面にそれぞれ絶縁層６を形成し、次いでこれらの絶縁層にそれぞれヴィアホールを形成した後、これらのヴィアホールを埋め込むように導電膜を形成し、これらをパターニングして配線８を形成する（図１３（ｂ））。その後、図１３（ｂ）に示す点線の位置（接着領域２４の内側）で配線基板２６を切断することにより、図１３（ｃ）に示すように、貼り合わせた第１及び第２の基板１を分離して、二つの配線基板を得ることができる。あるいは、配線基板の少なくとも一方の面に半導体チップを搭載して、例えば図１０に示すように両面に半導体チップを搭載して半導体パッケージを形成した後、貼り合わせた第１及び第２の基板１を分離して、二つの半導体パッケージを得ることもできる。
【００９５】
このような製造方法によれば、工程を簡略化できるので、生産性が向上し、低コスト化をはかることができる。
【００９６】
［積層型電極を有する配線基板の製造方法］
図１４に、積層型電極を有する配線基板の製造方法の一実施形態を示す。
【００９７】
本実施形態の製造方法では、基板１としてステンレス鋼板を用い、配線基板の下面側からＡｕメッキ層、Ｎｉメッキ層、Ｃｕメッキ層をこの順で積層した３層構造の電極を形成する。
【００９８】
まず、図１４（ａ）に示すように、ステンレス鋼（例えば日新製鋼製；ＳＵＳ３０４）からなる基板１上に、メッキ膜形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【００９９】
ここで、基板１の好ましい板厚は０．１ｍｍ〜１．０ｍｍであり、より好ましくは０．２ｍｍ〜０．８ｍｍである。その理由は、板厚が薄すぎると、配線基板の製造工程において反りが発生しやすく、精度が低下して微細な配線形成が困難となってしまうためであり、また、板厚が厚すぎると、重量が大きくなるために取り扱い性が低下してしまうからである。
【０１００】
次に、図１４（ｂ）に示すように、電解めっき法あるいは無電解めっき法により、開口部３３内の基板１上に、Ａｕメッキ層４ａ、Ｎｉメッキ層４ｂ、Ｃｕメッキ層４ｃをこの順で形成する。それぞれのメッキ層の厚さは、Ａｕメッキ層が０．３μｍ〜３μｍ、Ｎｉメッキ層が１μｍ〜７μｍ、Ｃｕメッキ層が５μｍ以上とすることが好ましい。
【０１０１】
次に、図１４（ｃ）に示すように、基板１上からレジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層を残して、Ａｕ／Ｎｉ／Ｃｕの３層構造の電極５とする。
【０１０２】
次に、図１４（ｄ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁層６に、電極５に達するヴィアホール７ａを形成する。
【０１０３】
次いで、図１４（ｅ）に示すように、ヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をパターニングして配線層８を形成する。
【０１０４】
最後に、図１４（ｆ）に示すように、基板１の所定の領域を下面側からエッチングにより除去して電極５を露出させると同時に支持体１６を形成する。
【０１０５】
Ａｕ／Ｎｉ／Ｃｕの３層構造の電極５を有する本実施形態においては、ステンレス鋼からなる基板１とＡｕメッキ層との界面で十分な密着性を有するため剥がれが起きにくい。また、Ａｕメッキ層は、絶縁層６の形成などの製造時の熱履歴によっては、基板１やＮｉメッキ層に対して拡散しにくい。このため、Ａｕメッキ層は、基板１のエッチング時におけるバリアメタルとして十分な機能を果たすことができ、エッチング条件を幅広く選択することができる。よって、製造上の歩留まり、生産性、取り扱い性を向上させることができる。さらに、電極５に半田ボールを搭載して外部のボードや装置と電気的に接続する際に、Ｎｉメッキ層が半田の拡散防止層として機能するので、実装信頼性を高めることができる。
【０１０６】
他の積層型電極を有する配線基板の製造方法としては、基板１としてＣｕ板あるいはＣｕ合金板（例えば神戸製鋼製；ＫＦＣ）を用い、配線基板の下面側から、Ｎｉメッキ層、Ａｕメッキ層、Ｎｉメッキ層、Ｃｕめっき層をこの順で積層した４層構造の電極を形成することができる。この構造は、基板１と電極構造が異なる以外は上記の方法と同様にして形成することができる。
【０１０７】
基板１の厚さは上記の方法と同様に０．１ｍｍ〜１．０ｍｍが好ましく、基板１側からＮｉメッキ層の厚さは１μｍ以上、Ａｕメッキ層の厚さは０．３μｍ〜３μｍ、Ｎｉメッキ層の厚さは１〜７μｍ、Ｃｕメッキ層の厚さは５μｍ以上にすることが好ましい。
【０１０８】
ＣｕあるいはＣｕ合金からなる基板１（以下適宜「Ｃｕ基板」という）は、塩化銅あるいは塩化鉄系エッチング液で容易にエッチングすることができため、生産性がさらに向上する利点がある。
【０１０９】
また、本発明者等が鋭意検討したところによれば、Ｃｕ基板は、ステンレス鋼からなる基板とは特性が異なるために、このＣｕ基板上に直接Ａｕめっき層を形成すると、配線基板の製造工程における熱履歴により、Ｃｕ基板とＡｕめっき層との間で金属拡散が発生し、エッチング時のバリアメタルとして機能しないことがわかった。そこで、鋭意検討を重ねた結果、この金属拡散の問題は、Ｃｕ基板上にＮｉメッキ層５２を介して他のメッキ層を形成することで解決することを見いだした。さらに、中間層のＮｉ層は半田の拡散防止層としても機能するため、Ｎｉ／Ａｕ／Ｎｉ／Ｃｕめっき多層構造の電極５は、配線基板の電極として最適であることがわかった。
【０１１０】
その他の実施形態として、Ｃｕ／Ａｇ／Ｃｕ電極についても上記の方法と同様にして形成することができ、その際の基板としては特に制限されないが例えばＣｕ基板やステンレス鋼板を用いることができる。
【０１１１】
［凹型電極構造を有する配線基板の製造方法］
本発明の配線基板における電極は、図２（ａ）に示すように、絶縁層６の下面に設けられた凹部４１の底面から露出する構造にすることもできる。この構造は、例えば図１５に示すように、電極５を配線基板（絶縁層６）の下面側から所定の厚さ分だけエッチング除去して凹部４１を形成することにより得ることができる。図１５に示すように複数の異種材料層からなる多層構造をもつ電極の場合は、材料によるエッチングレートの違いにより容易に所定の厚さ分だけ層単位でエッチング除去することができる。例えば前記のＮｉ／Ａｕ／Ｎｉ／Ｃｕメッキ多層構造の電極５においては、Ｎｉメッキ層のみをエッチング除去して、絶縁層下面（配線基板下面）に対して窪んだ構造を形成することができる。このような構造にすることにより、電極５が狭ピッチな場合でも半田ボールを容易に搭載することができるようになる。
【０１１２】
［凸型電極構造を有する配線基板の製造方法］
本発明の配線基板における電極は、図２（ｂ）に示すように、絶縁層６の下面から突出した構造とすることもできる。この構造は、例えば以下のようにして形成することができる。
【０１１３】
まず、図１６（ａ）に示すように、金属板からなる基板１上に、電極パターン形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【０１１４】
次に、図１６（ｂ）に示すように、レジストマスク２をエッチングマスクとして基板１の上面をエッチングして、レジストマスク２の開口部３に相応した凹部５１を基板１上面に形成する。
【０１１５】
次に、図１６（ｃ）に示すように、露出した基板１上にめっき法により金属を析出させて凹部５１及び開口部３内にメッキ層４を形成する。次いで、図１６（ｄ）に示すように、レジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層４を残して、これを電極５とする。
【０１１６】
次に、図１６（ｅ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁層６にフォトリソグラフィ法あるいはレーザ加工法等により電極５に達するヴィアホール７ａを形成する。
【０１１７】
次に、図１６（ｆ）に示すように、スパッタリング法、無電解めっき法、電解めっき法等によりヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をフォトリソグラフィ法によりパターニングして配線層８を形成する。
【０１１８】
その後、図２（ｂ）に示すように、所定の領域の基板１を下面側から選択エッチングして、外部と電気的に接続するための電極５を露出させるとともに、例えば絶縁層６の外周にフレーム状に基板を残して支持体１６とする。
【０１１９】
以上のようにして容易に凸型電極を形成することができる。なお、図１６（ｂ）に示す工程においてエッチング量を調整することによって、絶縁層下面からの電極の突出サイズを調整することができる。
【０１２０】
［コンデンサを有する配線基板の製造方法］
本発明の配線基板には、前述したように、例えば図７に示すようなコンデンサを有する構成とすることもできる。コンデンサを有する構成は、例えば以下のようにして形成することができる。
【０１２１】
まず、図１７（ａ）に示すように、前述のメッキ法を用いた方法にしたがって基板１上に電極９２を形成する。
【０１２２】
次に、図１７（ｂ）に示すように、複数の電極のうち一部の電極上に、例えばメタルマスクを用いたスパッタリング法により誘電体層９３を形成する。
【０１２３】
次に、図１７（ｃ）に示すように、電極９２及び誘電体層９３が形成された基板１上に絶縁層９４を形成し、この絶縁層９４にフォトリソグラフィ法あるいはレーザ加工法によりヴィアホール９５ａを形成する。
【０１２４】
次に、図１７（ｄ）に示すように、絶縁膜９４上にヴィアホール９５ａを埋め込むように導電体層を形成し、この導電体層をパターニングして配線層９６を形成する。
【０１２５】
その後、図１７（ｅ）に示すように、所定の領域の基板１を下面側から選択エッチングして、外部と電気的に接続するための電極９２を露出させるとともに、支持体９７を形成する。
【０１２６】
誘電体層９３と、誘電体層９３下の電極９２と、誘電体層９３上のヴィア導電体層９５とがコンデンサとしての機能を有するため、伝送ノイズを低減することができる。これにより、高速化に最適な配線基板を得ることができる。
【０１２７】
【発明の効果】
以上説明したように本発明によれば、半導体デバイスの端子の増加や狭ピッチ化に対応した配線基板の高密度化、微細配線化を実現でき、かつ、システムの小型化、高密度化に対応した配線基板の外部電極の狭ピッチ化を実現することができる。さらに、実装信頼性に優れた配線基板を提供することができ、高性能かつ信頼性に優れた半導体パッケージを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置搭載用配線基板の一実施形態の概略断面図である。
【図２】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図３】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図４】本発明の半導体装置搭載用配線基板の一実施形態の概略底面（下面）図である。
【図５】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図６】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図７】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図８】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図９】本発明の半導体パッケージの実施形態の概略断面図である。
【図１０】本発明の半導体パッケージの他の実施形態の概略断面図である。
【図１１】本発明の半導体装置搭載用配線基板の製造方法の一実施形態を示す断面工程図である。
【図１２】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図１３】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１４】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１５】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１６】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１７】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１８】従来の半導体装置搭載用配線基板の製造方法を示す断面工程図である。
【符号の説明】
１ 基板
２ レジストマスク
３ 開口部
４ めっき層
５ 電極
６ 絶縁層
７ ヴィア
７ａ ヴィアホール
８ 配線層
９ 配線構造体
１０ カバーコート
１１ パッド部
１２ 絶縁層
１３ 配線層
１６ 支持体
１７ ソルダーレジスト
１８ 半導体チップ
１９ パッド
２０ 金属バンプ
２１ アンダーフィル樹脂
２２ モールド樹脂
２４ 接着領域
２５ 積層板
２６ 配線基板
３１ 半田ボール
３２ 誘電体層
３３ ヒートシンク
４１ 凹部
５１ 凹部
９１ 基板
９２ 電極
９３ 誘電体層
９４ 絶縁層
９５ ヴィア導電体
９６ 配線
９７ 支持体
１０１ 金属板
１０２ 絶縁層
１０３ ヴィアホール
１０４ 配線パターン
１０５ フリップチップパッド部
１０６ 絶縁層
１０７ 基板補強体
１０８ 外部電極端子
【発明の属する技術分野】
本発明は、各種の半導体デバイスを高密度で搭載可能で、高速かつ高密度のモジュールやシステムを実現する際に好適に用いられる配線基板およびその製造方法、ならびにその配線基板上に半導体デバイスが搭載された半導体パッケージに関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの高速化、多機能化および高集積化による端子の増加や狭ピッチ化に伴い、半導体デバイスを搭載する実装用配線基板においても、これまで以上に高密度化、微細配線化が要求されている。
【０００３】
現在よく用いられている実装用配線基板としては、多層配線基板の一種であるビルドアップ多層基板が挙げられる。
【０００４】
このビルドアップ多層基板は、ガラスエポキシプリント基板をベースコア基板として次のようにして作製される。まず、このガラスエポキシプリント基板の両面にエポキシ系樹脂層を形成する。次いで、これらのエポキシ系樹脂層にフォトリソグラフィ法やレーザ法によりヴィアホールを形成する。その後、このエポキシ系樹脂層上に、無電解あるいは電解Ｃｕめっき法とフォトリソグラフィ法を組み合わせることにより配線層とヴィア導体を形成する。以上の工程を順次繰り返すことでビルドアップ積層構造を形成する。
【０００５】
しかしながら、このビルドアップ多層基板においては、ベースコア基板に耐熱性の低いガラスエポキシプリント基板を用いているために、ビルドアップ多層基板製造時の加熱処理によって、ガラスエポキシプリント基板に、収縮、そり、うねり等の不具合が発生するという問題がある。これらの不具合は、露光工程における精度を著しく低下させるため、ガラスエポキシプリント基板上に、高密度かつ微細な配線パターンを形成することは困難である。
【０００６】
また、このようなビルドアップ多層基板上にフリップチップ方式により半導体デバイスを搭載する場合、チップ搭載時や半田リフロー時における加熱処理によって、半導体デバイスとビルドアップ多層基板との間に接続不良やひずみが発生するおそれがあり、したがって、長期的な接続信頼性が低下するおそれがある。
【０００７】
そこで、上記の問題を解決するために、金属板からなるベース基板上にビルドアップ積層構造を形成した実装用配線基板が提案されている（特許文献１：特開２０００−３９８０号公報）。
図１８に、この実装用配線基板の製造工程図を示す。まず、図１８（ａ）に示すように、金属板１０１上に絶縁層１０２を形成し、この絶縁層１０２にヴィアホール１０３を形成する。次いで、図１８（ｂ）に示すように、ヴィアホール１０３を含む絶縁層１０２上に配線パターン１０４を形成する。次いで、図１８（ｃ）に示すように、配線パターン１０４上に絶縁層１０６を形成し、この絶縁層１０６に配線パターン１０４に達するフリップチップパッド部１０５を形成する。最後に、図１８（ｄ）に示すように、金属板１０１を下からエッチングし、基板補強体１０７及び外部電極端子１０８を形成する。
【０００８】
【特許文献１】
特開２０００−３９８０号公報
【０００９】
【発明が解決しようとする課題】
近年、実装用配線基板に対しては、前述の高密度化や微細配線化に加えて、システムの小型化や高密度化を実現するために、外部のボードや装置と電気的に接続するための外部電極を狭ピッチ化することが強く要求されている。
【００１０】
しかしながら、図１８に示す従来の実装用配線基板においては、外部電極端子１０８は金属板１０１をエッチングにより形成するため、エッチング時におけるサイドエッチング量制御の限界から、狭ピッチな外部電極端子１０８を形成することは非常に困難である。
【００１１】
また、この実装用配線基板を外部のボードや装置に実装したときに、構造上、外部電極端子１０８と絶縁層１０２との界面に応力が集中し、オープン不良が発生しやすく、十分な実装信頼性が得られない。
【００１２】
本発明は、上記の事情に鑑みてなされたものであって、半導体デバイスの端子の増加や狭ピッチ化に対応した高密度化、微細配線化を実現でき、かつ、システムの小型化、高密度化に対応した外部電極の狭ピッチ化を実現でき、しかも実装信頼性に優れた半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアと、前記絶縁層の表面に設けられた支持体とを有する半導体装置搭載用配線基板に関する。
【００１４】
また本発明は、前記電極が、その側面周囲が前記絶縁層に接し、前記電極の下面が前記絶縁層の下面と同一平面内にある上記の半導体装置搭載用配線基板に関する。
【００１５】
また本発明は、前記絶縁層がその下面に凹部を有し、前記電極の下面が前記凹部の底面を形成している上記の半導体装置搭載用配線基板に関する。
【００１６】
また本発明は、前記電極の下端部が前記絶縁層の下面から突出している上記の半導体装置搭載用配線基板に関する。
【００１７】
また本発明は、前記電極の上端部にＣｕ層、その下端側に少なくとも一層の異なる導電体層が配置された積層構造を有する上記の半導体装置搭載用配線基板に関する。
【００１８】
また本発明は、前記配線が形成された前記絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成される配線とが順次交互に一組以上設けられた多層配線構造を有する上記の半導体装置搭載用配線基板に関する。
【００１９】
また本発明は、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面に設けられた導電体層であって前記絶縁層の上面に設けられた配線に導通する導電体層とからなるコンデンサを有する上記の半導体装置搭載用配線基板に関する。
【００２０】
また本発明は、前記支持体が、前記電極の下面が露出するように前記絶縁層の下面に設けられている上記の半導体装置搭載用配線基板に関する。
【００２１】
また本発明は、前記支持体が前記絶縁層の下面全体に設けられた上記の半導体装置搭載用配線基板に関する。
【００２２】
また本発明は、二つの基板が貼り合わされた積層板の上面および下面側に、それぞれ前記基板を前記支持体として上記の配線基板が設けられた半導体装置搭載用配線基板に関する。
【００２３】
また本発明は、上記の配線基板に半導体装置が搭載された半導体パッケージに関する。
【００２４】
また本発明は、絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアとを有する配線基板と、前記配線基板上に搭載された半導体装置を有する半導体パッケージに関する。
【００２５】
また本発明は、前記電極の側面周囲が前記絶縁層に接し、前記電極の下面が前記絶縁層の下面と同一平面内にある上記の半導体パッケージに関する。
【００２６】
また本発明は、前記絶縁層の下面に凹部を有し、前記電極の下面が前記凹部の底面を形成している上記の半導体パッケージに関する。
【００２７】
また本発明は、前記電極の下端が前記絶縁層の下面から突出している上記の半導体パッケージに関する。
【００２８】
また本発明は、前記電極が、その上端部にＣｕ層、下端側に少なくとも一層の異なる導電体層が配置された積層構造を有する上記の半導体パッケージに関する。
【００２９】
また本発明は、前記配線が形成された前記絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成される配線とが順次交互に一組以上設けられた多層配線構造を有する上記の半導体パッケージに関する。
【００３０】
また本発明は、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられた電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面に設けられた導電体層であって前記絶縁層の上面に設けられた配線に導通する導電体層とからなるコンデンサを有する上記の半導体パッケージに関する。
【００３１】
また本発明は、基板上に電極パターンを形成する工程と、前記電極パターンを覆うように前記基板上に絶縁層を形成する工程と、前記絶縁層に前記電極パターンに達するヴィアホールを形成する工程と、前記ヴィアホールを埋め込むように前記絶縁層上に導電体層を形成し、前記導電体層をパターニングして配線パターンを形成する工程を有する半導体装置搭載用配線基板の製造方法に関する。
【００３２】
また本発明は、前記電極パターンを形成した後、所定の電極パターン上に誘電体層を形成する工程をさらに有し、前記誘電体層と前記誘電体層下の電極パターンと前記誘電体層に達するヴィアホールに埋め込まれた導電体層とでコンデンサを形成することを特徴とする上記の製造方法に関する。
【００３３】
また本発明は、前記基板を選択除去して前記電極パターンを露出させるとともに前記基板の残った部分を支持体とする工程を有する上記の製造方法に関する。
【００３４】
また本発明は、半導体装置を搭載した後に、前記基板を除去して前記電極パターンを露出させる工程を有する上記の製造方法に関する。
【００３５】
また本発明は、前記露出した電極パターンを選択エッチングして所定の厚さ分だけ除去して前記絶縁層の下面に凹部を形成する上記の製造方法に関する。
【００３６】
また本発明は、前記基板上に電極パターンを形成する工程において、前記基板として導電性基板を用い、前記基板上に電極パターンに相応する開口パターンを有するレジスト層を形成し、前記開口パターン内にめっき法により金属を析出させて前記電極パターンを形成する上記の製造方法に関する。
【００３７】
また本発明は、前記レジスト層をマスクとして前記基板をエッチングして前記レジスト層の開口パターンに相応する凹部を前記基板上面に形成した後、この凹部上に金属を析出させて前記電極パターンを形成する上記の製造方法に関する。
【００３８】
また本発明は、第１の基板と第２の基板を貼り合わせてなる積層板を用意する工程と、前記第１の基板上に第１の電極パターンを形成し、前記第２の基板上に第２の電極パターンを形成する工程と、前記第１及び第２の電極パターンを覆うようにそれぞれ第１及び第２の絶縁層を前記積層板上に形成する工程と、前記第１の絶縁層に前記第１の電極パターンに達するヴィアホールを形成し、前記第２の絶縁層に前記第２の電極パターンに達するヴィアホールを形成する工程と、前記ヴィアホールを埋め込むように前記第１及び第２の絶縁層上にそれぞれ導電体層を形成し、前記導電体層をパターンニングして第１及び第２の配線パターンを形成する工程とを有する半導体装置搭載用配線基板の製造方法に関する。
【００３９】
また本発明は、前記第１の基板と前記第２の基板とを分離する工程を有する上記の製造方法に関する。
【００４０】
また本発明は、前記第１の基板と前記第２の基板とを分離した後、前記第１及び第２の基板をそれぞれ選択除去して前記電極パターンを露出させるとともに前記基板の残った部分を支持体とする工程を有する上記の製造方法に関する。
【００４１】
また本発明は、半導体装置を搭載した後に、前記第１及び第２の基板をそれぞれ除去して前記電極パターンを露出させる工程を有する上記の製造方法に関する。
【００４２】
また本発明は、前記露出した電極パターンを選択エッチングして所定の厚さ分だけ除去して前記絶縁層の下面に凹部を形成する上記の配線基板の製造方法に関する。
【００４３】
また本発明は、前記第１及び第２の電極パターンを形成する工程において、前記第１及び第２の基板として導電性基板を用い、前記第１及び第２の基板上にそれぞれ第１及び第２の電極パターンに相応する開口パターンを有するレジスト層を形成し、前記開口パターン内にめっき法により金属を析出させて前記第１及び第２の電極パターンを形成する上記の配線基板の製造方法に関する。
【００４４】
また本発明は、前記レジスト層をマスクとしてそれぞれ前記第１及び第２の支持基板をエッチングして前記レジスト層の開口パターンに相応する凹部を前記基板上面に形成した後、この凹部上に金属を析出させて前記第１及び第２の電極パターンを形成する上記の配線基板の製造方法に関する。
【００４５】
また本発明は、前記電極パターンの形成において、前記電極パターンの上端部にＣｕ層、下端側に少なくとも一層の異なる導電層が配置された積層構造を形成する上記の配線基板の製造方法に関する。
【００４６】
また本発明は、前記電極パターンの形成において、その上端部にＣｕ層、下端側に半田の拡散に対するバリア導電層、さらに下端側に前記基板のエッチング除去に対するバリア導電層が配置された積層構造を形成する上記の配線基板の製造方法に関する。
【００４７】
【発明の実施の形態】
本発明の半導体装置搭載用配線基板（以下、適宜「配線基板」という。）及び半導体パッケージ、並びにこれらの製造方法の好適な実施の形態についてそれぞれ説明する。
【００４８】
［配線基板］
本発明の配線基板の一実施形態の概略断面図を図１に示す。
【００４９】
本実施形態の配線基板は、絶縁層６と、この絶縁層６の上面に設けられた配線８と、この絶縁層６の下面側に設けられた電極５と、この電極５の上面上に位置しこの電極５と配線８とを導通ように絶縁層６内に設けられたヴィア７と、絶縁層６の下面上に支持体１６を有する。
【００５０】
本実施形態における電極５は、その側面周囲の全体が絶縁層６に接し、電極５の下面が絶縁層６の下面と同一平面内にある。すなわち、電極５はその下面が絶縁層６から露出するように絶縁層６に埋め込まれている。本発明によれば、このように電極５が絶縁層６に埋め込まれているので、電極５への応力やひずみが緩和され応力の集中を低減することができ、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる。
【００５１】
また、本発明の配線基板における絶縁層下面側の電極は、少なくとも電極上端の側面周囲が絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられていればよく、図１に示す構造の他、図２（ａ）及び（ｂ）に示す構造にしてもよい。
【００５２】
図２（ａ）に示す構造では、絶縁層６はその下面側に凹部４１を有し、電極５はその下面がその凹部の底面を形成するように絶縁層６内に設けられている。この構造によれば、電極５への応力やひずみが緩和され応力集中が低減され、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる他、電極５が狭ピッチで配置されていても各電極５上に半田ボールを容易に設けることができる。
【００５３】
図２（ｂ）に示す構造では、電極５は、その下端が絶縁層６の下面から突出している。この構造によれば、電極５への応力やひずみが緩和され応力集中が低減され、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる他、半田ボールと電極５との接続信頼性を向上することができる。
【００５４】
図３は、図１に示す構成において電極５上に半田ボール３１を設けた構造を示す概略断面図である。必要に応じて、電極５の周囲にソルダーレジスト１７を設けてもよい。このソルダーレジスト１７は、図２（ａ）及び（ｂ）に示す構造おいても同様に設けることができる。ソルダーレジストは通常のレジスト材料から形成できる。このようなソルダーレジストを設けることにより、半田ボール設置の際にころがりを防止でき作業性を高めることができ、また、設置後においては半田ボールと電極との接合部での応力集中を低減でき、設置安定性を高めることができる。
【００５５】
本発明の配線基板における絶縁層下面側の電極は、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ等の金属や合金などの各種導電性材料で形成することができ、単層構造の他、半田の拡散防止層や電極強度の補強層を含む積層構造とすることもできる。積層構造の電極としては、下端側からＡｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ａｕ／Ｎｉ／Ｃｕ電極）、下端側からＮｉ、Ａｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ｎｉ／Ａｕ／Ｎｉ／Ｃｕ電極）、このＮｉ／Ａｕ／Ｎｉ／Ｃｕ電極から最下端層のＮｉ層が除去されたＡｕ／Ｎｉ／Ｃｕ電極、下端側からＣｕ、Ａｇ、Ｃｕがこの順で積層された電極（Ｃｕ／Ａｇ／Ｃｕ電極）を挙げることができる。上記電極において、中間のＮｉ層は半田の拡散防止層として機能する。また、Ｃｕ／Ａｇ／Ｃｕ電極において、Ａｇ層は電極の強度を向上する補強層として機能する。
【００５６】
本発明の配線基板における絶縁層表面に設けられる支持体は、配線基板を補強するために設けられる。配線基板に支持体を設けることにより、配線基板の反り等の変形が抑えられ、配線基板への半導体チップ（デバイス）の搭載信頼性や、外部ボード等への配線基板あるいは半導体パッケージの実装信頼性を確保することができる。
【００５７】
図１に示す実施形態において、支持体１６は、絶縁層６の下面に設けられ、絶縁層６の周囲にフレーム状に設けられている。図４に、本実施形態の配線基板の概略底面図（下面図）を示す。本発明の配線基板における支持体の形状は、図４に示すようなフレーム状の他、電極５以外の領域に（電極５が露出するように）格子状やメッシュ状として設けてもよい。また、本発明の配線基板における支持体は、半導体装置の搭載が可能な範囲内で配線基板の上面に設けてもよい。さらにこの場合、上面に設けた支持体で十分な強度が確保できるときは下面に支持体を有しない配線基板にすることもできる。
【００５８】
また、配線基板あるいはこの配線基板に半導体チップを搭載した半導体パッケージを実装するためには電極５が露出している必要があるが、後に電極５を露出させる処理を行うことができるならば、配線基板の下面全面に支持体（支持板）を設けた形態としてもよい。この場合、配線基板に半導体チップを搭載して半導体パッケージを形成した後に、支持体をフレーム状等に選択除去して電極５を露出させることができる。下面全面に支持体が形成されていることによって、半導体チップの搭載時において配線基板の平坦性がより十分に確保され半導体チップの搭載信頼性を向上することができる。なお、電極５を露出させるための支持体の除去に際して、作製した半導体パッケージが、支持体がなくても外部ボードへの十分な実装信頼性を確保できる程度に十分な強度をもつ場合は、配線基板下面の支持体全体を除去した形態としてもよい。
【００５９】
支持体の材料は、配線基板に上記の十分な強度を付与でき、半導体チップの配線基板への搭載や、配線基板あるいは半導体パッケージの実装時における熱処理に耐え得る耐熱性を有する材料であれば特に制限されないが、電極やヴィア、配線の製造の点から導電性材料が好ましい。このような導電性材料としては、十分な強度を有しながら、安価で加工が容易であることから、ステンレス鋼、銅、銅合金、アルミニウム、ニッケル等からなる金属が好ましい。
【００６０】
本発明の配線基板における絶縁層は、単一の材料からなる単層で形成することができるが、図５に示すように、２以上の異なる材料が積層された積層構造を有していてもよい。
【００６１】
この絶縁層は、半導体チップの配線基板への搭載信頼性や、配線基板あるいは半導体パッケージの外部ボード等への実装信頼性の点から、１０μｍ以上にすることが好ましい。
【００６２】
また、この絶縁層の材料としては、エポキシ系樹脂、フルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール、ポリベンゾシクロブテン、あるいはこれらの２種以上の混合物等の種々の絶縁性樹脂を適用することができる。特に、膜強度が７０ＭＰａ以上、破断伸び率が５％以上、ガラス転移温度が１５０℃以上、熱膨張率が６０ｐｐｍ以下の絶縁材料（以下、適宜「絶縁材料Ａ」と略する。）からなる単層膜、あるいは弾性率が１０ＧＰａ以上、熱膨張率が３０ｐｐｍ以下、ガラス転移温度が１５０℃以上の絶縁材料（以下、適宜「絶縁材料Ｂ」と略する。）からなる単層膜を少なくとも有することが好ましい。これらの単層膜は１０μｍ以上にすることが好ましい。ここで、膜強度および破断伸び率は、ＪＩＳ Ｋ ７１６１（引張特性試験）に準拠した絶縁材料の引っ張り試験による測定値であり、弾性率は、この引っ張り試験結果に基づいた歪み量０．１％における強度からの算出値である。熱膨張率はＪＩＳ Ｃ ６４８１に準拠したＴＡＭ法による測定値であり、ガラス転移温度はＪＩＳ Ｃ ６４８１に準拠したＤＭＡ法による測定値である。
【００６３】
絶縁材料Ａとしては、例えば、エポキシ系樹脂（日立化成製；ＭＣＦ−７０００ＬＸ）、ポリイミド系樹脂（日東電工製；ＡＰ−６８３２Ｃ）、ベンゾシクロブテン樹脂（ダウ・ケミカル製；Ｃｙｃｌｏｔｅｎｅ４０００シリ−ズ）、ポリフェニレンエーテル樹脂（旭化成製；ザイロン）、液晶ポリマーフィルム（クラレ製；ＬＣＰ−Ａ）、延伸多孔質フッ素樹脂含浸熱硬化性樹脂（ジャパンゴアテックス製；ＭＩＣＲＯＬＡＭ６００）等が好適である。
【００６４】
絶縁材料Ｂとしては、例えば、ガラスクロス含浸エポキシ樹脂（日立化成製；ＭＣＬ−Ｅ−６７９）、アラミド不織布含浸エポキシ樹脂（新神戸電機製；ＥＡ−５４１）、延伸多孔質フッ素樹脂含浸熱硬化性樹脂（ジャパンゴアテックス製；ＭＩＣＲＯＬＡＭ４００）等が好適である。
【００６５】
本発明の配線基板における絶縁層を積層構造とした場合、絶縁材料Ａ又はＢからなる層を有することが好ましいが、他の層を構成する材料としてはフルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂（以下適宜「フルオレン系樹脂」という）を用いることが好ましい。また、所望の特性をさらに付加あるいは向上させるために他の樹脂を混合したフルオレン系樹脂を主成分とする樹脂混合物を用いてもよい。このような樹脂混合物としては、フルオレン系樹脂を８０質量％以上含有していることが好ましく、例えばエポキシキシ樹脂を５〜２０質量％、好ましくは５〜１０質量％程度含有する樹脂混合物を好適に用いることができる。フルオレン系樹脂は、耐熱性、低誘電率、低熱膨張率、低吸水率などの優れた特性を有し、高密度で微細な配線基板に用いられる絶縁材料として好適であり、例えば特開平９−２１４１４１号公報に開示されている。
【００６６】
このような樹脂としては、下記一般式（Ｉ）で示される、９，９−ジフェニルフルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂を挙げることができる。
【００６７】
【化１】
式中、Ｒは、それぞれ独立に、水素原子またはメチル、エチル、ｎ−プロピル若しくはイソプロピル等の低級アルキル基、ｎは０〜２０の整数を示す。
【００６９】
以上のような樹脂材料を絶縁層に用いることで膜強度や破断伸び率に優れ、特に耐クラック性に優れた配線基板を得ることができ、エリアアレイで１００μｍピッチ以下の狭ピッチかつ多ピンの半導体チップを搭載可能である。
【００７０】
本発明者らは、これらの樹脂からなる絶縁層を有する配線基板について、プレッシャークッカー試験（温度１２１℃、湿度１００％）を行ったところ、１９２時間経過後もまったく樹脂層間剥離は観測されなかった。
【００７１】
また、下記の４種の樹脂をそれぞれ絶縁層６とする図９（ｃ）に示す半導体パッケージについて温度サイクル試験（−６５℃で３０分、１５０℃で３０分で１サイクルとする。）を行ったところ、１０００サイクル後においても断線やクラックは生じなかった。
【００７２】
樹脂ａ；膜強度７８ＭＰａ、破断伸び率８．５％、ガラス転移温度１７５℃、熱膨張率５５ｐｐｍ、弾性率２．５ＧＰａ、
樹脂ｂ；膜強度１８０ＭＰａ、破断伸び率３０％、ガラス転移温度３８５℃、熱膨張率２８ｐｐｍ、弾性率６．０ＧＰａ、
樹脂ｃ；ガラス転移温度１８０℃、熱膨張率１１ｐｐｍ、弾性率１１ＧＰａ、
樹脂ｄ；ガラス転移温度２００℃、熱膨張率１８ｐｐｍ、弾性率１２ＧＰａ。
【００７３】
本発明の配線基板は、配線が設けられた絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成された配線とが順次交互に一組以上形成された多層配線構造を有することができる。図６に、この一実施形態として、図１に示す構造にさらに絶縁層と配線を一組積層した多層配線構造を有する形態を示す。絶縁層６上には配線８を覆うように絶縁層１２が設けられ、この絶縁層１２上には配線１３が設けられ、この配線１３と配線８とを導通するように絶縁層１２内にヴィアが設けられている。このような多層配線構造において、絶縁層の少なくとも一層が絶縁材料Ａ又はＢからなることが好ましく、さらに他の絶縁層が前記のフルオレン系樹脂からなることが好ましい。
【００７４】
本発明の配線基板は、図７に示す実施形態のように、下面側に設けられた複数の電極の一部の電極５の上面に誘電体層９３を設け、この誘電体層９３上にヴィア導電体７を設けて、電極５と誘電体層９３とヴィア導電体７からなるコンデンサを有することもできる。このようなコンデンサを形成することにより、伝送ノイズを低減することができ、高速化に最適な配線基板を得ることができる。誘電体層の材料としては、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ケイ素（ＳｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）、ＳｒＢｉ２Ｔａ２Ｏ９などのペロブスカイト系材料を挙げることができる。
【００７５】
本発明の配線基板は、図８（ａ）、（ｂ）に示すように、二枚の支持基板１が貼り合わされた積層板の両面にそれぞれ上述の配線基板構造が形成された形態とすることもできる。この形態は、半導体チップの搭載前あるいは搭載後に二枚の支持基板を分離して二つの配線基板あるいは半導体パッケージとし、それぞれ前述のように電極５が露出するように支持基板１を除去して、他のボード等に実装可能な形態にすることができる。
【００７６】
［半導体パッケージ］
本発明の半導体パッケージは、本発明の配線基板の上面に半導体チップを搭載して形成することができる。半導体チップのパッド等の電気的接続部と配線基板の配線とは、種々の方式で電気的に導通することが可能であり、例えば、フリップチップ方式、ワイヤーボンディング方式、テープボンディング方式が挙げられる。
【００７７】
図９に、フリップチップ方式による一実施形態を示す。本発明の半導体パッケージは、図９（ａ）に示すように、配線基板の下面全面に基板１を備えた形態とすることができる。この場合、他のボード等に実装する際、電極５が露出するように基板１を除去する。電極５が露出した形態としては、図９（ｂ）に示すように絶縁層６下面に、フレーム状あるいは格子状やメッシュ状に基板１を加工して残し、半導体パッケージの補強のための支持体１６とすることができる。このような支持体を形成しなくても十分な強度が確保できる場合は、基板１全部を除去して、図９（ｃ）に示すような形態としてもよい。図９（ａ）〜（ｃ）に示すように、モールド樹脂により半導体チップを封入した場合は、モールド樹脂が支持体としても機能するため、支持体１６を設けなくても十分な強度を確保することが可能である。
【００７８】
また、本発明の半導体パッケージは、図９に示す実施形態のように、半導体チップ１８に設けられたパッド１９と、本発明の配線基板に相当する配線構造体９の配線８とは、例えば金属バンプ２０を介して電気的に接続することができる。その際、半導体チップ１８と配線構造体８との間には必要によりアンダーフィル樹脂２１を充填することができる。また、配線構造体９上の半導体チップはモールド樹脂２２を用いてトランスファーモールド法により封入することができる。あるいは、熱放射を高めるため、図９（ｄ）に示すように、半導体チップ１８上にヒートシンク３３を設けた後、他の封止法により封入することもできる。
【００７９】
また、本発明の半導体パッケージは、図１０に示すように、両面に半導体チップが搭載された形態とすることができる。このような形態は、図８を用いて説明した形態の配線基板の両面にそれぞれ半導体チップを搭載することにより形成することができる。この半導体パッケージは、他のボード等への実装の際、二枚の基板が貼り合わされた積層基板を二つに分離して二つの半導体パッケージとし、それぞれ前述のように配線構造体９の電極５が露出するように基板１を除去して、他のボード等に実装可能な形態にすることができる。
【００８０】
［配線基板および半導体パッケージの製造方法］
図１１に、本発明の製造方法の一実施形態の断面工程図を示す。
【００８１】
まず、図１１（ａ）に示すように、ステンレス鋼、Ｃｕ、Ｃｕ合金、Ａｌ、Ｎｉ等の金属板からなる基板１上に、電極パターン形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【００８２】
次に、図１１（ｂ）に示すように、基板１から通電を行い、電解めっき法により開口部３内の基板１上にメッキ層４を形成する。次いで、図１１（ｃ）に示すように、レジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層４を残して、これを電極５とする。このように、電極５の形成には、信頼性の点から、緻密な金属を析出させることができる電解めっき法を用いることが望ましいが、無電解めっき法により開口部３にメッキ層４を析出させて電極５を形成することもできる。
【００８３】
次に、図１１（ｄ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁膜６にフォトリソグラフィ法あるいはレーザ加工法等により電極５に達するヴィアホール７ａを形成する。
【００８４】
絶縁層６の材料としては、エポキシ系樹脂、前記のフルオレン系樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール、ポリベンゾシクロブテン等の種々の絶縁性樹脂を適用することができる。この絶縁層６は、実装信頼性を向上させるため、例えば図５に示すように、複数の樹脂層から構成することもできる。
【００８５】
次に、図１１（ｅ）に示すように、スパッタリング法、無電解めっき法、電解めっき法等によりヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をフォトリソグラフィ法によりパターニングして配線層８を形成する。または、ヴィアホール７ａを埋め込むように導電体層を形成した後、絶縁層６上面の不要な導電体層を除去してヴィアホール７ａのみに導電体を残してヴィア７を形成し、続いてこのヴィアに接続する同種あるいは異種の導電体層を形成し、これをパターニングして配線層８を形成することもできる。
【００８６】
以上のようにして本実施形態の配線基板を形成できるが、この配線基板を他のボード等に実装可能な形態とするには、例えば前述した図１及び図４に示すように、所定の領域の基板１を選択エッチングして、外部と電気的に接続するための電極５を露出させるとともに、絶縁層６の外周にフレーム状に残した基板を支持体１６とする。前述したように支持体１６は、フレーム状の他、格子状やメッシュ状に形成することも可能である。
【００８７】
その後、必要であれば、図３に示すように、電極５に半田ボールを搭載するために電極５の周囲にソルダーレジスト１７を形成してもよく、さらに半田ボール３１を搭載してもよい。
【００８８】
また、配線層８を形成した後、図１２に示すように、配線層８を覆うように絶縁層６上にカバーコート１０を形成し、このカバーコート１０の所定の位置に半導体チップと導通するためのパッド部１１として開口を設けることもできる。このパット部１１はその開口に導体を埋め込んで電極パッドとすることができる。
【００８９】
また、配線層８を形成した後、図６に示すように、配線層８を覆うように絶縁層６上に絶縁層１２を形成し、前述と同様にして、絶縁層１２中にヴィア及び絶縁層１２上に配線層１３を形成して多層配線構造を設けることができる。この工程を繰り返すことにより任意の層数に多層化することができる。
【００９０】
このような本実施形態の製造方法によれば、電極５の狭ピッチ化かつ高精度化が極めて容易である。また、電極５は絶縁膜６に埋め込まれた構造となっているので、電極５への応力やひずみを緩和でき、応力集中が少なくなるため、外部のボードや装置との実装信頼性にも優れた配線基板を製造することができる。本実施形態の配線基板に半導体チップを搭載して半導体パッケージとすれば、この半導体パッケージの、外部のボードや装置との実装信頼性を高めることができる。
【００９１】
さらに、電極５の形成に用いた基板１を、電極５の露出のための除去工程に際して配線基板の支持体１６として残すことができるため、別途に支持体を設ける工程が不要であり、簡便な方法で、取り扱い性に優れ、チップの搭載信頼性および他のボード等への実装信頼性に優れた配線基板を製造することができる。
【００９２】
図８に示すような積層板の両側に配線構造が形成された配線基板は、例えば次のようにして製造することができる。
【００９３】
まず、図１３（ａ）に示すように、第１の基板と第２の基板が貼り合わされた積層板２５を用意する。例えば、一方の基板１の周囲（接着領域２４）にエポキシ系またはポリイミド系の耐熱性の接着性樹脂を配置し、その面に他方の基板を貼り合わせ接着固定する。
【００９４】
次に、前述の方法と同様にして積層板の両面にそれぞれレジスト層を形成し、これらをパターニングして所定の第１及び第２の電極パターンに相応する開口パターンを形成する。次に、基板１から通電を行い、電解メッキ法によりレジスト層の開口内にメッキ層を形成し、続いてレジスト層を除去して積層板２５の両面にそれぞれ第１及び第２の電極５を形成する。次に、前述の方法と同様にして、積層板２５の両面にそれぞれ絶縁層６を形成し、次いでこれらの絶縁層にそれぞれヴィアホールを形成した後、これらのヴィアホールを埋め込むように導電膜を形成し、これらをパターニングして配線８を形成する（図１３（ｂ））。その後、図１３（ｂ）に示す点線の位置（接着領域２４の内側）で配線基板２６を切断することにより、図１３（ｃ）に示すように、貼り合わせた第１及び第２の基板１を分離して、二つの配線基板を得ることができる。あるいは、配線基板の少なくとも一方の面に半導体チップを搭載して、例えば図１０に示すように両面に半導体チップを搭載して半導体パッケージを形成した後、貼り合わせた第１及び第２の基板１を分離して、二つの半導体パッケージを得ることもできる。
【００９５】
このような製造方法によれば、工程を簡略化できるので、生産性が向上し、低コスト化をはかることができる。
【００９６】
［積層型電極を有する配線基板の製造方法］
図１４に、積層型電極を有する配線基板の製造方法の一実施形態を示す。
【００９７】
本実施形態の製造方法では、基板１としてステンレス鋼板を用い、配線基板の下面側からＡｕメッキ層、Ｎｉメッキ層、Ｃｕメッキ層をこの順で積層した３層構造の電極を形成する。
【００９８】
まず、図１４（ａ）に示すように、ステンレス鋼（例えば日新製鋼製；ＳＵＳ３０４）からなる基板１上に、メッキ膜形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【００９９】
ここで、基板１の好ましい板厚は０．１ｍｍ〜１．０ｍｍであり、より好ましくは０．２ｍｍ〜０．８ｍｍである。その理由は、板厚が薄すぎると、配線基板の製造工程において反りが発生しやすく、精度が低下して微細な配線形成が困難となってしまうためであり、また、板厚が厚すぎると、重量が大きくなるために取り扱い性が低下してしまうからである。
【０１００】
次に、図１４（ｂ）に示すように、電解めっき法あるいは無電解めっき法により、開口部３３内の基板１上に、Ａｕメッキ層４ａ、Ｎｉメッキ層４ｂ、Ｃｕメッキ層４ｃをこの順で形成する。それぞれのメッキ層の厚さは、Ａｕメッキ層が０．３μｍ〜３μｍ、Ｎｉメッキ層が１μｍ〜７μｍ、Ｃｕメッキ層が５μｍ以上とすることが好ましい。
【０１０１】
次に、図１４（ｃ）に示すように、基板１上からレジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層を残して、Ａｕ／Ｎｉ／Ｃｕの３層構造の電極５とする。
【０１０２】
次に、図１４（ｄ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁層６に、電極５に達するヴィアホール７ａを形成する。
【０１０３】
次いで、図１４（ｅ）に示すように、ヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をパターニングして配線層８を形成する。
【０１０４】
最後に、図１４（ｆ）に示すように、基板１の所定の領域を下面側からエッチングにより除去して電極５を露出させると同時に支持体１６を形成する。
【０１０５】
Ａｕ／Ｎｉ／Ｃｕの３層構造の電極５を有する本実施形態においては、ステンレス鋼からなる基板１とＡｕメッキ層との界面で十分な密着性を有するため剥がれが起きにくい。また、Ａｕメッキ層は、絶縁層６の形成などの製造時の熱履歴によっては、基板１やＮｉメッキ層に対して拡散しにくい。このため、Ａｕメッキ層は、基板１のエッチング時におけるバリアメタルとして十分な機能を果たすことができ、エッチング条件を幅広く選択することができる。よって、製造上の歩留まり、生産性、取り扱い性を向上させることができる。さらに、電極５に半田ボールを搭載して外部のボードや装置と電気的に接続する際に、Ｎｉメッキ層が半田の拡散防止層として機能するので、実装信頼性を高めることができる。
【０１０６】
他の積層型電極を有する配線基板の製造方法としては、基板１としてＣｕ板あるいはＣｕ合金板（例えば神戸製鋼製；ＫＦＣ）を用い、配線基板の下面側から、Ｎｉメッキ層、Ａｕメッキ層、Ｎｉメッキ層、Ｃｕめっき層をこの順で積層した４層構造の電極を形成することができる。この構造は、基板１と電極構造が異なる以外は上記の方法と同様にして形成することができる。
【０１０７】
基板１の厚さは上記の方法と同様に０．１ｍｍ〜１．０ｍｍが好ましく、基板１側からＮｉメッキ層の厚さは１μｍ以上、Ａｕメッキ層の厚さは０．３μｍ〜３μｍ、Ｎｉメッキ層の厚さは１〜７μｍ、Ｃｕメッキ層の厚さは５μｍ以上にすることが好ましい。
【０１０８】
ＣｕあるいはＣｕ合金からなる基板１（以下適宜「Ｃｕ基板」という）は、塩化銅あるいは塩化鉄系エッチング液で容易にエッチングすることができため、生産性がさらに向上する利点がある。
【０１０９】
また、本発明者等が鋭意検討したところによれば、Ｃｕ基板は、ステンレス鋼からなる基板とは特性が異なるために、このＣｕ基板上に直接Ａｕめっき層を形成すると、配線基板の製造工程における熱履歴により、Ｃｕ基板とＡｕめっき層との間で金属拡散が発生し、エッチング時のバリアメタルとして機能しないことがわかった。そこで、鋭意検討を重ねた結果、この金属拡散の問題は、Ｃｕ基板上にＮｉメッキ層５２を介して他のメッキ層を形成することで解決することを見いだした。さらに、中間層のＮｉ層は半田の拡散防止層としても機能するため、Ｎｉ／Ａｕ／Ｎｉ／Ｃｕめっき多層構造の電極５は、配線基板の電極として最適であることがわかった。
【０１１０】
その他の実施形態として、Ｃｕ／Ａｇ／Ｃｕ電極についても上記の方法と同様にして形成することができ、その際の基板としては特に制限されないが例えばＣｕ基板やステンレス鋼板を用いることができる。
【０１１１】
［凹型電極構造を有する配線基板の製造方法］
本発明の配線基板における電極は、図２（ａ）に示すように、絶縁層６の下面に設けられた凹部４１の底面から露出する構造にすることもできる。この構造は、例えば図１５に示すように、電極５を配線基板（絶縁層６）の下面側から所定の厚さ分だけエッチング除去して凹部４１を形成することにより得ることができる。図１５に示すように複数の異種材料層からなる多層構造をもつ電極の場合は、材料によるエッチングレートの違いにより容易に所定の厚さ分だけ層単位でエッチング除去することができる。例えば前記のＮｉ／Ａｕ／Ｎｉ／Ｃｕメッキ多層構造の電極５においては、Ｎｉメッキ層のみをエッチング除去して、絶縁層下面（配線基板下面）に対して窪んだ構造を形成することができる。このような構造にすることにより、電極５が狭ピッチな場合でも半田ボールを容易に搭載することができるようになる。
【０１１２】
［凸型電極構造を有する配線基板の製造方法］
本発明の配線基板における電極は、図２（ｂ）に示すように、絶縁層６の下面から突出した構造とすることもできる。この構造は、例えば以下のようにして形成することができる。
【０１１３】
まず、図１６（ａ）に示すように、金属板からなる基板１上に、電極パターン形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【０１１４】
次に、図１６（ｂ）に示すように、レジストマスク２をエッチングマスクとして基板１の上面をエッチングして、レジストマスク２の開口部３に相応した凹部５１を基板１上面に形成する。
【０１１５】
次に、図１６（ｃ）に示すように、露出した基板１上にめっき法により金属を析出させて凹部５１及び開口部３内にメッキ層４を形成する。次いで、図１６（ｄ）に示すように、レジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層４を残して、これを電極５とする。
【０１１６】
次に、図１６（ｅ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁層６にフォトリソグラフィ法あるいはレーザ加工法等により電極５に達するヴィアホール７ａを形成する。
【０１１７】
次に、図１６（ｆ）に示すように、スパッタリング法、無電解めっき法、電解めっき法等によりヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をフォトリソグラフィ法によりパターニングして配線層８を形成する。
【０１１８】
その後、図２（ｂ）に示すように、所定の領域の基板１を下面側から選択エッチングして、外部と電気的に接続するための電極５を露出させるとともに、例えば絶縁層６の外周にフレーム状に基板を残して支持体１６とする。
【０１１９】
以上のようにして容易に凸型電極を形成することができる。なお、図１６（ｂ）に示す工程においてエッチング量を調整することによって、絶縁層下面からの電極の突出サイズを調整することができる。
【０１２０】
［コンデンサを有する配線基板の製造方法］
本発明の配線基板には、前述したように、例えば図７に示すようなコンデンサを有する構成とすることもできる。コンデンサを有する構成は、例えば以下のようにして形成することができる。
【０１２１】
まず、図１７（ａ）に示すように、前述のメッキ法を用いた方法にしたがって基板１上に電極９２を形成する。
【０１２２】
次に、図１７（ｂ）に示すように、複数の電極のうち一部の電極上に、例えばメタルマスクを用いたスパッタリング法により誘電体層９３を形成する。
【０１２３】
次に、図１７（ｃ）に示すように、電極９２及び誘電体層９３が形成された基板１上に絶縁層９４を形成し、この絶縁層９４にフォトリソグラフィ法あるいはレーザ加工法によりヴィアホール９５ａを形成する。
【０１２４】
次に、図１７（ｄ）に示すように、絶縁膜９４上にヴィアホール９５ａを埋め込むように導電体層を形成し、この導電体層をパターニングして配線層９６を形成する。
【０１２５】
その後、図１７（ｅ）に示すように、所定の領域の基板１を下面側から選択エッチングして、外部と電気的に接続するための電極９２を露出させるとともに、支持体９７を形成する。
【０１２６】
誘電体層９３と、誘電体層９３下の電極９２と、誘電体層９３上のヴィア導電体層９５とがコンデンサとしての機能を有するため、伝送ノイズを低減することができる。これにより、高速化に最適な配線基板を得ることができる。
【０１２７】
【発明の効果】
以上説明したように本発明によれば、半導体デバイスの端子の増加や狭ピッチ化に対応した配線基板の高密度化、微細配線化を実現でき、かつ、システムの小型化、高密度化に対応した配線基板の外部電極の狭ピッチ化を実現することができる。さらに、実装信頼性に優れた配線基板を提供することができ、高性能かつ信頼性に優れた半導体パッケージを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置搭載用配線基板の一実施形態の概略断面図である。
【図２】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図３】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図４】本発明の半導体装置搭載用配線基板の一実施形態の概略底面（下面）図である。
【図５】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図６】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図７】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図８】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図９】本発明の半導体パッケージの実施形態の概略断面図である。
【図１０】本発明の半導体パッケージの他の実施形態の概略断面図である。
【図１１】本発明の半導体装置搭載用配線基板の製造方法の一実施形態を示す断面工程図である。
【図１２】本発明の半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図１３】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１４】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１５】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１６】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１７】本発明の半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１８】従来の半導体装置搭載用配線基板の製造方法を示す断面工程図である。
【符号の説明】
１ 基板
２ レジストマスク
３ 開口部
４ めっき層
５ 電極
６ 絶縁層
７ ヴィア
７ａ ヴィアホール
８ 配線層
９ 配線構造体
１０ カバーコート
１１ パッド部
１２ 絶縁層
１３ 配線層
１６ 支持体
１７ ソルダーレジスト
１８ 半導体チップ
１９ パッド
２０ 金属バンプ
２１ アンダーフィル樹脂
２２ モールド樹脂
２４ 接着領域
２５ 積層板
２６ 配線基板
３１ 半田ボール
３２ 誘電体層
３３ ヒートシンク
４１ 凹部
５１ 凹部
９１ 基板
９２ 電極
９３ 誘電体層
９４ 絶縁層
９５ ヴィア導電体
９６ 配線
９７ 支持体
１０１ 金属板
１０２ 絶縁層
１０３ ヴィアホール
１０４ 配線パターン
１０５ フリップチップパッド部
１０６ 絶縁層
１０７ 基板補強体
１０８ 外部電極端子
Claims (41)
- 単一層である絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアと、前記絶縁層の表面に設けられた支持体とを有する半導体装置搭載用配線基板。
- 前記電極は、その上端部にＣｕ層、その下端側に少なくとも一層の異なる導電体層が配置された積層構造を有する請求項１に記載の半導体装置搭載用配線基板。
- 前記配線が形成された前記絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成される配線とが順次交互に一組以上設けられた多層配線構造を有する請求項１又は２に記載の半導体装置搭載用配線基板。
- 膜強度が７０ＭＰａ以上、破断伸び率が５％以上、ガラス転移温度が１５０℃以上、熱膨張率が６０ｐｐｍ以下の絶縁材料からなる絶縁層を有する請求項１、２又は３に記載の半導体装置搭載用配線基板。
- 弾性率が１０ＧＰａ以上、熱膨張率が３０ｐｐｍ以下、ガラス転移温度が１５０℃以上の絶縁材料からなる絶縁層を有する請求項１、２又は３に記載の半導体装置搭載用配線基板。
- 前記絶縁層が樹脂からなる請求項１〜５のいずれか一項に記載の半導体装置搭載用配線基板。
- 前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面に設けられた導電体層であって前記絶縁層の上面に設けられた配線に導通する導電体層とからなるコンデンサを有する請求項１〜６のいずれか一項に記載の半導体装置搭載用配線基板。
- 前記電極の下面に半田ボールを有する請求項１〜７のいずれか一項に記載の半導体装置搭載用配線基板。
- 前記支持体が前記絶縁層の下面側に設けられた請求項１〜８のいずれか一項に記載の半導体装置搭載用配線基板。
- 前記支持体は金属からなる請求項１〜９のいずれか一項に記載の半導体装置搭載用配線基板。
- 前記絶縁層の上面側の面が半導体装置搭載用の面である請求項１〜１０のいずれか一項に記載の半導体装置搭載用配線基板。
- 請求項１〜１０のいずれか一項に記載の配線基板に半導体装置が搭載された半導体パッケージ。
- 請求項１〜１０のいずれか一項に記載の配線基板と、この配線基板の前記絶縁層上面側の面に搭載された半導体装置とを有する半導体パッケージ。
- 前記半導体装置がトランスファーモールド樹脂により封入された請求項１２又は１３に記載の半導体パッケージ。
- 半導体装置上にヒートシンクが設けられた請求項１２又は１３に記載の半導体パッケージ。
- 単一層である絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面上に位置しこの電極と前記配線とを導通するように前記絶縁層内に設けられたヴィアとを有する配線基板と、前記配線基板に搭載された半導体装置を有する半導体パッケージ。
- 前記半導体装置は、前記配線基板の前記絶縁層上面側の面に搭載されている請求項１６に記載の半導体パッケージ。
- 前記電極は、その上端部にＣｕ層、下端側に少なくとも一層の異なる導電体層が配置された積層構造を有する請求項１６又は１７に記載の半導体パッケージ。
- 前記配線が形成された前記絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成される配線とが順次交互に一組以上設けられた多層配線構造を有する請求項１６、１７又は１８に記載の半導体パッケージ。
- 膜強度が７０ＭＰａ以上、破断伸び率が５％以上、ガラス転移温度が１５０℃以上、熱膨張率が６０ｐｐｍ以下の絶縁材料からなる絶縁層を有する請求項１６〜１９のいずれか一項に記載の半導体パッケージ。
- 弾性率が１０ＧＰａ以上、熱膨張率が３０ｐｐｍ以下、ガラス転移温度が１５０℃以上の絶縁材料からなる絶縁層を有する請求項１６〜１９のいずれか一項に記載の半導体パッケージ。
- 前記絶縁層が樹脂からなる請求項１６〜２１のいずれか一項に記載の半導体パッケージ。
- 前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面に設けられた導電体層であって前記絶縁層の上面に設けられた配線に導通する導電体層とからなるコンデンサを有する請求項１６〜２２のいずれか一項に記載の半導体パッケージ。
- 前記電極の下面に半田ボールを有する請求項１６〜２３のいずれか一項に記載の半導体パッケージ。
- 前記半導体装置がトランスファーモールド樹脂により封入された請求項１６〜２４のいずれか一項に記載の半導体パッケージ。
- 半導体装置上にヒートシンクを有する請求項１６〜２４のいずれか一項に記載の半導体パッケージ。
- 基板上に電極パターンを形成する工程と、前記電極パターンを覆うように前記基板上に絶縁層を形成する工程と、前記絶縁層に前記電極パターンに達するヴィアホールを形成する工程と、前記ヴィアホールを埋め込むように前記絶縁層上に導電体層を形成し、前記導電体層をパターニングして配線パターンを形成する工程を有し、
前記の電極パターンを形成する工程において、前記基板上に電極パターンに相応する開口パターンを有するレジスト層を形成し、前記レジスト層をマスクとして前記基板をエッチングして前記レジスト層の開口パターンに相応する凹部を前記基板上面に形成し、この凹部および前記開口パターン内に金属を析出させて前記電極パターンを形成することを特徴とする半導体装置搭載用配線基板の製造方法。 - 前記電極パターンを形成した後、所定の電極パターン上に誘電体層を形成する工程をさらに有し、前記誘電体層と前記誘電体層下の電極パターンと前記誘電体層に達するヴィアホールに埋め込まれた導電体層とでコンデンサを形成することを特徴とする請求項２７に記載の製造方法。
- 前記基板を選択除去して前記電極パターンを露出させるとともに前記基板の残った部分を支持体とする工程を有する請求項２７又は２８に記載の製造方法。
- 半導体装置を搭載する工程をさらに有し、その後に、前記基板を除去して前記電極パターンを露出させる工程を有する請求項２７又は２８に記載の製造方法。
- 前記基板上に電極パターンを形成する工程において、前記基板として導電性基板を用い、前記凹部および前記開口パターン内にめっき法により金属を析出させて前記電極パターンを形成する請求項２７〜３０のいずれか一項に記載の製造方法。
- 第１の基板と第２の基板を貼り合わせてなる積層板を用意する工程と、前記第１の基板上に第１の電極パターンを形成し、前記第２の基板上に第２の電極パターンを形成する工程と、前記第１及び第２の電極パターンをそれぞれ覆うように第１及び第２の絶縁層をそれぞれ前記積層板上に形成する工程と、前記第１の絶縁層に前記第１の電極パターンに達するヴィアホールを形成し、前記第２の絶縁層に前記第２の電極パターンに達するヴィアホールを形成する工程と、前記ヴィアホールを埋め込むように前記第１及び第２の絶縁層上にそれぞれ導電体層を形成し、前記第１及び第２の導電体層をそれぞれパターニングして第１及び第２の配線パターンを形成する工程とを有し、
前記の第１及び第２の電極パターンを形成する工程において、前記第１及び第２の基板上にそれぞれ第１及び第２の電極パターンに相応する開口パターンを有するレジスト層を形成し、前記レジスト層をマスクとしてそれぞれ前記第１及び第２の基板をエッチングして前記レジスト層の開口パターンに相応する凹部を前記第１及び第２の基板上面に形成し、この凹部および前記開口パターン内に金属を析出させて前記第１及び第２の電極パターンを形成することを特徴とする半導体装置搭載用配線基板の製造方法。 - 前記第１の基板と前記第２の基板とを分離する工程を有する請求項３２に記載の製造方法。
- 前記第１の基板と前記第２の基板とを分離した後、前記第１及び第２の基板をそれぞれ選択除去して前記第１及び第２の電極パターンを露出させるとともに前記第１及び第２の基板の残った部分をそれぞれ支持体とする工程を有する請求項３３に記載の製造方法。
- 半導体装置を搭載する工程をさらに有し、その後に、前記第１及び第２の基板をそれぞれ除去して前記第１及び第２の電極パターンを露出させる工程を有する請求項３３に記載の製造方法。
- 前記第１及び第２の電極パターンを形成する工程において、前記第１及び第２の基板として導電性基板を用い、前記凹部および前記開口パターン内にめっき法により金属を析出させて前記第１及び第２の電極パターンを形成する請求項３２〜３５のいずれか１項に記載の配線基板の製造方法。
- 前記電極パターンの形成において、前記電極パターンの上端部にＣｕ層、下端側に少なくとも一層の異なる導電層が配置された積層構造を形成する請求項３１又は３６に記載の配線基板の製造方法。
- 前記電極パターンの形成において、その上端部にＣｕ層、下端側に半田の拡散に対するバリア導電層、さらに下端側に前記基板のエッチング除去に対するバリア導電層が配置された積層構造を形成する請求項３１又は３６に記載の配線基板の製造方法。
- 前記基板はステンレス板であり、前記電極パターンは前記基板上に、Ａｕメッキ層、Ｎｉメッキ層、Ｃｕメッキ層をこの順で積層して形成する請求項３１又は３６に記載の配線基板の製造方法。
- 前記基板はＣｕ板あるいはＣｕ合金板であり、前記電極パターンは前記基板上に、Ｎｉメッキ層、Ａｕメッキ層、Ｎｉメッキ層、Ｃｕメッキ層をこの順で積層して形成する請求項３１又は３６に記載の配線基板の製造方法。
- 前記電極パターンは、前記基板上に、Ｃｕメッキ層、Ａｇメッキ層、Ｃｕメッキ層をこの順で積層して形成する請求項３１又は３６に記載の配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003207767A JP4819304B2 (ja) | 2000-10-18 | 2003-08-18 | 半導体パッケージ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000318449 | 2000-10-18 | ||
| JP2000318449 | 2000-10-18 | ||
| JP2003207767A JP4819304B2 (ja) | 2000-10-18 | 2003-08-18 | 半導体パッケージ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001265802A Division JP3546961B2 (ja) | 2000-10-18 | 2001-09-03 | 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005010033A Division JP4345679B2 (ja) | 2000-10-18 | 2005-01-18 | 半導体装置搭載用配線基板の製造方法 |
| JP2007257730A Division JP2008047936A (ja) | 2000-10-18 | 2007-10-01 | 半導体パッケージおよびその製造方法 |
| JP2008295444A Division JP5029581B2 (ja) | 2000-10-18 | 2008-11-19 | 半導体パッケージの製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004064082A true JP2004064082A (ja) | 2004-02-26 |
| JP2004064082A5 JP2004064082A5 (ja) | 2005-08-25 |
| JP4819304B2 JP4819304B2 (ja) | 2011-11-24 |
Family
ID=31948897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003207767A Expired - Lifetime JP4819304B2 (ja) | 2000-10-18 | 2003-08-18 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4819304B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049819A (ja) * | 2004-07-07 | 2006-02-16 | Nec Corp | 半導体搭載用配線基板、その製造方法、及び半導体パッケージ |
| JP2008084959A (ja) * | 2006-09-26 | 2008-04-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7435680B2 (en) | 2004-12-01 | 2008-10-14 | Shinko Electric Industries Co., Ltd. | Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure |
| US7582551B2 (en) | 2007-04-04 | 2009-09-01 | Shinko Electric Industries Co., Ltd. | Wiring substrate and wiring substrate manufacturing method |
| US7683268B2 (en) | 2004-06-08 | 2010-03-23 | Sanyo Electric Co., Ltd. | Semiconductor module with high process accuracy, manufacturing method thereof, and semiconductor device therewith |
| JP2010272895A (ja) * | 2004-12-16 | 2010-12-02 | Shinko Electric Ind Co Ltd | 半導体パッケージの製造方法 |
| KR101168263B1 (ko) | 2004-12-16 | 2012-07-30 | 신꼬오덴기 고교 가부시키가이샤 | 반도체 패키지 및 그 제조 방법 |
| KR101360600B1 (ko) * | 2007-02-05 | 2014-02-10 | 엘지이노텍 주식회사 | 수동소자의 솔더링 실장을 위한 구조를 가지는인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드 및그의 제조방법 |
| US9089041B2 (en) | 2008-10-03 | 2015-07-21 | Shinko Electric Industries Co., Ltd. | Method of fabricating a wiring board |
| CN112831776A (zh) * | 2021-02-08 | 2021-05-25 | 福州大学 | 一种3-3型陶瓷-聚合物介电复合材料金属化的方法 |
-
2003
- 2003-08-18 JP JP2003207767A patent/JP4819304B2/ja not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7683268B2 (en) | 2004-06-08 | 2010-03-23 | Sanyo Electric Co., Ltd. | Semiconductor module with high process accuracy, manufacturing method thereof, and semiconductor device therewith |
| US7816782B2 (en) | 2004-07-07 | 2010-10-19 | Nec Corporation | Wiring substrate for mounting semiconductors, method of manufacturing the same, and semiconductor package |
| JP2006049819A (ja) * | 2004-07-07 | 2006-02-16 | Nec Corp | 半導体搭載用配線基板、その製造方法、及び半導体パッケージ |
| US8198140B2 (en) | 2004-07-07 | 2012-06-12 | Nec Corporation | Wiring substrate for mounting semiconductors, method of manufacturing the same, and semiconductor package |
| US7435680B2 (en) | 2004-12-01 | 2008-10-14 | Shinko Electric Industries Co., Ltd. | Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure |
| KR101168263B1 (ko) | 2004-12-16 | 2012-07-30 | 신꼬오덴기 고교 가부시키가이샤 | 반도체 패키지 및 그 제조 방법 |
| JP2010272895A (ja) * | 2004-12-16 | 2010-12-02 | Shinko Electric Ind Co Ltd | 半導体パッケージの製造方法 |
| US8211754B2 (en) | 2006-09-26 | 2012-07-03 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2008084959A (ja) * | 2006-09-26 | 2008-04-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR101360600B1 (ko) * | 2007-02-05 | 2014-02-10 | 엘지이노텍 주식회사 | 수동소자의 솔더링 실장을 위한 구조를 가지는인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드 및그의 제조방법 |
| US7582551B2 (en) | 2007-04-04 | 2009-09-01 | Shinko Electric Industries Co., Ltd. | Wiring substrate and wiring substrate manufacturing method |
| US9089041B2 (en) | 2008-10-03 | 2015-07-21 | Shinko Electric Industries Co., Ltd. | Method of fabricating a wiring board |
| US9345143B2 (en) | 2008-10-03 | 2016-05-17 | Shinko Electric Industries Co., Ltd. | Method of fabricating a wiring board |
| CN112831776A (zh) * | 2021-02-08 | 2021-05-25 | 福州大学 | 一种3-3型陶瓷-聚合物介电复合材料金属化的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4819304B2 (ja) | 2011-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3546961B2 (ja) | 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ | |
| US6861757B2 (en) | Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device | |
| JP3591524B2 (ja) | 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ | |
| JP5258045B2 (ja) | 配線基板、配線基板を用いた半導体装置、及びそれらの製造方法 | |
| US8039756B2 (en) | Multilayered wiring board, semiconductor device in which multilayered wiring board is used, and method for manufacturing the same | |
| JP3822549B2 (ja) | 配線基板 | |
| JP5331958B2 (ja) | 配線基板及び半導体パッケージ | |
| JP5378380B2 (ja) | 半導体装置及びその製造方法 | |
| TWI523591B (zh) | 佈線基板之製造方法 | |
| JP2013236105A (ja) | コアレス配線基板、半導体装置及びそれらの製造方法 | |
| JPWO2010134511A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
| WO2007102358A1 (ja) | 電子デバイスパッケージ、モジュール、および電子機器 | |
| JP5029581B2 (ja) | 半導体パッケージの製造方法 | |
| JP4890959B2 (ja) | 配線基板及びその製造方法並びに半導体パッケージ | |
| JP4345679B2 (ja) | 半導体装置搭載用配線基板の製造方法 | |
| JP4819304B2 (ja) | 半導体パッケージ | |
| JP4447881B2 (ja) | インターポーザの製造方法 | |
| JP3841079B2 (ja) | 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法 | |
| JP4597561B2 (ja) | 配線基板およびその製造方法 | |
| JP4063240B2 (ja) | 半導体装置搭載基板とその製造方法、並びに半導体パッケージ | |
| JP4457943B2 (ja) | 配線基板、及び配線基板の製造方法 | |
| JP2003218287A (ja) | 半導体素子搭載用基板及び半導体装置 | |
| JP2008047936A (ja) | 半導体パッケージおよびその製造方法 | |
| JP3497774B2 (ja) | 配線基板とその製造方法 | |
| JP2005093930A (ja) | 多層基板とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050125 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050216 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060202 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070801 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080924 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081119 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090812 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091112 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091201 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110708 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110901 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140909 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4819304 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| EXPY | Cancellation because of completion of term |