JP2004056065A - 電子基板の製造方法 - Google Patents
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Abstract
【課題】半導体モジュールとメイン基板との間の接続信頼性を維持しつつ放熱性を向上させる。
【解決手段】信号電極と該信号電極と独立した放熱用電極を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、半導体モジュールの放熱用電極と基板の電極のいずれかの上に半田を配置し、初期リフローせずに半導体モジュールの放熱用電極と基板の電極との位置合わせを行ない、１次リフローすることにより半導体モジュールの放熱用電極と基板の電極を接合する。
【選択図】 図１
【解決手段】信号電極と該信号電極と独立した放熱用電極を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、半導体モジュールの放熱用電極と基板の電極のいずれかの上に半田を配置し、初期リフローせずに半導体モジュールの放熱用電極と基板の電極との位置合わせを行ない、１次リフローすることにより半導体モジュールの放熱用電極と基板の電極を接合する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＥＣＵ（Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）等の高い放熱性が要求される半導体モジュールを実装した電子基板に関する。
【０００２】
【従来の技術】
近年、半導体チップの集積度の向上や、複数の半導体チップをインターポーザ基板に実装してモジュール化した半導体パッケージであるＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の登場等により、半導体モジュールの放熱性が問題となっている。
【０００３】
かかる放熱性を向上させる従来技術の一つの構造が、特許文献１に記載されている。
【０００４】
特許文献１には、インターポーザ基板にメタルコア基板を用いた半導体モジュールで、そのメタルコア基板の一方の面の樹脂層を除去してコアメタルを露出させ、その露出領域に半導体チップをダイボンディングする構造に対して、そのインターポーザ基板の他方の面の樹脂層の一部が除去されたコアメタルの露出部を用いて空冷する構造とを組み合わせた構造やコアメタル上の樹脂を除去してビアホールを形成し、このビアホールをはんだで充填し、ビアホール近傍の領域にはんだボールが固定されている構造とを組み合わせた構造が記載されている。
【０００５】
また、半導体モジュールをメイン基板に実装する技術としては、特許文献２がある。
【０００６】
この特許文献２には、半導体パッケージの電極上にはんだを印刷で供給し、リフローしてはんだを半球状にし（初期リフロー）、接続時に再度リフロー（１次リフロー）接続する方法が記載されている。
【０００７】
【特許文献１】
特開２０００−２２８４５２号公報
【特許文献２】
特開平１１−２０４５６９号公報
【０００８】
【発明が解決しようとする課題】
従来の特許文献２の構造の半導体パッケージに特許文献１のようなはんだバンプを形成して、メイン基板へ実装しようとする場合、パッケージ基板（インターポーザ基板）を備えた半導体パッケージやフリップチップのベアのチップでできた半導体パッケージの裏面の電極やはんだ下地膜に、はんだボールを初期リフローすることにより山型形状のはんだバンプを形成することになる。
【０００９】
このはんだボールを初期リフローすると、そのはんだボールを配置したインターポーザ基板やメイン基板の下地膜となる金属層（アンダーバンプメタライズ）の形状に濡れ広がることになる。
【００１０】
下地膜となる金属層の面積が大きく異なると、異なる直径のはんだボールを用いることになるが、かかる場合に初期リフロー後のバンプの高さを一定にすることは難しい。
【００１１】
この高さばらつきが生じると、１次リフロー時にインターポーザ基板や半導体パッケージがメイン基板に対して容易に位置ずれや回転をおこし、接続不良が生じてしまう。特に、半導体パッケージへの信号を伝える信号電極の接合にかかる接続不良が生じると、電子部品としての機能が損なわれてしまう。
【００１２】
また、本発明の目的は、半導体パッケージがメイン基板にはんだ接続されている電子基板の接続信頼性の低下を抑制しつつ、放熱性能を向上する電子基板の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
半導体モジュールの放熱用電極（信号電極と電気的に独立したはんだ下地膜）と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせず１次リフローすることにより半導体モジュールの放熱用電極と基板の電極を接合する。
【００１４】
このように、初期リフローしなかった半田により接合すると、初期リフローによる半田の高さのばらつきを抑制することができるので、電子基板の接続信頼性を向上させることができるようになる。
【００１５】
第１の電極よりも大きな第２の電極を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、半導体モジュールの第２の電極と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせず１次リフローすることにより半導体モジュールの第２の電極と基板の電極を接合する。
【００１６】
【発明の実施の形態】
以下の実施例では、電子基板の構造や製造方法について説明するが、これらの電子基板は、コネクタがモールドにより一体成形された金属筐体に固定され、メイン基板とコネクタが電気的に接続されることにより、エンジンコントロールユニット（ＥＣＵ）を構成するものである。
【００１７】
本発明に関する電気基板の第一の実施例を、図１を用いて説明する。
【００１８】
図１（ａ）ははんだが搭載されたメイン基板を示す図で、図１（ｂ）はインターポーザ基板を図１（ａ）のメイン基板上に配置した電子基板を示す図で、図１（ｃ）は図１（ｂ）の電子基板を１次リフローした状態を示す図である。
【００１９】
本実施例のメイン基板を図１（ａ）を用いて説明する。
【００２０】
メイン基板は、配線が形成されたアルミナ基板１０４と、信号電極となる金属層と放熱のためのはんだ下地膜となる金属層（放熱用電極）とで構成されたはんだ下地膜（金属層）１０３と、その下地膜１０３上に形成された半田１０１、１０２とを備えた構造をしている。
【００２１】
半田１０１、１０２は、０．５ｍｍの厚さのはんだ印刷用メタルマスクを用いてＳｎ３Ａｇ０．５Ｃｕクリームはんだを印刷することにより形成した。
【００２２】
また、半田１０１は放熱用に用いるため半田１０２よりも面積を大きく形成した。
【００２３】
また、下地膜１０３は、半田の面積とほぼ同じ面積を備えるようにし、半田１０１の下方にある下地膜の面積の方が半田１０２の下方にある下地膜の面積よりも大きくなるようにＡｇ−Ｐｔ導体、Ａｇ−Ｐｄ導体、Ｃｕ導体、またはＮｉ−Ａｕ導体の少なくともいずれかの金属で形成した。
【００２４】
前述のとおり、この状態で初期リフローをしてしまうと、初期リフロー後に面積の大きな放熱電極である金属層の上のはんだ高さが接続面積の小さな信号電極上のはんだ高さよりも高い山形となってしまう（図２）。
【００２５】
そこで、図１（ｂ）（ｃ）のように、初期リフローを行わないようにした。
【００２６】
次に、半導体パッケージについて図１（ｂ）を用いて説明する。
【００２７】
本実施例の半導体パッケージは、半導体チップと該半導体チップを搭載したインターポーザ基板を備えている。このインターポーザ基板は、絶縁樹脂の下に基板のコア材となるメタルを内臓したメタルコア基板であり、絶縁樹脂の上には表裏の両面に配線が形成され、それらを表裏面の配線を繋ぐスルーホールが形成されている。
【００２８】
さらに、このインターポーザ基板は、その表面の樹脂層を除去してコアメタルを剥き出しにした領域を備え、その剥き出しにした領域に発熱しやすいドライバーＩＣ又はパワーＩＣが銀ペーストあるいははんだによりダイボンディングされている。
【００２９】
また、このインターポーザ基板の裏面にはアルミナ基板とはんだ接続するための金属層１１１がはんだと反応する金属、例えばＮｉ−Ａｕめっきで特定のパターンに形成されている。
【００３０】
また、ＩＣ１０７が搭載されている領域に対応する裏面の樹脂層１０９も除去されてコアメタルが剥き出しになっており、メッキで放熱用の金属層１０６が形成されており、さらにその金属層の上に、はんだ接続用の金属層１１１が形成されている。
【００３１】
この半導体パッケージを、位置合わせ搭載機を用いてアルミナ基板上に搭載する。
【００３２】
インターポーザ基板をアルミナ基板に搭載した後に、リフロー炉で２２１℃以上で３０秒以上加熱して、はんだを溶融させる。（図１（ｃ））
このリフロー工程で、先のインターポーザ基板とアルミナ基板の位置合わせが多少ずれていても、リフロー時の放熱部のはんだのセルフアライメント効果と、信号電極上のはんだのセルフアライメント効果により、正常な位置に接続される。
【００３３】
ここで、放熱部のはんだ接続部の面積が大きくなるほど、セルフアライメント効果は小さくなるが、信号電極のピン数が十分に多ければ、信号電極のセルフアライメント効果により、搭載時に要求される位置合わせ精度は低くても構わない。
【００３４】
本実施例では、信号電極と該信号電極と独立した放熱用電極（信号電極と電気的に独立したはんだ下地膜）を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、半導体モジュールの放熱用電極と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせず１次リフローすることにより半導体モジュールの放熱用電極と基板の電極を接合しているので、はんだが濡れ広がるはんだ形成用の金属層の面積に大きな差があったも、高さばらつきによる接続不良を抑制することができる。
【００３５】
また、２つの面積の異なる電極を備えた半導体モジュールの大きな電極（放熱用はんだ下地膜）と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせずに、１次リフローすることにより半導体モジュールの大きな電極と基板の電極とを接合しているので、初期リフローにより生じるはんだの高さばらつきが生じないので、接続不良を抑制できる。
【００３６】
また、この電子基板を搭載したＥＣＵは、発熱量の大きなドライバーＩＣ又はドライバーＩＣを搭載したインターポーザ基板からメイン基板へ大きな熱伝導経路を確保することができているので、ユニット全体としての放熱性を向上させることができている。
【００３７】
第二の実施例を、図３を参照して、以下に説明する。
【００３８】
この実施例では、第一の実施例のはんだの供給方法以外はすべて同様の製造方法である。
【００３９】
微細な電極ピッチをはんだ印刷で対応するために印刷の抜け性を向上する必要がある。そこで、本実施例では、メタルマスクを薄くして、所望のはんだ量を形成するよりも少ないはんだ量を供給することにした。
【００４０】
具体的には、アルミナ基板に、０．２ｍｍの厚さのはんだ印刷用メタルマスクを用いてＳｎ３Ａｇ０．５Ｃｕクリームはんだを印刷し、不足したはんだを補うために、信号電極上のはんだの上に直径０．３ｍｍのＳｎ３Ａｇ０．５Ｃｕはんだボール３０２を、放熱電極上のはんだの上には０．３ｍｍの厚さのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシート３０１を供給した。
【００４１】
この方法で製造すると、メイン基板側のクリームはんだが、インターポーザ基板のはんだボールおよびはんだシートの仮止めの働きをするので、位置ズレが置きにくい。
【００４２】
ここで通常は、初期リフローするが、本実施例では初期リフローを行わず、インターポーザ基板の電極とメイン基板の電極との位置合わせを行ない、１次リフローする。
【００４３】
また、本実施例では、印刷形成とはんだボール搭載の２つの挟ピッチではんだを形成できる方法を組み合わせて信号電極を形成しているので、より微細化が実現できる。
【００４４】
さらに、はんだの供給方法の異なる第三の実施例を、図４を参照して、以下に説明する。
【００４５】
この実施例もはんだの供給方法以外は、第一の実施例と同じ構造、製法である。
【００４６】
半導体パッケージとメイン基板の電極（金属層）上にフラックスを塗布後、信号電極上には直径０．７ｍｍのＳｎ３Ａｇ０．５Ｃｕはんだボールを、放熱用のはんだ下地膜の上には金属層には０．５ｍｍ厚さのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシートをそれぞれ搭載する。
【００４７】
この製法では、プリフォームはんだシート３０１で放熱のためのはんだ接続用の金属層が形成されているので、十分な量のはんだを実現できている。
【００４８】
従って、実施例２より少ないプロセスで、微細化できる。
【００４９】
第四の実施例を、図５を参照して、以下に説明する。この実施例では、はんだの接続方法と配置位置が異なるのと、半導体モジュールのリフロー回数が異なる以外は、第一の実施例とほぼ同じである。
【００５０】
インターポーザ基板の信号電極上にフラックスを塗布した後、直径０．７ｍｍのＳｎ３Ａｇ０．５Ｃｕはんだボールを搭載する。この状態で、リフロー炉にて、２２１℃以上で３０秒以上加熱することで、はんだを溶融させてはんだバンプを形成する。つまり、初期リフローして半田バンプを形成する。
【００５１】
次に、アルミナ基板のＢＧＡはんだ接続用金属層を除いた金属層１０３上に、厚さ０．５ｍｍのＳｎ３Ａｇ０．５Ｃｕクリームはんだ１０１を印刷する。その後、実施例１と同様に、インターポーザ基板を位置合わせ搭載機などを用いて、放熱用の金属層上にクリームはんだの印刷されたアルミナ基板上に搭載して、１次リフローする。
【００５２】
第五の実施例を図６を用いて説明する。
【００５３】
第四の実施例のアルミナ基板の信号電極の上にクリームはんだを印刷した。
【００５４】
そして、インターポーザ信号電極上のはんだ高さが放熱電極上の高さよりも大幅に高くならないよう、メタルコアインターポーザ基板への初期搭載はんだボールを小さくした。
【００５５】
第六の実施例を、図７を参照して、以下に説明する。この実施例は、第四の実施例におけるアルミナ基板へのはんだの供給方法以外はすべて同様である。本実施例では、アルミナ基板の信号電極上の金属層を除いた金属層上に、厚さ０．５ｍｍのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシートを、フラックス塗布後に搭載する。
【００５６】
第七の実施例を、図８を参照して説明する。
【００５７】
この実施例は、次の点を除いて第一の実施例と同じである。
【００５８】
アルミナ基板１０４の放熱用電極及び信号用電極上に０．２ｍｍのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシートを形成し、さらに放熱用の電極上に０．５ｍｍのクリームはんだ３０１を印刷する。
【００５９】
このインターポーザ基板の信号電極上にはんだボールを搭載し、初期リフローすることにより、略半球状のバンプ５０１が形成されている。
【００６０】
バンプ５０１とはんだシート１０２とが位置合わせされ、１次リフローすることにより、接合を行う。
【００６１】
この方法によると、はんだシート上にバンプを搭載するので、はんだシートのやらかさによりバンプが仮固定され、はんだ溶融中のバンプの位置ズレを抑制することができるようになる。
【００６２】
なお、いずれの実施例におけるメイン基板は、アルミナ基板以外の基板、例えばガラスセラミック基板等のセラミック基板やメタルコア基板等の樹脂（プリント）基板であっても良い。
【００６３】
また、インターポーザ基板は、メタルやアルミナ等の導電性の高い部材をコアに内臓する基板であればかまわない。
【００６４】
【発明の効果】
半導体モジュールとメイン基板との間の接続信頼性を維持しつつ放熱性を向上させる。
【図面の簡単な説明】
【図１】本発明に関わる接続フローを表す断面構造図
【図２】本発明の効果を説明する断面構造図
【図３】本発明に関わる接続フローを表す断面構造図
【図４】本発明に関わる接続フローを表す断面構造図
【図５】本発明に関わる接続フローを表す断面構造図
【図６】本発明に関わる接続フローの一部を表す断面構造図
【図７】本発明に関わる接続フローの一部を表す断面構造図
【図８】本発明に関する接続フローの一部を表す断面構造図
【符号の説明】
１０１…放熱用のはんだ、１０２…電気接続用のはんだ、１０３…はんだ接続用のメイン基板側金属層（アンダーバンプメタル）、１０４…アルミナ基板、１０５…電子部品、１０６…放熱用金属層（メッキ充填された金属層）、１０７…発熱ＩＣチップ、１０８…電子部品、１０９…コアメタル上の樹脂層、１１０…コアメタル、１１１…はんだ接続用の下地膜（アンダーバンプメタル）、３０１…プリフォームはんだシート、３０２…はんだボール、５０１…信号接続用のはんだ
【発明の属する技術分野】
本発明は、ＥＣＵ（Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）等の高い放熱性が要求される半導体モジュールを実装した電子基板に関する。
【０００２】
【従来の技術】
近年、半導体チップの集積度の向上や、複数の半導体チップをインターポーザ基板に実装してモジュール化した半導体パッケージであるＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の登場等により、半導体モジュールの放熱性が問題となっている。
【０００３】
かかる放熱性を向上させる従来技術の一つの構造が、特許文献１に記載されている。
【０００４】
特許文献１には、インターポーザ基板にメタルコア基板を用いた半導体モジュールで、そのメタルコア基板の一方の面の樹脂層を除去してコアメタルを露出させ、その露出領域に半導体チップをダイボンディングする構造に対して、そのインターポーザ基板の他方の面の樹脂層の一部が除去されたコアメタルの露出部を用いて空冷する構造とを組み合わせた構造やコアメタル上の樹脂を除去してビアホールを形成し、このビアホールをはんだで充填し、ビアホール近傍の領域にはんだボールが固定されている構造とを組み合わせた構造が記載されている。
【０００５】
また、半導体モジュールをメイン基板に実装する技術としては、特許文献２がある。
【０００６】
この特許文献２には、半導体パッケージの電極上にはんだを印刷で供給し、リフローしてはんだを半球状にし（初期リフロー）、接続時に再度リフロー（１次リフロー）接続する方法が記載されている。
【０００７】
【特許文献１】
特開２０００−２２８４５２号公報
【特許文献２】
特開平１１−２０４５６９号公報
【０００８】
【発明が解決しようとする課題】
従来の特許文献２の構造の半導体パッケージに特許文献１のようなはんだバンプを形成して、メイン基板へ実装しようとする場合、パッケージ基板（インターポーザ基板）を備えた半導体パッケージやフリップチップのベアのチップでできた半導体パッケージの裏面の電極やはんだ下地膜に、はんだボールを初期リフローすることにより山型形状のはんだバンプを形成することになる。
【０００９】
このはんだボールを初期リフローすると、そのはんだボールを配置したインターポーザ基板やメイン基板の下地膜となる金属層（アンダーバンプメタライズ）の形状に濡れ広がることになる。
【００１０】
下地膜となる金属層の面積が大きく異なると、異なる直径のはんだボールを用いることになるが、かかる場合に初期リフロー後のバンプの高さを一定にすることは難しい。
【００１１】
この高さばらつきが生じると、１次リフロー時にインターポーザ基板や半導体パッケージがメイン基板に対して容易に位置ずれや回転をおこし、接続不良が生じてしまう。特に、半導体パッケージへの信号を伝える信号電極の接合にかかる接続不良が生じると、電子部品としての機能が損なわれてしまう。
【００１２】
また、本発明の目的は、半導体パッケージがメイン基板にはんだ接続されている電子基板の接続信頼性の低下を抑制しつつ、放熱性能を向上する電子基板の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
半導体モジュールの放熱用電極（信号電極と電気的に独立したはんだ下地膜）と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせず１次リフローすることにより半導体モジュールの放熱用電極と基板の電極を接合する。
【００１４】
このように、初期リフローしなかった半田により接合すると、初期リフローによる半田の高さのばらつきを抑制することができるので、電子基板の接続信頼性を向上させることができるようになる。
【００１５】
第１の電極よりも大きな第２の電極を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、半導体モジュールの第２の電極と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせず１次リフローすることにより半導体モジュールの第２の電極と基板の電極を接合する。
【００１６】
【発明の実施の形態】
以下の実施例では、電子基板の構造や製造方法について説明するが、これらの電子基板は、コネクタがモールドにより一体成形された金属筐体に固定され、メイン基板とコネクタが電気的に接続されることにより、エンジンコントロールユニット（ＥＣＵ）を構成するものである。
【００１７】
本発明に関する電気基板の第一の実施例を、図１を用いて説明する。
【００１８】
図１（ａ）ははんだが搭載されたメイン基板を示す図で、図１（ｂ）はインターポーザ基板を図１（ａ）のメイン基板上に配置した電子基板を示す図で、図１（ｃ）は図１（ｂ）の電子基板を１次リフローした状態を示す図である。
【００１９】
本実施例のメイン基板を図１（ａ）を用いて説明する。
【００２０】
メイン基板は、配線が形成されたアルミナ基板１０４と、信号電極となる金属層と放熱のためのはんだ下地膜となる金属層（放熱用電極）とで構成されたはんだ下地膜（金属層）１０３と、その下地膜１０３上に形成された半田１０１、１０２とを備えた構造をしている。
【００２１】
半田１０１、１０２は、０．５ｍｍの厚さのはんだ印刷用メタルマスクを用いてＳｎ３Ａｇ０．５Ｃｕクリームはんだを印刷することにより形成した。
【００２２】
また、半田１０１は放熱用に用いるため半田１０２よりも面積を大きく形成した。
【００２３】
また、下地膜１０３は、半田の面積とほぼ同じ面積を備えるようにし、半田１０１の下方にある下地膜の面積の方が半田１０２の下方にある下地膜の面積よりも大きくなるようにＡｇ−Ｐｔ導体、Ａｇ−Ｐｄ導体、Ｃｕ導体、またはＮｉ−Ａｕ導体の少なくともいずれかの金属で形成した。
【００２４】
前述のとおり、この状態で初期リフローをしてしまうと、初期リフロー後に面積の大きな放熱電極である金属層の上のはんだ高さが接続面積の小さな信号電極上のはんだ高さよりも高い山形となってしまう（図２）。
【００２５】
そこで、図１（ｂ）（ｃ）のように、初期リフローを行わないようにした。
【００２６】
次に、半導体パッケージについて図１（ｂ）を用いて説明する。
【００２７】
本実施例の半導体パッケージは、半導体チップと該半導体チップを搭載したインターポーザ基板を備えている。このインターポーザ基板は、絶縁樹脂の下に基板のコア材となるメタルを内臓したメタルコア基板であり、絶縁樹脂の上には表裏の両面に配線が形成され、それらを表裏面の配線を繋ぐスルーホールが形成されている。
【００２８】
さらに、このインターポーザ基板は、その表面の樹脂層を除去してコアメタルを剥き出しにした領域を備え、その剥き出しにした領域に発熱しやすいドライバーＩＣ又はパワーＩＣが銀ペーストあるいははんだによりダイボンディングされている。
【００２９】
また、このインターポーザ基板の裏面にはアルミナ基板とはんだ接続するための金属層１１１がはんだと反応する金属、例えばＮｉ−Ａｕめっきで特定のパターンに形成されている。
【００３０】
また、ＩＣ１０７が搭載されている領域に対応する裏面の樹脂層１０９も除去されてコアメタルが剥き出しになっており、メッキで放熱用の金属層１０６が形成されており、さらにその金属層の上に、はんだ接続用の金属層１１１が形成されている。
【００３１】
この半導体パッケージを、位置合わせ搭載機を用いてアルミナ基板上に搭載する。
【００３２】
インターポーザ基板をアルミナ基板に搭載した後に、リフロー炉で２２１℃以上で３０秒以上加熱して、はんだを溶融させる。（図１（ｃ））
このリフロー工程で、先のインターポーザ基板とアルミナ基板の位置合わせが多少ずれていても、リフロー時の放熱部のはんだのセルフアライメント効果と、信号電極上のはんだのセルフアライメント効果により、正常な位置に接続される。
【００３３】
ここで、放熱部のはんだ接続部の面積が大きくなるほど、セルフアライメント効果は小さくなるが、信号電極のピン数が十分に多ければ、信号電極のセルフアライメント効果により、搭載時に要求される位置合わせ精度は低くても構わない。
【００３４】
本実施例では、信号電極と該信号電極と独立した放熱用電極（信号電極と電気的に独立したはんだ下地膜）を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、半導体モジュールの放熱用電極と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせず１次リフローすることにより半導体モジュールの放熱用電極と基板の電極を接合しているので、はんだが濡れ広がるはんだ形成用の金属層の面積に大きな差があったも、高さばらつきによる接続不良を抑制することができる。
【００３５】
また、２つの面積の異なる電極を備えた半導体モジュールの大きな電極（放熱用はんだ下地膜）と基板の電極との間に初期リフローしていない半田を配置し、初期リフローせずに、１次リフローすることにより半導体モジュールの大きな電極と基板の電極とを接合しているので、初期リフローにより生じるはんだの高さばらつきが生じないので、接続不良を抑制できる。
【００３６】
また、この電子基板を搭載したＥＣＵは、発熱量の大きなドライバーＩＣ又はドライバーＩＣを搭載したインターポーザ基板からメイン基板へ大きな熱伝導経路を確保することができているので、ユニット全体としての放熱性を向上させることができている。
【００３７】
第二の実施例を、図３を参照して、以下に説明する。
【００３８】
この実施例では、第一の実施例のはんだの供給方法以外はすべて同様の製造方法である。
【００３９】
微細な電極ピッチをはんだ印刷で対応するために印刷の抜け性を向上する必要がある。そこで、本実施例では、メタルマスクを薄くして、所望のはんだ量を形成するよりも少ないはんだ量を供給することにした。
【００４０】
具体的には、アルミナ基板に、０．２ｍｍの厚さのはんだ印刷用メタルマスクを用いてＳｎ３Ａｇ０．５Ｃｕクリームはんだを印刷し、不足したはんだを補うために、信号電極上のはんだの上に直径０．３ｍｍのＳｎ３Ａｇ０．５Ｃｕはんだボール３０２を、放熱電極上のはんだの上には０．３ｍｍの厚さのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシート３０１を供給した。
【００４１】
この方法で製造すると、メイン基板側のクリームはんだが、インターポーザ基板のはんだボールおよびはんだシートの仮止めの働きをするので、位置ズレが置きにくい。
【００４２】
ここで通常は、初期リフローするが、本実施例では初期リフローを行わず、インターポーザ基板の電極とメイン基板の電極との位置合わせを行ない、１次リフローする。
【００４３】
また、本実施例では、印刷形成とはんだボール搭載の２つの挟ピッチではんだを形成できる方法を組み合わせて信号電極を形成しているので、より微細化が実現できる。
【００４４】
さらに、はんだの供給方法の異なる第三の実施例を、図４を参照して、以下に説明する。
【００４５】
この実施例もはんだの供給方法以外は、第一の実施例と同じ構造、製法である。
【００４６】
半導体パッケージとメイン基板の電極（金属層）上にフラックスを塗布後、信号電極上には直径０．７ｍｍのＳｎ３Ａｇ０．５Ｃｕはんだボールを、放熱用のはんだ下地膜の上には金属層には０．５ｍｍ厚さのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシートをそれぞれ搭載する。
【００４７】
この製法では、プリフォームはんだシート３０１で放熱のためのはんだ接続用の金属層が形成されているので、十分な量のはんだを実現できている。
【００４８】
従って、実施例２より少ないプロセスで、微細化できる。
【００４９】
第四の実施例を、図５を参照して、以下に説明する。この実施例では、はんだの接続方法と配置位置が異なるのと、半導体モジュールのリフロー回数が異なる以外は、第一の実施例とほぼ同じである。
【００５０】
インターポーザ基板の信号電極上にフラックスを塗布した後、直径０．７ｍｍのＳｎ３Ａｇ０．５Ｃｕはんだボールを搭載する。この状態で、リフロー炉にて、２２１℃以上で３０秒以上加熱することで、はんだを溶融させてはんだバンプを形成する。つまり、初期リフローして半田バンプを形成する。
【００５１】
次に、アルミナ基板のＢＧＡはんだ接続用金属層を除いた金属層１０３上に、厚さ０．５ｍｍのＳｎ３Ａｇ０．５Ｃｕクリームはんだ１０１を印刷する。その後、実施例１と同様に、インターポーザ基板を位置合わせ搭載機などを用いて、放熱用の金属層上にクリームはんだの印刷されたアルミナ基板上に搭載して、１次リフローする。
【００５２】
第五の実施例を図６を用いて説明する。
【００５３】
第四の実施例のアルミナ基板の信号電極の上にクリームはんだを印刷した。
【００５４】
そして、インターポーザ信号電極上のはんだ高さが放熱電極上の高さよりも大幅に高くならないよう、メタルコアインターポーザ基板への初期搭載はんだボールを小さくした。
【００５５】
第六の実施例を、図７を参照して、以下に説明する。この実施例は、第四の実施例におけるアルミナ基板へのはんだの供給方法以外はすべて同様である。本実施例では、アルミナ基板の信号電極上の金属層を除いた金属層上に、厚さ０．５ｍｍのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシートを、フラックス塗布後に搭載する。
【００５６】
第七の実施例を、図８を参照して説明する。
【００５７】
この実施例は、次の点を除いて第一の実施例と同じである。
【００５８】
アルミナ基板１０４の放熱用電極及び信号用電極上に０．２ｍｍのＳｎ３Ａｇ０．５Ｃｕプリフォームはんだシートを形成し、さらに放熱用の電極上に０．５ｍｍのクリームはんだ３０１を印刷する。
【００５９】
このインターポーザ基板の信号電極上にはんだボールを搭載し、初期リフローすることにより、略半球状のバンプ５０１が形成されている。
【００６０】
バンプ５０１とはんだシート１０２とが位置合わせされ、１次リフローすることにより、接合を行う。
【００６１】
この方法によると、はんだシート上にバンプを搭載するので、はんだシートのやらかさによりバンプが仮固定され、はんだ溶融中のバンプの位置ズレを抑制することができるようになる。
【００６２】
なお、いずれの実施例におけるメイン基板は、アルミナ基板以外の基板、例えばガラスセラミック基板等のセラミック基板やメタルコア基板等の樹脂（プリント）基板であっても良い。
【００６３】
また、インターポーザ基板は、メタルやアルミナ等の導電性の高い部材をコアに内臓する基板であればかまわない。
【００６４】
【発明の効果】
半導体モジュールとメイン基板との間の接続信頼性を維持しつつ放熱性を向上させる。
【図面の簡単な説明】
【図１】本発明に関わる接続フローを表す断面構造図
【図２】本発明の効果を説明する断面構造図
【図３】本発明に関わる接続フローを表す断面構造図
【図４】本発明に関わる接続フローを表す断面構造図
【図５】本発明に関わる接続フローを表す断面構造図
【図６】本発明に関わる接続フローの一部を表す断面構造図
【図７】本発明に関わる接続フローの一部を表す断面構造図
【図８】本発明に関する接続フローの一部を表す断面構造図
【符号の説明】
１０１…放熱用のはんだ、１０２…電気接続用のはんだ、１０３…はんだ接続用のメイン基板側金属層（アンダーバンプメタル）、１０４…アルミナ基板、１０５…電子部品、１０６…放熱用金属層（メッキ充填された金属層）、１０７…発熱ＩＣチップ、１０８…電子部品、１０９…コアメタル上の樹脂層、１１０…コアメタル、１１１…はんだ接続用の下地膜（アンダーバンプメタル）、３０１…プリフォームはんだシート、３０２…はんだボール、５０１…信号接続用のはんだ
Claims (21)
- 信号電極と該信号電極と独立した放熱用電極を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、
前記半導体モジュールの放熱用電極と前記基板の電極のいずれかの上に半田を配置し、初期リフローせずに前記半導体モジュールの放熱用電極と前記基板の電極との位置合わせを行ない、１次リフローすることにより前記半導体モジュールの放熱用電極と前記基板の電極を接合することを特徴とする電子基板の製造方法。 - 請求項１において、
前記放熱用電極の接合に用いる半田を、クリーム半田の印刷又はプリフォームはんだの搭載により供給することを特徴とする電子基板の製造方法。 - 請求項１又は２において、
前記信号電極を、初期リフローした半田で前記基板の電極に接合することを特徴とする電子基板の製造方法。 - 請求項３において、
前記信号電極の接合に用いる半田を、はんだボールにより供給することを特徴とする電子基板の製造方法。 - 請求項１又は２において、
前記信号電極を、初期リフローしない半田で前記基板の電極に接合することを特徴とする電子基板の製造方法。 - 請求項５において、
前記信号電極の接合に用いる半田を、クリーム半田の印刷により供給することを特徴とする電子基板の製造方法。 - 請求項１から７のいずれかにおいて、
前記メイン基板の信号電極及び放熱電極上にはんだシートを搭載し、
該はんだシートの放熱電極上にクリームはんだを印刷し、
前記半導体モジュールの信号電極上にはんだボールを初期リフローしたはんだバンプを形成することを特徴とする電子基板の製造方法。 - 第１の電極よりも大きな第２の電極を備えた半導体モジュールと、該半導体モジュールが実装されているメイン基板とを有する電子基板の製造方法において、前記半導体モジュールの第２の電極と前記基板の電極のいずれかにの上に半田を配置し、初期リフローせずに前記半導体モジュールの第２の電極と前記基板の電極との位置合わせを行ない、１次リフローすることにより前記半導体モジュールの第２の電極と前記基板の電極を接合することを特徴とする電子基板の製造方法。
- 請求項８において、
前記第２の電極の接合に用いる半田を、クリーム半田の印刷又はプリフォームはんだの接着により供給することを特徴とする電子基板の製造方法。 - 請求項８又は９において、
前記第１の電極を、初期リフローした半田で前記基板の電極に接合することを特徴とする電子基板の製造方法。 - 請求項１０において、
前記第１の電極の接合に用いる半田を、はんだボールにより供給することを特徴とする電子基板の製造方法。 - 請求項８又は９において、
前記第１の電極を、初期リフローしない半田で前記基板の電極に接合することを特徴とする電子基板の製造方法。 - 請求項１２において、
前記第１の電極の接合に用いる半田を、クリーム半田の印刷により供給することを特徴とする電子基板の製造方法。 - 請求項８から１３のいずれかにおいて、
前記第１の電極と接合するメイン基板の電極及び前記第２の電極と接合するメイン基板の電極上にはんだシートを搭載し、
該はんだシートの放熱電極上にクリームはんだを印刷し、
前記第１の電極上にはんだボールを初期リフローしたはんだバンプを形成することを特徴とする電子基板の製造方法。 - コアメタルの両面が樹脂で覆われたメタルコア基板で構成されたインターポーザ基板と、樹脂が除去されたインターポーザ基板の一方の面にダイボンディングされた半導体パッケージと、前記インターポーザ基板が搭載されたメイン基板を備えた電子基板の製造方法において、
前記インターポーザ基板の他方の面における前記半導体パッケージを搭載位置に対応する領域の樹脂を除去する工程と、
該領域におけるコアメタル上に下地膜を形成する工程と、
該下地膜及び該下地膜に対応するメイン基板の電極のいずれか一方又は双方の上に半田を形成する工程と、
初期リフローせずに該下地膜と該下地膜に対応するメイン基板の電極との位置合わせを行ない、１次リフローすることによりメイン基板とコアメタルとを接合する工程を有することを特徴とする電子基板の製造方法。 - 請求項１５において、
前記半田を、前記下地膜と前記メイン基板の少なくとも一方の上にクリーム半田を印刷するか又はプリフォーム半田シートを搭載することにより形成することを特徴とする電子基板の製造方法。 - 請求項１５又は１６において、
前記インターポーザ基板の他方の面には信号電極が形成されており、
該信号電極とメイン基板とを１次リフローされていない半田で接合することを特徴とする電子基板の製造方法。 - 請求項１７において、
前記信号電極とメイン基板との間の半田を、前記信号電極又はメイン基板上にクリーム半田を印刷することにより供給することを特徴とする電子基板の製造方法。 - 請求項１５又は１６において、
前記インターポーザ基板の他方の面には信号電極が形成されており、
該信号電極とメイン基板とを１次リフローされている半田で接合することを特徴とする電子基板の製造方法。 - 請求項１９において、
前記信号電極とメイン基板との間の半田を、前記信号電極又はメイン基板上に半田ボールを搭載し、初期リフローすることにより供給することを特徴とする電子基板の製造方法。 - 請求項１５から２０のいずれかにおいて、
前記メイン基板の信号電極及び前記下地膜上にはんだシートを搭載し、
該はんだシートの下地膜上にクリームはんだを印刷し、
前記半導体モジュールの信号電極上にはんだボールを初期リフローしたはんだバンプを形成することを特徴とする電子基板の製造方法。
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-
2002
- 2002-11-21 JP JP2002337367A patent/JP2004056065A/ja active Pending
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