JP2004048750A - スロット付き接地平面を使用した差動ペアにおける同相分除去 - Google Patents
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Abstract
【課題】高速半導体パッケージにおいて、差動ペアの同相分除去を改善する。
【解決手段】高速半導体パッケージにおいて、差動ペア伝送路６０５は、差動信号を使用して伝送された入力信号を受信するために使用される。同相雑音は、これらの信号がクロックされている周波数を減少させることがある。基板の接地（あるいは電力）平面６０９に、差動ペア６０５の下に垂直に（そして等間隔で）形成されたスロット６２０を使用すると、差動インピーダンスに影響を与えることなく同相インピーダンスを増加させることによって、差動ペア６０５の同相分除去を改善することができる。スロット６２０を使用しても、パッケージを変更する必要はなく、基板に対する変更も最少のものである。
【選択図】 図６
【解決手段】高速半導体パッケージにおいて、差動ペア伝送路６０５は、差動信号を使用して伝送された入力信号を受信するために使用される。同相雑音は、これらの信号がクロックされている周波数を減少させることがある。基板の接地（あるいは電力）平面６０９に、差動ペア６０５の下に垂直に（そして等間隔で）形成されたスロット６２０を使用すると、差動インピーダンスに影響を与えることなく同相インピーダンスを増加させることによって、差動ペア６０５の同相分除去を改善することができる。スロット６２０を使用しても、パッケージを変更する必要はなく、基板に対する変更も最少のものである。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は一般に、パッケージ化された集積回路における高周波信号に関し、特に、差動信号を使用する高周波信号における同相分除去を増加させることに関する。
【０００２】
【従来の技術】
半導体パッケージにおいて入力信号を提供する一般的な方法は、差動ペア伝送路を使用した差動信号を使用して行う方法である。差動ペア伝送路には、一組の導電体と、通常、固体接地基準平面がある。信号方式によって、導電体ペアおよび接地基準平面上を運ばれる信号は異なる。差動信号方式においては、一組の導電体が１つの信号のために使用され、第１の導電体は電流を負荷へと運び、第２の導電体は帰還電流を運ぶ。帰還電流は、負荷から流れ出す電流と考えることができる。差動信号方式においては、接地基準平面上の電流は無い。差動信号という名称は、信号上の情報が２つの電流の差として伝送されることからきている。同相信号方式においては、同相信号は双方の導電体上を運ばれ（各導電体上を電流全体の半分が伝送される）、同相帰還電流は接地基準平面上を運ばれる。差動および同相信号が差動ペア伝送路において使用される場合、導電体ペアは、同相信号と差動信号の双方を運び、接地基準平面は同相帰還電流を運ぶ。
【０００３】
差動信号に使用される一組の導電体は、通常、差動ペア伝送路あるいは単に差動ペアと呼ばれる。各差動ペアは、その特性インピーダンスによって特徴付けることができる。例えば、差動ペアは、奇数モード・インピーダンス、差動インピーダンス、および、偶数モードあるいは同相インピーダンスを持つ。奇数モードあるいは差動は、差動ペアの１つの導電体における電流が、差動ペアの他の導電体における電流と等しく、反対方向であり、接地導電体によって運ばれる電流が無いことによって、定義される。偶数モードは、ペアの双方の導電体における電流が同じ方向であり、接地平面における電流が反対方向であることによって、定義される。差動ペアの奇数モード・インピーダンスは、１つの導電体から接地への電流に対する電圧比として定義され、差動インピーダンスは、１つの導電体から他の導電体への電流に対する電圧比として定義される。従って、１つの差動ペアの奇数モード・インピーダンスが５０オームである場合、そのペアの差動インピーダンスは、奇数モード・インピーダンスの２倍、つまり１００オームとなる。差動電圧は奇数モード電圧の２倍であるからである。偶数モードおよび同相インピーダンスは共に、１つの導電体から接地へのインピーダンスとして定義される。通常、差動ペアの奇数モード・インピーダンスは、そのペアの偶数モード・インピーダンスとは異なる。
【０００４】
高速での応用において、異なる周波数でクロックされた信号が存在すると、全体的な接地および／または電力平面の雑音が増加する。接地および／または電力平面上の雑音の増加に伴う問題は、差動ペアの同相インピーダンスがその差動ペアの差動インピーダンスに近いときに、接地および／または電力平面上の雑音が差動ペアに最適に結合してしまうことである。結合した雑音は、差動ペアの導電体の双方の上に存在するので、同相雑音のように見える。差動受信器の入力同相除去比（ＣＭＭＲ）は、しばしば周波数に依存し、通常周波数と共に減少する。差動受信器のＣＭＭＲは、その受信器が同相雑音を除去する能力を特定する。差動ペア上に同相雑音があると、回路の最高動作周波数を減少させる。最高動作周波数は、信頼できる信号検知のための入力信号対雑音比要求によって制限される。通常、差動インピーダンスに対する同相インピーダンス比が高いと、所定の電圧に対する差動電流に対する同相電流比は最少になる。従って、インピーダンス比が高くなるにつれ、接地および／または電力平面上の同相雑音の差動ペアへの結合は少なくなる。
【０００５】
接地および／または電力平面の雑音の差動ペアへの結合を減少させるために、いくつかの異なる技術が使用されてきた。１つの技術は、電力平面信号が巻かれるフェライト・チョークの使用を特定している。フェライト・チョークは低信号周波数においては効果的であるが、信号周波数が高くなるとすぐその効果は減少する。加えて、フェライト・チョークは物理的に大きくなることがあり、従って、大きさを最少にすることが重要な課題である応用においては、その有用性は限定される。
【０００６】
他の頻繁に使用される技術は、同相雑音を除去するのに使用される、同相終端インピーダンスの設計を含む。これらの技術は、通常、差動ペアを接地に結合するコンデンサの使用を含む。コンデンサは、終端インピーダンスをかなり低くすることができ、それにより雑音の除去を改善することができる。都合の悪いことに、ペアの各線上の静電容量の釣合いを慎重に取っておかないと、コンデンサもまた、差動インピーダンスに影響を与える。さらに、この技術には、関連する周波数における十分に低いインピーダンスを提供するために、かなり大きい静電容量を持つコンデンサが必要である。大きいコンデンサは、大きな空間を消費し、従って、大きさを重要な課題としている。最後に、コンデンサを使用すると、コンデンサ自身のインピーダンスが周波数と共に変化するので、周波数依存問題を解決しなければならない。
【０００７】
さらに他の技術は、差動ペアと接地平面との間をより広くする。つまり、基板がより厚くなり、それにより差動ペアの同相インピーダンスが大きくなる。この技術は、差動インピーダンスにあまり影響しないので、効果的である。しかし、接地平面がより離れると、システムのインピーダンスに近い非差動インピーダンスを設計することが困難になる。例えば、非差動特性インピーダンスが５０オームであるとき、導電体の幅は、通常基板の厚さの１．２倍の過剰なものとなる。導電体の幅が広くなると、パッケージ設計者が信号を経路付けるのが困難になり、パッケージが全体的に大きくなってしまう。
【０００８】
【発明が解決しようとする課題】
従って、パッケージの全体的な費用を高くすることなく、差動ペアにおける同相分除去を増加させる技術が必要である。
【０００９】
【課題を解決するための手段】
本発明の１つの態様は、差動ペア伝送路と、等電位平面に形成されたスロットを有する等電位平面とを含み、スロットが差動ペア伝送路の下に位置し、差動ペア伝送路の方向と直交して置かれ、差動ペア伝送路とスロット付き等電位平面との間に置かれた誘電体層を含み、その誘電体層は、差動ペア伝送路を等電位平面から電気的に絶縁するためである、基板を提供する。
【００１０】
本発明の他の態様は、差動ペア伝送路と、等電位平面に形成されたスロットを有する等電位平面とを含み、スロットが差動ペア伝送路の下に位置し、差動ペア伝送路の方向と直交して置かれ、差動ペア伝送路とスロット付き等電位平面との間に置かれた誘電体層を含み、その誘電体層は、差動ペア伝送路を等電位平面から電気的に絶縁するためである、基板を含む半導体チップを提供し、さらに、基板を保持するパッケージを含み、パッケージはパッケージ上のピンに結合するパッドを含み、パッドはピンと差動ペア伝送路との間に電気的接続を提供する、半導体チップを提供する。
【００１１】
本発明の他の態様は、スロット付き接地平面を形成する方法を提供し、本方法は、等電位平面を形成するステップと、スロットが差動ペア伝送路と直交して走るように等電位平面にスロットを形成するステップと、等電位平面の上に誘電体層を形成するステップと、差動ペア伝送路を誘電体層上に形成するステップと、を含む。
【００１２】
本発明は、多くの利点を提供する。例えば、本発明の好ましい実施例を使用すると、現在の基板製造処理工程を変える必要なく、電力および／または接地平面から誘導された同相雑音の除去を増加させることができる。従って、一般に、より費用がかかるであろう、製造工程における技術的変更は必要ではない。
【００１３】
また、本発明の好ましい実施例を使用すると、最少の厚みの基板を使用することができる。このことは、非差動信号に対する接地バウンドを最少にし、同時に、差動信号における優れた同相分除去を維持するのに望ましい。
【００１４】
加えて、本発明の好ましい実施例の使用は、特定の特性インピーダンス、例えば５０オームのための導線設計を含まない。このことは、導線幅は変化せず、導線の経路付けやすさが維持されることを意味する。
【００１５】
また、本発明の好ましい実施例を使用すると、望ましい高いインピーダンスを維持しながら、より薄い基板を使用することができる。より薄い基板は、使用されている信号トレースのためのインダクタンスを最小化する。より薄い基板はまた、非差動信号のためにより狭いトレースを使用することを可能にし、それによりパッケージの経路付けやすさが増す。
【００１６】
本発明の上記の特徴は、付随する図面を参照してなされる以下の記述によって、よりよく理解されるであろう。
【００１７】
【発明の実施の形態】
多様な実施例の実現および使用を、以下に詳細に記述する。しかし、本発明は多くの応用可能な発明概念を提供し、これらの概念は多様な特定の状況において実施できることを理解されたい。ここに記述される特定の実施例は、本発明の実現および使用の特定の方法を説明するだけのものであり、本発明の範囲を限定するものではない。
【００１８】
図１ａを参照すると、図は基板１００の一部分の等角投影図を示している。基板１００は、１つ以上のシリコン・ダイ（図示されていない）を標準的な基板の上に配置し、それらを相互接続しパッケージ内に置くことを可能にしている。基板１００は、パッケージ内に置かれる機能モジュールに１つ以上の集積回路が電気的に接続されている、マルチチップ・モジュールであってもよい。また、基板における孔がシリコン・ダイを保持する、熱的に改善されたキャビティ型パッケージ（キャビティ・ダウンおよびキャビティ・アップ）を使用することもできる。基板１００は、ダイが高周波で動作することを可能にしながら、場所および電力を消費しない、効率的なシリコン（あるいは他の半導体）ダイのパッケージ化を可能にしている。基板１００は、図示されるように、接地（あるいは電力）平面１０９上に位置する誘電体層１０７上に置かれた、一組の導電線１０５を有する。基板１００は図１ａにおいて効率上、単一導電体層基板として図示されているが、導電体層を分離する誘電体層を持つ、互いに重なる複数の導電体層を有することもできる。基板における層の数の実際的な限界は、通常、基板の全体的な厚み、異なる層の間の相互接続を提供する技術力、および、これらの基板を製造する技術力によって決定される。
【００１９】
一組の導電線１０５を、任意の信号のための導電性を提供するために使用することもできるが、導電線１０５は、図示されるような平行な線に配置されると、通常、基板１００およびパッケージ外部の源からの入力信号のような、高速信号（高周波でクロックされた信号）のために使用することができる。一組の導電線１０５は、一般に差動ペアと呼ばれる。差動ペア上を運ばれる信号は、２方向のいずれかに運ぶことができる。第１の方向は同相信号として知られ、信号を表す電流は差動ペアの双方の導電体上を同じ方向に流れる。第２の方向は差動信号として知られ、信号を表す電流は導電体上を反対の方向に流れる。高速信号は対雑音耐性が高いので、高速信号に対しては、差動信号が同相信号より頻繁に使用される。
【００２０】
単一の基板内において、異なる周波数でクロックされた多くの異なる信号があるかもしれない。多くの異なる信号が存在すると、基板の接地あるいは電力平面における雑音が増えることになる。接地あるいは電力平面上の雑音は、差動ペア１０５上に誘導されることがある。信号が差動モードにおいて差動ペア１０５上を伝送されているとしても、差動ペア１０５上の同相雑音が、差動ペア１０５上を伝送されている信号の最高クロック周波数を減少させることがある。最高動作周波数の減少は、差動ペア１０５上を運ばれる信号を受信している受信器の同相分除去が、特に高周波数において制限されているために起こる。
【００２１】
図１ｂ−図１ｄは、基板１００の、上面図（図１ｂ）、破線Ｃ−Ｃ’に沿った断面図（図１ｃ）および破線Ｄ−Ｄ’に沿った断面図（図１ｄ）を示している。図１ｂにおいて、差動ペア１０５と接地平面１０９との関係を正しく示すために、誘電体層１０７は図示されていないことに注意されたい。これらの図面は、差動ペア１０５、誘電体層１０７および接地平面１０９のための極めて典型的な配置を表している。
【００２２】
接地あるいは電力平面上に存在する雑音の差動ペア１０５上へのインダクタンスを減少させる１つの方法は、差動インピーダンスを望ましいレベルに保ちながら、差動ペア１０５の同相インピーダンスを増加（あるいは減少）させることである。上記のように、同相インピーダンスを増加させる１つの方法は、誘電体層１０７の厚さを増すことによって、差動ペア１０５と接地（あるいは電力）平面１０９との間の距離を大きくすることである。都合の悪いことに、誘電体層がより厚くなると、それに対応して、同相信号のために導電体の幅を広くすることが必要となり、信号を基板の周りに経路付けることが困難となり、同じ信号線を経路づけるための基板が大きくなる結果となる。
【００２３】
差動ペア１０５の同相インピーダンスを増加させるための他の方法として、差動ペア１０５の下にスロット付き接地平面を配置することがある。接地平面におけるスロットは、差動ペア１０５における電流の方向と直交して走り、差動ペア１０５の全長にわたって等しく間隔が空けられることが望ましい。接地平面にスロットを作ると、差動インピーダンスに影響を与えることなく、差動ペア１０５の同相インピーダンスを増加させる結果となる。接地平面にスロットを置くこととその有効性は、通常、接地平面、特に接地平面の伝送路の直接下の部分においては、どんな穴やスロットを置くことも奨励しない従来の設計技術に対抗するものである。通常回路設計は、接地平面が帰還電流を運ぶよう要求する、同相信号を使用してきた。接地平面におけるスロットおよび穴は、この帰還電流の流れを止め、従って、伝送路に対する大きな反射点となる。
【００２４】
図２ａを参照すると、図面は、差動ペア伝送路および本発明の好ましい実施例によるスロット付き接地平面を有する基板２００の一部分の、等角投影図を示している。基板２００は、図１ａに示される基板１００に類似している。基板２００は、図示されるように、誘電体層２０７の上に置かれた一組の導電線（差動ペア）２０５を有し、誘電体層２０７は、スロット付き接地平面２０９の上に位置する。スロット付き接地平面２０９は、スロット（図２ａにおいては図示されていない）を接地平面に、一定の間隔と特定の大きさで作ることによって形成される。本発明の好ましい実施例によると、スロットは、基板を切ることあるいはエッチングすることによって作ることができる。スロットは、長方形で、差動ペア２０５における電流の方向と直交して置かれることが望ましい。しかし、本発明の他の好ましい実施例によると、スロットは、製造工程中の圧力を軽減するために、丸い角をしていてもよい。図２ａは、接地平面にスロットを作ることによって形成されたスロットのついた接地平面のスロットを示している。図２ａは差動ペア２０５の全体を図示していないが、接地平面は、差動ペア２０５の全長にわたってスロットがつけられることが望ましい。
【００２５】
本発明の他の好ましい実施例によると、スロットは、接地平面に形成された後に、なんらかの誘電体材料で満たされる。スロットは誘電体層２０７の誘電体材料と同じ材料で満たされることが望ましい。しかし、接地平面のスロットを満たすのに、異なる誘電体材料を使用することもできる。他の充填材料の例として、ガス、誘電体液、あるいは他の誘電体個体があるが、これらに限定されるものではない。
【００２６】
加えて、スロット付き接地平面全体は、共通基準電圧レベルに保たれなければならない。このことは、スロットを、接地平面のどの部分も接地平面の他の部分から分断しないように形成することによって、達成される。
【００２７】
図２ｂ−図２ｄは、基板２００の上面図（図２ｂ）、破線Ｃ−Ｃ’に沿った断面図（図２ｃ）、破線Ｄ−Ｄ’に沿った断面図（図２ｄ）を示している。図２ｂにおいて、差動ペア２０５と接地平面２０９との関係を正しく示すために、誘電体層２０７は図示されていないことに注意されたい。図２ｂは、接地平面２０９に形成され、スロット付き接地平面を生成する一連のスロット２０８を示している。
【００２８】
図３を参照すると、図面は、本発明の好ましい実施例による、ふたつの差動ペア３０５および３０６を有する基板３００の上面図である。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面３０９との関係をよりよく示すためには図示されていないことに注意されたい。基板が、誘電体層の上にある一以上の差動ペアを有する場合（通常の配置である）、接地平面３０９に形成されたスロット３０８は、特定の一方向に走っている全ての差動ペアの下になるように、延長することができる。本発明の好ましい実施例によると、スロット３０８は、差動ペア伝送路上で運ばれている信号の波長の半分よりかなり短い長さに保たれることが望ましい。理想的には、波長の１／１０のオーダの長さである。複数の異なる方向に走る差動ペアがある場合、各方向に対して異なるスロットを使用することができる。このことにより、接地平面スロットとその上にある差動ペアの関係が、直角に保たれる。
【００２９】
上記のように、スロット付き接地平面の最終的な効果は、差動ペアの差動インピーダンスを維持しながら、差動ペアの同相インピーダンスを増加させることである。大部分の応用において、差動ペアは、抵抗器とコンデンサとを使用して終端される。終端は、望ましい信号伝送を達成するために、実際のインピーダンスと整合することが望ましい。同相に対して、終端インピーダンスは通常、接地に結合したコンデンサと共に差動モードを終結するためにも使用される抵抗負荷である。
【００３０】
図４を参照すると、図面は、差動ペア４０５のための終端を示している。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面との関係をよりよく示すためには図示されていないことに注意されたい。上記のように、終端は、一組の抵抗器４２０および４２２と、抵抗器を接地に結合するコンデンサ４２５を含む。抵抗器４２０および４２２は、差動ペア４０５の奇数モード・インピーダンス、例えば５０オーム、と等しくなるように設定されている。ふたつの抵抗器４２０および４２２は、組合わされると、差動インピーダンスと等しいインピーダンスを提供する。コンデンサ４２５は、望ましい動作周波数において適当な量のインピーダンスを提供するような大きさになっている。
【００３１】
同相伝送電力は、以下の式によって得られる。
【数１】
ここで、Γは反射係数であり、以下の式によって得られる。
【数２】
ここで、Ｚｏｏは奇数モード・インピーダンスであり、Ｚｏｅは偶数モード・インピーダンスである。伝送される電力の量は、以下の式によって得られる。
【数３】
【００３２】
同相雑音除去を決定する１つの例として、１００ミクロンの厚さの基板上の５０オームの奇数モード・インピーダンス導線（結果的に１００オームの差動インピーダンスとなる）を有する、典型的なプリント回路基板があるとする。４．０の誘電率を有する誘電体、通常の６０ミクロンの導線幅および９０ミクロンの導線分離、および、２７ミクロンの導線の厚さである場合、奇数モード・インピーダンスは５２オームであり、偶数モード・インピーダンスは７２オームである。上記の数式１および３を使用すると、Γ＝０．１８０３およびＰｌｏａｄ＝０．９６７およびＰｔｒａｎｓ＝−０．１４４ｄＢとなる。上記の例においては、わずか０．１４４ｄＢの除去しかなく、ほとんど全同相雑音が転送される。
【００３３】
図５を参照すると、図面は、本発明の好ましい実施例によるスロット付き接地平面を有する基板上の差動ペア５０５のための、他の終端構造を示している。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面との関係をよりよく示すためには図示されていないことに注意されたい。終端構造は、２組の終端抵抗器５２０、５２２、５２４および５２６、およびコンデンサ５３０を有する。第１の組の抵抗器５２０および５２２において、各抵抗器は、以下の式に等しい抵抗を有する。
【数４】
ここで、Ｚｏｏは奇数モード・インピーダンスであり、Ｚｏｅは偶数モード・インピーダンスである。第２の組の抵抗器５２４および５２６において、各抵抗器はＺｏｅと等しい抵抗を有する。図５に示される終端構造は、図４に示される終端構造よりも、差動ペア５０５の奇数および偶数モード・インピーダンスの双方を整合させるのに優れている。
【００３４】
上記の例において特定されたのと同じ基板特性と、差動ペアと直交し、差動ペアの導電体の間の距離の３倍に２つの導電体の幅を加えたものに等しい長さの、接地平面におけるスロットを使用すると、Ｚｏｅの値は１１８オームに、Ｚｏｏの値は５０オームに決定される。上記式１および２を使用すると、Γ＝０．４０５およびＰｌｏａｄ＝０．８３６およびＰｔｒａｎｓ＝−０．７７７ｄＢとなる。上記の例と比較すると、かなり大きな量の同相雑音が除去される。さらに除去された同相雑音の各ｄＢに対して、１５パーセント大きいクロック率において信号をクロックすることが可能である。従って、どんな同相雑音も除去できれば、基板上の素子の動作周波数を増加させることとなる。
【００３５】
図６を参照すると、図面は、本発明の実施例による、差動ペア伝送路が曲がっている場合の、接地平面６０９に形成されたスロットを有する基板を示している。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面との関係をよりよく示すためには図示されていないことに注意されたい。図６は、一組の差動ペア伝送路６０５および６１０を図示している。第１の差動ペア６０５は、基板を横切って水平に走り、第２の差動ペア６１０は、始めは水平に走るが、向きを変え、基板の底辺に垂直に走る。図６は、いくつかのスロット（例えばスロット６２０）は、２つの差動ペア伝送路によって共有することができることを示している。しかし、第２の差動ペア伝送路６１０が曲がり始めると、スロット（例えばスロット６２１）は、もう共有することはできない。これは、スロットは、差動ペア伝送路と直交しなければならないからである。差動ペア伝送路が曲がり始めると、代わりに角度のついたスロット６２５が、スロットと第２の差動ペア伝送路６１０との関係を垂直に保つために使用される。第２の差動ペア伝送路６１０が曲がり終え垂直に走ると、他のスロットがこれに続く。
【００３６】
本発明の他の好ましい実施例によると、接地平面に形成されたスロットは、完全に直線のままではないけれども連続することができる。例えば、図６を参照すると、スロット６２１は、スロット６２５と接触できるように連続し、曲がりのある単一のスロットを形成する。スロットにおいて曲がりは存在し得るが、スロットの全長は、差動ペア伝送路上を運ばれている信号の波長の半分よりかなり短くなければならないという制約は残る。加えて、スロットにおける曲がりは、曲がりの角度が９０度に近づかないように、制限されなければならない。しかし、曲がりを組合せて、全体として９０度あるいはそれ以上の曲がりを作ることができる。差動ペアは、始まったのと同じ方向で終わることが望ましい。これは、差動ペアの双方の導電体が同じ導電体全長を持つことを保証するためである。
【００３７】
図７を参照すると、図面は、本発明の好ましい実施例による、スロット付き接地平面を有する基板を含む半導体パッケージ７００の一部の等角投影図を示している。上記のように、基板は半導体パッケージ内に置かれ、パッケージ内のピンに接続され、それから封入される。一旦封入されると、パッケージはそれらの所定の操作に使用することができる。パッケージ７００は、基板を保持し保護し、電気信号に基板への入出力経路を提供するために、使用される。図７は、２本のワイヤ７１０を通して差動ペア伝送路２０５に結合している一組のパッド７０５を示している。パッド７０５は、続いて、パッケージ７００の一部である信号ピン（図示されていない）に結合している。信号ピンは、パッケージ７００に信号を入出力結合させるために使用される。
【００３８】
本発明の他の好ましい実施例によると、スロットは、差動ペア伝送路の下に等間隔で置かれる必要はない。加えて、スロットは、異なる幅および長さで形成することができる。
【００３９】
上記の説明は、集積回路に信号を運ぶための差動ペアの使用、および、同相除去比を増加させるために接地平面に切り込まれたスロットの使用に焦点が当てられたが、本発明は、差動ペア導電体の他の使用、および同相除去比の増加に対し、応用することができる。
【００４０】
本発明を、例示的実施例を参照して記述してきたが、上記記述は、限定的意味に解釈されることは意図していない。例示的実施例の多様な変更および組合せ、および、本発明の他の実施例は、上記記述によりこの分野の技術者には明らかであろう。従って、付随する請求項はこれらの変更あるいは実施例を含むよう意図されている。
【００４１】
以上の説明に関して更に以下の項を開示する。
（１）基板であって、
差動ペア伝送路と、
等電位平面に形成されたスロットを有する等電位平面と、当該スロットは前記差動ペア伝送路の下に位置し、前記差動ペア伝送路の方向と直交して置かれ、
前記差動ペア伝送路と前記スロット付き等電位平面との間に置かれた誘電体層であって、前記等電位平面から前記差動ペア伝送路を電気的に絶縁する誘電体層と
を備えた前記基板。
（２）第（１）項記載の基板において、上記等電位平面に形成された上記スロットが、上記差動ペア伝送路の幅より長い上記基板。
（３）第（１）項あるいは第（２）項記載の基板において、上記差動ペア伝送路が始点と終点とこれらの点の間の長さを有し、上記スロットが上記等電位平面において、上記差動ペア伝送路の前記長さにわたって形成される上記基板。
（４）第（１）項〜第（３）項のいずれかに記載の基板において、複数の差動ペア伝送路を有し、各差動ペア伝送路の下の上記等電位平面が上記等電位平面に形成されたスロットを有し、差動ペア伝送路の下の各スロットが、差動ペア伝送路と直交する上記基板。
（５）第（１）項〜第（４）項のいずれかに記載の基板において、平行に方向付けられた複数の差動ペア伝送路を有し、上記等電位平面において前記平行な差動ペア伝送路の下に成された各スロットが、前記平行な差動ペア伝送路の各々の下に延びることを特徴とした、上記基板。
（６）第（１）項〜第（５）項のいずれかに記載の基板において、電気信号が上記差動ペア伝送路上を運ばれ、当該電気信号がある周波数においてクロックされ、上記平行な差動ペア伝送路の下の上記スロットが、上記差動ペア伝送路上を運ばれる電気信号の波長の半分の長さより短い上記基板。
【００４２】
（７）半導体チップであって、
基板を含み、当該基板は、
差動ペア伝送路と、
等電位平面に形成されたスロットを有する等電位平面と、当該スロットは前記差動ペア伝送路の下に位置し、前記差動ペア伝送路の方向と直交して置かれ、
前記差動ペア伝送路と前記スロット付き等電位平面との間に置かれた誘電体層であって、前記等電位平面から前記差動ペア伝送路を電気的に絶縁する誘電体層を含み、
前記半導体チップはさらに、前記基板を保持するパッケージを含み、当該パッケージは、当該パッケージ上のピンに結合するパッドを含み、当該パッドは前記ピンと前記差動ペア伝送路との間の電気的接続を提供する前記半導体チップ。
（８）第（７）項記載の半導体チップにおいて、上記差動ペア伝送路が２つの導電体を有し、上記差動ペア伝送路の各当該導電体に結合するパッドを含む上記半導体チップ。
（９）第（７）項あるいは第（８）項記載の半導体チップにおいて、上記基板が、等電位平面、誘電体層、および差動ペア伝送路の層が交互に重なった、複数層基板である上記半導体チップ。
（１０）スロット付き接地平面を形成する方法であって、
等電位平面を形成し、
前記等電位平面に、スロットが差動ペア伝送路と直交して走るように、スロットを形成し、
前記等電位平面上に誘電体層を形成し、
前記誘電体層上に前記差動ペア伝送路を形成する、ことを備えた上記方法。
【００４３】
（１１）高速半導体パッケージにおいて、差動ペア伝送路６０５は、差動信号を使用して伝送された入力信号を受信するために使用される。同相雑音は、これらの信号がクロックされている周波数を減少させることがある。基板の接地（あるいは電力）平面６０９に、差動ペア６０５の下に垂直に（そして等間隔で）形成されたスロット６２０を使用すると、差動インピーダンスに影響を与えることなく同相インピーダンスを増加させることによって、差動ペア６０５の同相分除去を改善することができる。スロット６２０を使用しても、パッケージを変更する必要はなく、基板に対する変更も最少のものである。
【図面の簡単な説明】
【図１ａ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の等角投影図である。
【図１ｂ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の平面図である。
【図１ｃ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の断面図である。
【図１ｄ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の断面図である。
【図２ａ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の等角投影図である。
【図２ｂ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の平面図である。
【図２ｃ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の断面図である。
【図２ｄ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の断面図である。
【図３】本発明の好ましい実施例による、２つの差動ペア伝送路およびスロット付き接地平面を有する基板３００の一部分の上面図である。
【図４】差動ペア伝送路のための共通終端を示す図である。
【図５】本発明の好ましい実施例による、スロット付き接地平面を有する基板上の差動ペア伝送路のための修正された終端を示す図である。
【図６】本発明の好ましい実施例による、スロット付き接地平面を有する基板を示す図である。
【図７】本発明の好ましい実施例による、スロット付き接地平面を有する基板を含む半導体パッケージの一部分の等角投影図である。
【符号の説明】
１００ 基板
１０５ 導電線
１０７ 誘電体層
１０９ 接地平面
２００ 基板
２０５ 導電線
２０７ 誘電体層
２０９ スロット付き接地平面
【発明の属する技術分野】
本発明は一般に、パッケージ化された集積回路における高周波信号に関し、特に、差動信号を使用する高周波信号における同相分除去を増加させることに関する。
【０００２】
【従来の技術】
半導体パッケージにおいて入力信号を提供する一般的な方法は、差動ペア伝送路を使用した差動信号を使用して行う方法である。差動ペア伝送路には、一組の導電体と、通常、固体接地基準平面がある。信号方式によって、導電体ペアおよび接地基準平面上を運ばれる信号は異なる。差動信号方式においては、一組の導電体が１つの信号のために使用され、第１の導電体は電流を負荷へと運び、第２の導電体は帰還電流を運ぶ。帰還電流は、負荷から流れ出す電流と考えることができる。差動信号方式においては、接地基準平面上の電流は無い。差動信号という名称は、信号上の情報が２つの電流の差として伝送されることからきている。同相信号方式においては、同相信号は双方の導電体上を運ばれ（各導電体上を電流全体の半分が伝送される）、同相帰還電流は接地基準平面上を運ばれる。差動および同相信号が差動ペア伝送路において使用される場合、導電体ペアは、同相信号と差動信号の双方を運び、接地基準平面は同相帰還電流を運ぶ。
【０００３】
差動信号に使用される一組の導電体は、通常、差動ペア伝送路あるいは単に差動ペアと呼ばれる。各差動ペアは、その特性インピーダンスによって特徴付けることができる。例えば、差動ペアは、奇数モード・インピーダンス、差動インピーダンス、および、偶数モードあるいは同相インピーダンスを持つ。奇数モードあるいは差動は、差動ペアの１つの導電体における電流が、差動ペアの他の導電体における電流と等しく、反対方向であり、接地導電体によって運ばれる電流が無いことによって、定義される。偶数モードは、ペアの双方の導電体における電流が同じ方向であり、接地平面における電流が反対方向であることによって、定義される。差動ペアの奇数モード・インピーダンスは、１つの導電体から接地への電流に対する電圧比として定義され、差動インピーダンスは、１つの導電体から他の導電体への電流に対する電圧比として定義される。従って、１つの差動ペアの奇数モード・インピーダンスが５０オームである場合、そのペアの差動インピーダンスは、奇数モード・インピーダンスの２倍、つまり１００オームとなる。差動電圧は奇数モード電圧の２倍であるからである。偶数モードおよび同相インピーダンスは共に、１つの導電体から接地へのインピーダンスとして定義される。通常、差動ペアの奇数モード・インピーダンスは、そのペアの偶数モード・インピーダンスとは異なる。
【０００４】
高速での応用において、異なる周波数でクロックされた信号が存在すると、全体的な接地および／または電力平面の雑音が増加する。接地および／または電力平面上の雑音の増加に伴う問題は、差動ペアの同相インピーダンスがその差動ペアの差動インピーダンスに近いときに、接地および／または電力平面上の雑音が差動ペアに最適に結合してしまうことである。結合した雑音は、差動ペアの導電体の双方の上に存在するので、同相雑音のように見える。差動受信器の入力同相除去比（ＣＭＭＲ）は、しばしば周波数に依存し、通常周波数と共に減少する。差動受信器のＣＭＭＲは、その受信器が同相雑音を除去する能力を特定する。差動ペア上に同相雑音があると、回路の最高動作周波数を減少させる。最高動作周波数は、信頼できる信号検知のための入力信号対雑音比要求によって制限される。通常、差動インピーダンスに対する同相インピーダンス比が高いと、所定の電圧に対する差動電流に対する同相電流比は最少になる。従って、インピーダンス比が高くなるにつれ、接地および／または電力平面上の同相雑音の差動ペアへの結合は少なくなる。
【０００５】
接地および／または電力平面の雑音の差動ペアへの結合を減少させるために、いくつかの異なる技術が使用されてきた。１つの技術は、電力平面信号が巻かれるフェライト・チョークの使用を特定している。フェライト・チョークは低信号周波数においては効果的であるが、信号周波数が高くなるとすぐその効果は減少する。加えて、フェライト・チョークは物理的に大きくなることがあり、従って、大きさを最少にすることが重要な課題である応用においては、その有用性は限定される。
【０００６】
他の頻繁に使用される技術は、同相雑音を除去するのに使用される、同相終端インピーダンスの設計を含む。これらの技術は、通常、差動ペアを接地に結合するコンデンサの使用を含む。コンデンサは、終端インピーダンスをかなり低くすることができ、それにより雑音の除去を改善することができる。都合の悪いことに、ペアの各線上の静電容量の釣合いを慎重に取っておかないと、コンデンサもまた、差動インピーダンスに影響を与える。さらに、この技術には、関連する周波数における十分に低いインピーダンスを提供するために、かなり大きい静電容量を持つコンデンサが必要である。大きいコンデンサは、大きな空間を消費し、従って、大きさを重要な課題としている。最後に、コンデンサを使用すると、コンデンサ自身のインピーダンスが周波数と共に変化するので、周波数依存問題を解決しなければならない。
【０００７】
さらに他の技術は、差動ペアと接地平面との間をより広くする。つまり、基板がより厚くなり、それにより差動ペアの同相インピーダンスが大きくなる。この技術は、差動インピーダンスにあまり影響しないので、効果的である。しかし、接地平面がより離れると、システムのインピーダンスに近い非差動インピーダンスを設計することが困難になる。例えば、非差動特性インピーダンスが５０オームであるとき、導電体の幅は、通常基板の厚さの１．２倍の過剰なものとなる。導電体の幅が広くなると、パッケージ設計者が信号を経路付けるのが困難になり、パッケージが全体的に大きくなってしまう。
【０００８】
【発明が解決しようとする課題】
従って、パッケージの全体的な費用を高くすることなく、差動ペアにおける同相分除去を増加させる技術が必要である。
【０００９】
【課題を解決するための手段】
本発明の１つの態様は、差動ペア伝送路と、等電位平面に形成されたスロットを有する等電位平面とを含み、スロットが差動ペア伝送路の下に位置し、差動ペア伝送路の方向と直交して置かれ、差動ペア伝送路とスロット付き等電位平面との間に置かれた誘電体層を含み、その誘電体層は、差動ペア伝送路を等電位平面から電気的に絶縁するためである、基板を提供する。
【００１０】
本発明の他の態様は、差動ペア伝送路と、等電位平面に形成されたスロットを有する等電位平面とを含み、スロットが差動ペア伝送路の下に位置し、差動ペア伝送路の方向と直交して置かれ、差動ペア伝送路とスロット付き等電位平面との間に置かれた誘電体層を含み、その誘電体層は、差動ペア伝送路を等電位平面から電気的に絶縁するためである、基板を含む半導体チップを提供し、さらに、基板を保持するパッケージを含み、パッケージはパッケージ上のピンに結合するパッドを含み、パッドはピンと差動ペア伝送路との間に電気的接続を提供する、半導体チップを提供する。
【００１１】
本発明の他の態様は、スロット付き接地平面を形成する方法を提供し、本方法は、等電位平面を形成するステップと、スロットが差動ペア伝送路と直交して走るように等電位平面にスロットを形成するステップと、等電位平面の上に誘電体層を形成するステップと、差動ペア伝送路を誘電体層上に形成するステップと、を含む。
【００１２】
本発明は、多くの利点を提供する。例えば、本発明の好ましい実施例を使用すると、現在の基板製造処理工程を変える必要なく、電力および／または接地平面から誘導された同相雑音の除去を増加させることができる。従って、一般に、より費用がかかるであろう、製造工程における技術的変更は必要ではない。
【００１３】
また、本発明の好ましい実施例を使用すると、最少の厚みの基板を使用することができる。このことは、非差動信号に対する接地バウンドを最少にし、同時に、差動信号における優れた同相分除去を維持するのに望ましい。
【００１４】
加えて、本発明の好ましい実施例の使用は、特定の特性インピーダンス、例えば５０オームのための導線設計を含まない。このことは、導線幅は変化せず、導線の経路付けやすさが維持されることを意味する。
【００１５】
また、本発明の好ましい実施例を使用すると、望ましい高いインピーダンスを維持しながら、より薄い基板を使用することができる。より薄い基板は、使用されている信号トレースのためのインダクタンスを最小化する。より薄い基板はまた、非差動信号のためにより狭いトレースを使用することを可能にし、それによりパッケージの経路付けやすさが増す。
【００１６】
本発明の上記の特徴は、付随する図面を参照してなされる以下の記述によって、よりよく理解されるであろう。
【００１７】
【発明の実施の形態】
多様な実施例の実現および使用を、以下に詳細に記述する。しかし、本発明は多くの応用可能な発明概念を提供し、これらの概念は多様な特定の状況において実施できることを理解されたい。ここに記述される特定の実施例は、本発明の実現および使用の特定の方法を説明するだけのものであり、本発明の範囲を限定するものではない。
【００１８】
図１ａを参照すると、図は基板１００の一部分の等角投影図を示している。基板１００は、１つ以上のシリコン・ダイ（図示されていない）を標準的な基板の上に配置し、それらを相互接続しパッケージ内に置くことを可能にしている。基板１００は、パッケージ内に置かれる機能モジュールに１つ以上の集積回路が電気的に接続されている、マルチチップ・モジュールであってもよい。また、基板における孔がシリコン・ダイを保持する、熱的に改善されたキャビティ型パッケージ（キャビティ・ダウンおよびキャビティ・アップ）を使用することもできる。基板１００は、ダイが高周波で動作することを可能にしながら、場所および電力を消費しない、効率的なシリコン（あるいは他の半導体）ダイのパッケージ化を可能にしている。基板１００は、図示されるように、接地（あるいは電力）平面１０９上に位置する誘電体層１０７上に置かれた、一組の導電線１０５を有する。基板１００は図１ａにおいて効率上、単一導電体層基板として図示されているが、導電体層を分離する誘電体層を持つ、互いに重なる複数の導電体層を有することもできる。基板における層の数の実際的な限界は、通常、基板の全体的な厚み、異なる層の間の相互接続を提供する技術力、および、これらの基板を製造する技術力によって決定される。
【００１９】
一組の導電線１０５を、任意の信号のための導電性を提供するために使用することもできるが、導電線１０５は、図示されるような平行な線に配置されると、通常、基板１００およびパッケージ外部の源からの入力信号のような、高速信号（高周波でクロックされた信号）のために使用することができる。一組の導電線１０５は、一般に差動ペアと呼ばれる。差動ペア上を運ばれる信号は、２方向のいずれかに運ぶことができる。第１の方向は同相信号として知られ、信号を表す電流は差動ペアの双方の導電体上を同じ方向に流れる。第２の方向は差動信号として知られ、信号を表す電流は導電体上を反対の方向に流れる。高速信号は対雑音耐性が高いので、高速信号に対しては、差動信号が同相信号より頻繁に使用される。
【００２０】
単一の基板内において、異なる周波数でクロックされた多くの異なる信号があるかもしれない。多くの異なる信号が存在すると、基板の接地あるいは電力平面における雑音が増えることになる。接地あるいは電力平面上の雑音は、差動ペア１０５上に誘導されることがある。信号が差動モードにおいて差動ペア１０５上を伝送されているとしても、差動ペア１０５上の同相雑音が、差動ペア１０５上を伝送されている信号の最高クロック周波数を減少させることがある。最高動作周波数の減少は、差動ペア１０５上を運ばれる信号を受信している受信器の同相分除去が、特に高周波数において制限されているために起こる。
【００２１】
図１ｂ−図１ｄは、基板１００の、上面図（図１ｂ）、破線Ｃ−Ｃ’に沿った断面図（図１ｃ）および破線Ｄ−Ｄ’に沿った断面図（図１ｄ）を示している。図１ｂにおいて、差動ペア１０５と接地平面１０９との関係を正しく示すために、誘電体層１０７は図示されていないことに注意されたい。これらの図面は、差動ペア１０５、誘電体層１０７および接地平面１０９のための極めて典型的な配置を表している。
【００２２】
接地あるいは電力平面上に存在する雑音の差動ペア１０５上へのインダクタンスを減少させる１つの方法は、差動インピーダンスを望ましいレベルに保ちながら、差動ペア１０５の同相インピーダンスを増加（あるいは減少）させることである。上記のように、同相インピーダンスを増加させる１つの方法は、誘電体層１０７の厚さを増すことによって、差動ペア１０５と接地（あるいは電力）平面１０９との間の距離を大きくすることである。都合の悪いことに、誘電体層がより厚くなると、それに対応して、同相信号のために導電体の幅を広くすることが必要となり、信号を基板の周りに経路付けることが困難となり、同じ信号線を経路づけるための基板が大きくなる結果となる。
【００２３】
差動ペア１０５の同相インピーダンスを増加させるための他の方法として、差動ペア１０５の下にスロット付き接地平面を配置することがある。接地平面におけるスロットは、差動ペア１０５における電流の方向と直交して走り、差動ペア１０５の全長にわたって等しく間隔が空けられることが望ましい。接地平面にスロットを作ると、差動インピーダンスに影響を与えることなく、差動ペア１０５の同相インピーダンスを増加させる結果となる。接地平面にスロットを置くこととその有効性は、通常、接地平面、特に接地平面の伝送路の直接下の部分においては、どんな穴やスロットを置くことも奨励しない従来の設計技術に対抗するものである。通常回路設計は、接地平面が帰還電流を運ぶよう要求する、同相信号を使用してきた。接地平面におけるスロットおよび穴は、この帰還電流の流れを止め、従って、伝送路に対する大きな反射点となる。
【００２４】
図２ａを参照すると、図面は、差動ペア伝送路および本発明の好ましい実施例によるスロット付き接地平面を有する基板２００の一部分の、等角投影図を示している。基板２００は、図１ａに示される基板１００に類似している。基板２００は、図示されるように、誘電体層２０７の上に置かれた一組の導電線（差動ペア）２０５を有し、誘電体層２０７は、スロット付き接地平面２０９の上に位置する。スロット付き接地平面２０９は、スロット（図２ａにおいては図示されていない）を接地平面に、一定の間隔と特定の大きさで作ることによって形成される。本発明の好ましい実施例によると、スロットは、基板を切ることあるいはエッチングすることによって作ることができる。スロットは、長方形で、差動ペア２０５における電流の方向と直交して置かれることが望ましい。しかし、本発明の他の好ましい実施例によると、スロットは、製造工程中の圧力を軽減するために、丸い角をしていてもよい。図２ａは、接地平面にスロットを作ることによって形成されたスロットのついた接地平面のスロットを示している。図２ａは差動ペア２０５の全体を図示していないが、接地平面は、差動ペア２０５の全長にわたってスロットがつけられることが望ましい。
【００２５】
本発明の他の好ましい実施例によると、スロットは、接地平面に形成された後に、なんらかの誘電体材料で満たされる。スロットは誘電体層２０７の誘電体材料と同じ材料で満たされることが望ましい。しかし、接地平面のスロットを満たすのに、異なる誘電体材料を使用することもできる。他の充填材料の例として、ガス、誘電体液、あるいは他の誘電体個体があるが、これらに限定されるものではない。
【００２６】
加えて、スロット付き接地平面全体は、共通基準電圧レベルに保たれなければならない。このことは、スロットを、接地平面のどの部分も接地平面の他の部分から分断しないように形成することによって、達成される。
【００２７】
図２ｂ−図２ｄは、基板２００の上面図（図２ｂ）、破線Ｃ−Ｃ’に沿った断面図（図２ｃ）、破線Ｄ−Ｄ’に沿った断面図（図２ｄ）を示している。図２ｂにおいて、差動ペア２０５と接地平面２０９との関係を正しく示すために、誘電体層２０７は図示されていないことに注意されたい。図２ｂは、接地平面２０９に形成され、スロット付き接地平面を生成する一連のスロット２０８を示している。
【００２８】
図３を参照すると、図面は、本発明の好ましい実施例による、ふたつの差動ペア３０５および３０６を有する基板３００の上面図である。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面３０９との関係をよりよく示すためには図示されていないことに注意されたい。基板が、誘電体層の上にある一以上の差動ペアを有する場合（通常の配置である）、接地平面３０９に形成されたスロット３０８は、特定の一方向に走っている全ての差動ペアの下になるように、延長することができる。本発明の好ましい実施例によると、スロット３０８は、差動ペア伝送路上で運ばれている信号の波長の半分よりかなり短い長さに保たれることが望ましい。理想的には、波長の１／１０のオーダの長さである。複数の異なる方向に走る差動ペアがある場合、各方向に対して異なるスロットを使用することができる。このことにより、接地平面スロットとその上にある差動ペアの関係が、直角に保たれる。
【００２９】
上記のように、スロット付き接地平面の最終的な効果は、差動ペアの差動インピーダンスを維持しながら、差動ペアの同相インピーダンスを増加させることである。大部分の応用において、差動ペアは、抵抗器とコンデンサとを使用して終端される。終端は、望ましい信号伝送を達成するために、実際のインピーダンスと整合することが望ましい。同相に対して、終端インピーダンスは通常、接地に結合したコンデンサと共に差動モードを終結するためにも使用される抵抗負荷である。
【００３０】
図４を参照すると、図面は、差動ペア４０５のための終端を示している。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面との関係をよりよく示すためには図示されていないことに注意されたい。上記のように、終端は、一組の抵抗器４２０および４２２と、抵抗器を接地に結合するコンデンサ４２５を含む。抵抗器４２０および４２２は、差動ペア４０５の奇数モード・インピーダンス、例えば５０オーム、と等しくなるように設定されている。ふたつの抵抗器４２０および４２２は、組合わされると、差動インピーダンスと等しいインピーダンスを提供する。コンデンサ４２５は、望ましい動作周波数において適当な量のインピーダンスを提供するような大きさになっている。
【００３１】
同相伝送電力は、以下の式によって得られる。
【数１】
【数２】
【数３】
同相雑音除去を決定する１つの例として、１００ミクロンの厚さの基板上の５０オームの奇数モード・インピーダンス導線（結果的に１００オームの差動インピーダンスとなる）を有する、典型的なプリント回路基板があるとする。４．０の誘電率を有する誘電体、通常の６０ミクロンの導線幅および９０ミクロンの導線分離、および、２７ミクロンの導線の厚さである場合、奇数モード・インピーダンスは５２オームであり、偶数モード・インピーダンスは７２オームである。上記の数式１および３を使用すると、Γ＝０．１８０３およびＰｌｏａｄ＝０．９６７およびＰｔｒａｎｓ＝−０．１４４ｄＢとなる。上記の例においては、わずか０．１４４ｄＢの除去しかなく、ほとんど全同相雑音が転送される。
【００３３】
図５を参照すると、図面は、本発明の好ましい実施例によるスロット付き接地平面を有する基板上の差動ペア５０５のための、他の終端構造を示している。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面との関係をよりよく示すためには図示されていないことに注意されたい。終端構造は、２組の終端抵抗器５２０、５２２、５２４および５２６、およびコンデンサ５３０を有する。第１の組の抵抗器５２０および５２２において、各抵抗器は、以下の式に等しい抵抗を有する。
【数４】
【００３４】
上記の例において特定されたのと同じ基板特性と、差動ペアと直交し、差動ペアの導電体の間の距離の３倍に２つの導電体の幅を加えたものに等しい長さの、接地平面におけるスロットを使用すると、Ｚｏｅの値は１１８オームに、Ｚｏｏの値は５０オームに決定される。上記式１および２を使用すると、Γ＝０．４０５およびＰｌｏａｄ＝０．８３６およびＰｔｒａｎｓ＝−０．７７７ｄＢとなる。上記の例と比較すると、かなり大きな量の同相雑音が除去される。さらに除去された同相雑音の各ｄＢに対して、１５パーセント大きいクロック率において信号をクロックすることが可能である。従って、どんな同相雑音も除去できれば、基板上の素子の動作周波数を増加させることとなる。
【００３５】
図６を参照すると、図面は、本発明の実施例による、差動ペア伝送路が曲がっている場合の、接地平面６０９に形成されたスロットを有する基板を示している。誘電体層は差動ペアと接地平面との間に存在するが、差動ペアと接地平面との関係をよりよく示すためには図示されていないことに注意されたい。図６は、一組の差動ペア伝送路６０５および６１０を図示している。第１の差動ペア６０５は、基板を横切って水平に走り、第２の差動ペア６１０は、始めは水平に走るが、向きを変え、基板の底辺に垂直に走る。図６は、いくつかのスロット（例えばスロット６２０）は、２つの差動ペア伝送路によって共有することができることを示している。しかし、第２の差動ペア伝送路６１０が曲がり始めると、スロット（例えばスロット６２１）は、もう共有することはできない。これは、スロットは、差動ペア伝送路と直交しなければならないからである。差動ペア伝送路が曲がり始めると、代わりに角度のついたスロット６２５が、スロットと第２の差動ペア伝送路６１０との関係を垂直に保つために使用される。第２の差動ペア伝送路６１０が曲がり終え垂直に走ると、他のスロットがこれに続く。
【００３６】
本発明の他の好ましい実施例によると、接地平面に形成されたスロットは、完全に直線のままではないけれども連続することができる。例えば、図６を参照すると、スロット６２１は、スロット６２５と接触できるように連続し、曲がりのある単一のスロットを形成する。スロットにおいて曲がりは存在し得るが、スロットの全長は、差動ペア伝送路上を運ばれている信号の波長の半分よりかなり短くなければならないという制約は残る。加えて、スロットにおける曲がりは、曲がりの角度が９０度に近づかないように、制限されなければならない。しかし、曲がりを組合せて、全体として９０度あるいはそれ以上の曲がりを作ることができる。差動ペアは、始まったのと同じ方向で終わることが望ましい。これは、差動ペアの双方の導電体が同じ導電体全長を持つことを保証するためである。
【００３７】
図７を参照すると、図面は、本発明の好ましい実施例による、スロット付き接地平面を有する基板を含む半導体パッケージ７００の一部の等角投影図を示している。上記のように、基板は半導体パッケージ内に置かれ、パッケージ内のピンに接続され、それから封入される。一旦封入されると、パッケージはそれらの所定の操作に使用することができる。パッケージ７００は、基板を保持し保護し、電気信号に基板への入出力経路を提供するために、使用される。図７は、２本のワイヤ７１０を通して差動ペア伝送路２０５に結合している一組のパッド７０５を示している。パッド７０５は、続いて、パッケージ７００の一部である信号ピン（図示されていない）に結合している。信号ピンは、パッケージ７００に信号を入出力結合させるために使用される。
【００３８】
本発明の他の好ましい実施例によると、スロットは、差動ペア伝送路の下に等間隔で置かれる必要はない。加えて、スロットは、異なる幅および長さで形成することができる。
【００３９】
上記の説明は、集積回路に信号を運ぶための差動ペアの使用、および、同相除去比を増加させるために接地平面に切り込まれたスロットの使用に焦点が当てられたが、本発明は、差動ペア導電体の他の使用、および同相除去比の増加に対し、応用することができる。
【００４０】
本発明を、例示的実施例を参照して記述してきたが、上記記述は、限定的意味に解釈されることは意図していない。例示的実施例の多様な変更および組合せ、および、本発明の他の実施例は、上記記述によりこの分野の技術者には明らかであろう。従って、付随する請求項はこれらの変更あるいは実施例を含むよう意図されている。
【００４１】
以上の説明に関して更に以下の項を開示する。
（１）基板であって、
差動ペア伝送路と、
等電位平面に形成されたスロットを有する等電位平面と、当該スロットは前記差動ペア伝送路の下に位置し、前記差動ペア伝送路の方向と直交して置かれ、
前記差動ペア伝送路と前記スロット付き等電位平面との間に置かれた誘電体層であって、前記等電位平面から前記差動ペア伝送路を電気的に絶縁する誘電体層と
を備えた前記基板。
（２）第（１）項記載の基板において、上記等電位平面に形成された上記スロットが、上記差動ペア伝送路の幅より長い上記基板。
（３）第（１）項あるいは第（２）項記載の基板において、上記差動ペア伝送路が始点と終点とこれらの点の間の長さを有し、上記スロットが上記等電位平面において、上記差動ペア伝送路の前記長さにわたって形成される上記基板。
（４）第（１）項〜第（３）項のいずれかに記載の基板において、複数の差動ペア伝送路を有し、各差動ペア伝送路の下の上記等電位平面が上記等電位平面に形成されたスロットを有し、差動ペア伝送路の下の各スロットが、差動ペア伝送路と直交する上記基板。
（５）第（１）項〜第（４）項のいずれかに記載の基板において、平行に方向付けられた複数の差動ペア伝送路を有し、上記等電位平面において前記平行な差動ペア伝送路の下に成された各スロットが、前記平行な差動ペア伝送路の各々の下に延びることを特徴とした、上記基板。
（６）第（１）項〜第（５）項のいずれかに記載の基板において、電気信号が上記差動ペア伝送路上を運ばれ、当該電気信号がある周波数においてクロックされ、上記平行な差動ペア伝送路の下の上記スロットが、上記差動ペア伝送路上を運ばれる電気信号の波長の半分の長さより短い上記基板。
【００４２】
（７）半導体チップであって、
基板を含み、当該基板は、
差動ペア伝送路と、
等電位平面に形成されたスロットを有する等電位平面と、当該スロットは前記差動ペア伝送路の下に位置し、前記差動ペア伝送路の方向と直交して置かれ、
前記差動ペア伝送路と前記スロット付き等電位平面との間に置かれた誘電体層であって、前記等電位平面から前記差動ペア伝送路を電気的に絶縁する誘電体層を含み、
前記半導体チップはさらに、前記基板を保持するパッケージを含み、当該パッケージは、当該パッケージ上のピンに結合するパッドを含み、当該パッドは前記ピンと前記差動ペア伝送路との間の電気的接続を提供する前記半導体チップ。
（８）第（７）項記載の半導体チップにおいて、上記差動ペア伝送路が２つの導電体を有し、上記差動ペア伝送路の各当該導電体に結合するパッドを含む上記半導体チップ。
（９）第（７）項あるいは第（８）項記載の半導体チップにおいて、上記基板が、等電位平面、誘電体層、および差動ペア伝送路の層が交互に重なった、複数層基板である上記半導体チップ。
（１０）スロット付き接地平面を形成する方法であって、
等電位平面を形成し、
前記等電位平面に、スロットが差動ペア伝送路と直交して走るように、スロットを形成し、
前記等電位平面上に誘電体層を形成し、
前記誘電体層上に前記差動ペア伝送路を形成する、ことを備えた上記方法。
【００４３】
（１１）高速半導体パッケージにおいて、差動ペア伝送路６０５は、差動信号を使用して伝送された入力信号を受信するために使用される。同相雑音は、これらの信号がクロックされている周波数を減少させることがある。基板の接地（あるいは電力）平面６０９に、差動ペア６０５の下に垂直に（そして等間隔で）形成されたスロット６２０を使用すると、差動インピーダンスに影響を与えることなく同相インピーダンスを増加させることによって、差動ペア６０５の同相分除去を改善することができる。スロット６２０を使用しても、パッケージを変更する必要はなく、基板に対する変更も最少のものである。
【図面の簡単な説明】
【図１ａ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の等角投影図である。
【図１ｂ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の平面図である。
【図１ｃ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の断面図である。
【図１ｄ】差動ペア伝送路および標準固体接地平面を有する基板１００の一部分の断面図である。
【図２ａ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の等角投影図である。
【図２ｂ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の平面図である。
【図２ｃ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の断面図である。
【図２ｄ】本発明の好ましい実施例による、差動ペア伝送路およびスロット付き接地平面を有する基板２００の一部分の断面図である。
【図３】本発明の好ましい実施例による、２つの差動ペア伝送路およびスロット付き接地平面を有する基板３００の一部分の上面図である。
【図４】差動ペア伝送路のための共通終端を示す図である。
【図５】本発明の好ましい実施例による、スロット付き接地平面を有する基板上の差動ペア伝送路のための修正された終端を示す図である。
【図６】本発明の好ましい実施例による、スロット付き接地平面を有する基板を示す図である。
【図７】本発明の好ましい実施例による、スロット付き接地平面を有する基板を含む半導体パッケージの一部分の等角投影図である。
【符号の説明】
１００ 基板
１０５ 導電線
１０７ 誘電体層
１０９ 接地平面
２００ 基板
２０５ 導電線
２０７ 誘電体層
２０９ スロット付き接地平面
Claims (2)
- 基板であって、
差動ペア伝送路と、
等電位平面に形成されたスロットを有する等電位平面と、当該スロットは前記差動ペア伝送路の下に位置し、前記差動ペア伝送路の方向と直交して置かれ、
前記差動ペア伝送路と前記スロット付き等電位平面との間に置かれた誘電体層であって、前記等電位平面から前記差動ペア伝送路を電気的に絶縁する誘電体層と
を備えた前記基板。 - スロット付き接地平面を形成する方法であって、
等電位平面を形成し、
前記等電位平面に、スロットが差動ペア伝送路と直交して走るように、スロットを形成し、
前記等電位平面上に誘電体層を形成し、
前記誘電体層上に前記差動ペア伝送路を形成する、
ことを備えた上記方法。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106761A1 (ja) * | 2005-03-30 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | 伝送線路対 |
| WO2007000933A1 (ja) * | 2005-06-28 | 2007-01-04 | Matsushita Electric Industrial Co., Ltd. | 差動伝送線路 |
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| US7880094B2 (en) | 2006-04-26 | 2011-02-01 | Asustek Computer Inc. | Differential signal layout printed circuit board |
| US8040200B2 (en) | 2008-06-19 | 2011-10-18 | Panasonic Corporation | Parallel differential transmission lines having an opposing grounding conductor separated into two parts by a slot therein |
| JP2012030593A (ja) * | 2010-07-07 | 2012-02-16 | Canon Inc | 記録装置 |
| JP2020017830A (ja) * | 2018-07-24 | 2020-01-30 | 日本アイエフ株式会社 | 積層基板に形成した高速差動伝送線路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909127B2 (en) | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
| US8363707B2 (en) | 2008-03-21 | 2013-01-29 | Micron Technology, Inc. | Mixed-mode signaling |
| US7969359B2 (en) * | 2009-01-02 | 2011-06-28 | International Business Machines Corporation | Reflective phase shifter and method of phase shifting using a hybrid coupler with vertical coupling |
| US9241400B2 (en) | 2013-08-23 | 2016-01-19 | Seagate Technology Llc | Windowed reference planes for embedded conductors |
| CN110190367B (zh) * | 2019-05-23 | 2020-11-20 | 复旦大学 | 一种超宽带差分线共模噪声滤波器 |
| US11158567B2 (en) | 2019-08-09 | 2021-10-26 | Texas Instruments Incorporated | Package with stacked power stage and integrated control die |
| US11302615B2 (en) | 2019-12-30 | 2022-04-12 | Texas Instruments Incorporated | Semiconductor package with isolated heat spreader |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136271A (en) * | 1989-01-09 | 1992-08-04 | Mitsubishi Denki Kabushiki Kaisha | Microwave integrated circuit mountings |
| JP3170030B2 (ja) * | 1992-03-17 | 2001-05-28 | 新光電気工業株式会社 | 高周波用電子部品の信号線路 |
| US5376902A (en) * | 1993-08-31 | 1994-12-27 | Motorola, Inc. | Interconnection structure for crosstalk reduction to improve off-chip selectivity |
| KR100339373B1 (ko) * | 1998-10-13 | 2002-07-18 | 구자홍 | 마이크로스트립카플러및그의제조방법 |
| JP2000151218A (ja) * | 1998-10-29 | 2000-05-30 | Agilent Technol Inc | 高周波回路用伝送線路 |
| TW413997B (en) * | 1999-04-02 | 2000-12-01 | Hon Hai Prec Ind Co Ltd | Flexible printed circuit board (FPC) and method for making the same |
| US6624729B2 (en) * | 2000-12-29 | 2003-09-23 | Hewlett-Packard Development Company, L.P. | Slotted ground plane for controlling the impedance of high speed signals on a printed circuit board |
-
2003
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106761A1 (ja) * | 2005-03-30 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | 伝送線路対 |
| US7414201B2 (en) | 2005-03-30 | 2008-08-19 | Matsushita Electric Industrial Co., Ltd. | Transmission line pair |
| US7403080B2 (en) | 2005-06-14 | 2008-07-22 | Matsushita Electric Industrial Co., Ltd. | Transmission line apparatus having conductive strips coupled by at least one additional capacitance element |
| WO2007000933A1 (ja) * | 2005-06-28 | 2007-01-04 | Matsushita Electric Industrial Co., Ltd. | 差動伝送線路 |
| WO2007000934A1 (ja) * | 2005-06-28 | 2007-01-04 | Matsushita Electric Industrial Co., Ltd. | 差動伝送線路 |
| US7301418B2 (en) | 2005-06-28 | 2007-11-27 | Matshushita Electric Industrial Co., Ltd. | Differential transmission line having curved differential conductors and ground plane slots |
| US7429902B2 (en) | 2005-06-28 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Differential transmission line having a curved region with selected radius of curvature |
| US7495523B2 (en) | 2005-06-28 | 2009-02-24 | Panasonic Corporation | Differential transmission line having curved section with reduced line width |
| US7880094B2 (en) | 2006-04-26 | 2011-02-01 | Asustek Computer Inc. | Differential signal layout printed circuit board |
| US8040200B2 (en) | 2008-06-19 | 2011-10-18 | Panasonic Corporation | Parallel differential transmission lines having an opposing grounding conductor separated into two parts by a slot therein |
| JP2012030593A (ja) * | 2010-07-07 | 2012-02-16 | Canon Inc | 記録装置 |
| JP2020017830A (ja) * | 2018-07-24 | 2020-01-30 | 日本アイエフ株式会社 | 積層基板に形成した高速差動伝送線路 |
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